CN115037283A - 一种高速相位抖动物理随机源电路及其工作方法 - Google Patents

Abstract

本发明涉及真随机数发生器技术领域，具体涉及一种高速相位抖动物理随机源电路及其工作方法。该随机源电路包括：差分高频振荡器、相位抖动低频振荡器和高速比较器。差分高频振荡器，用于生成差分高频时钟信号。相位抖动低频振荡器，用于生成带抖动的低频时钟信号，并通过带抖动的低频时钟信号控制高速比较器对差分高频时钟信号进行采样和比较。本发明通过差分高频振荡器产生差分高频时钟信号，防止高频时钟信号幅度过低无法被触发器采样和识别逻辑电平；通过受抖动的低频时钟信号控制的高速比较器，实现对差分高频时钟信号逻辑值的正确采样和比较输出，从而实现可以产生不低于100Mbps真随机源序列的高速相位抖动噪声源电路。

Description

一种高速相位抖动物理随机源电路及其工作方法

技术领域

本发明涉及真随机数发生器技术领域，具体涉及一种高速相位抖动物理随机源电路及其工作方法。

背景技术

真随机数发生器电路是一种利用真实世界的自然随机性，从随机的物理过程中提取随机量，并经过变换处理，输出随机数的电路。按照《GM∕T 0078-2020 密码随机数生成模块设计指南》中对真随机数发生器电路的描述，如图1所示，真随机数发生器由物理随机源电路、后处理电路和物理随机源失效检测电路三部分组成。

物理随机源电路利用电路中物理过程中的不确定性，对物理过程中的不确定性进行采样量化，得到随机源序列。物理随机源电路常用的设计原理包括：混沌动力系统物理随机源、相位抖动物理随机源和热噪声放大物理随机源。物理随机源失效检测电路是对物理随机源的输出进行检测，通过检测判断物理随机源是否失效，并控制随机数发生器电路的随机数序列输出。只有通过物理随机源检测的随机数序列才可以输出。物理随机源检测失效时，随机数生成模块提供报警信号，即随机源检测输出标志位由0置1。后处理电路利用一定算法使用随机源序列生成符合统计检测的随机数序列并输出。真随机数发生器的输出随机数序列的随机性应满足GMT 0005标准要求。

在真随机数发生器电路中，最为关键的模块即为生成随机源序列的物理随机源电路。现有的相位抖动物理随机源电路如图2所示，包括高频振荡器、相位抖动低频振荡器和触发器。高频振荡器输出一路高频时钟信号，连接至触发器的输入D端；相位抖动低频振荡器输出一路带抖动的低频时钟信号，连接至触发器的锁存时钟输入CK端；触发器的输出Q为真随机源的输出信号即随机源序列。相位抖动低频振荡器产生的带抖动的低频时钟信号波形如图3所示，需要有较大的抖动范围，时钟上升沿和下降沿抖动的范围为T_j。产生高频时钟信号的高频振荡器通常的实现方案如图4所示，由一串奇数个首尾相接的反相器构成，其产生的波形如图5所示，为一个周期为T_fast的方波时钟信号。

相位抖动物理随机源电路的工作原理为带抖动的低频时钟采样高频时钟产生随机源序列，通常要求带抖动的低频时钟抖动标准方差大约为高频时钟周期的10倍以上，即满足公式（1）：

σ_slow> 10×T_fast（1）

其中，σ_slow为低频时钟抖动的标准方差，T_fast为高频时钟的周期。由此经过触发器采样产生的随机源序列才能满足真随机数发生器对物理随机源的设计要求。随机源序列的速率等于作为采样时钟的带抖动的低频时钟频率，目前常见的真随机数发生器对随机源序列的速率要求为：低速真随机数发生器要求随机源序列的速率为不高于10Mbps，典型随机数序列产生速率为1Mbps或2Mbps；中速真随机数发生器要求随机源序列的速率为10Mbps级别，典型随机数序列产生速率为20Mbps或30Mbps；高速真随机数发生器要求随机源序列的速率为不低于100Mbps，典型随机数序列产生速率为100Mbps或200Mbps。

在高速真随机数发生器设计中，产生随机源序列的速率等于带抖动的低频时钟频率。根据公式（1）的要求，当低频时钟频率达到100Mbps以上时，σ_slow不超过时钟周期的25%，即会小于2.5ns，由此要求高频时钟的周期T_fast不高于0.25ns，即高频时钟的频率不低于4GHz，而当设计200Mbps的高速真随机数发生器时，高频时钟的频率需要接近10GHz。当高频时钟信号的频率达到GHz以上时，由于电路中每级反相器的寄生电阻R和寄生电容C的低通滤波特性，会使高频时钟的信号发生形变，从方波信号变为正弦波信号，如图6所示。这是由于方波是由同频率的正弦波及其奇数次谐波叠加构成的，在GHz的频段下，奇数次谐波会被电路的寄生电阻和寄生电容的RC低通滤波滤掉，因此仅剩下与方波同频率（同周期）的正弦波信号。当高频时钟需要接近10GHz的时候，高频时钟正弦波信号本身也会受到电路寄生RC的滤波影响，造成信号幅度降低，无法实现0-VDD的满摆幅信号，正弦信号的幅度会在几百个mV甚至几十个mV。

此外，中国专利CN201310627765.3公开了一种真随机数产生电路，该真随机数产生电路包括高频振荡器、低频振荡器、T触发器和多级二分频器，具有良好的随机特性。中国专利CN201810095823.5公开了一种反馈调频真随机数发生器，该真随机数发生器包括触发器、可调频高频振荡器、低频振荡器、统计特性分析电路和频率调节电路；其通过建立反馈机制，根据随机数的统计特性动态调整高频振荡器的频率，以将低频振荡器中的噪声成功提取出来并产生随机数。

在图2所示的相位抖动物理随机源电路以及上述两篇专利文献中提到的真随机数发生器中，虽然都实现了良好的随机特性，但由于采用触发器实现带抖动的低频时钟采样高频时钟，会很容易采到高频正弦波的上升沿和下降沿过程中的信号造成采样逻辑值错误。而且当高频时钟信号频率接近10GHz的情况下，由于高频信号摆幅过低，触发器根本无法采样到正确的逻辑值。

因此，如何避免高频时钟信号发生畸变且保证采样值的准确性是高速相位抖动物理随机源电路设计的关键问题。

发明内容

针对现有技术中存在的问题，本发明提出了一种高速相位抖动物理随机源电路。

本发明详细的技术方案如下：

一种用于高速真随机数发生器的高速相位抖动物理随机源电路，包括：差分高频振荡器、相位抖动低频振荡器和高速比较器。所述差分高频振荡器，用于生成差分高频时钟信号；所述相位抖动低频振荡器，用于生成带抖动的低频时钟信号，并通过带抖动的低频时钟信号控制高速比较器对差分高频时钟信号进行采样和比较。

进一步的，所述差分高频振荡器产生差分高频时钟信号V_op和V_on，V_op为差分高频时钟信号正逻辑端，与高速比较器的正逻辑输入端V_ip相连；V_on为差分高频时钟信号负逻辑端，与高速比较器的负逻辑输入端V_in相连；所述相位抖动低频振荡器产生的带抖动的低频时钟信号连接至高速比较器的采样时钟输入端CK。所述高速比较器的输出端V_out输出的信号为真随机源输出信号。

进一步的，所述差分高频时钟信号的工作频率在GHz以上。

进一步的，所述差分高频振荡器包括谐振电路、差分耦合放大器和电流源；所述电流源为灌电流源或拉电流源。

进一步的，所述谐振电路包括电感L1、电容C1、电容C2和电感L2；所述差分耦合放大器包括交叉耦合的NMOS管M_N1与NMOS管M_N2；所述电感L1与电容C1并联后，一端接电源电压VDD，另一端接NMOS管M_N1的漏极；所述电感L2与电容C2并联后，一端接电源电压VDD，另一端接NMOS管M_N2的漏极；所述NMOS管M_N1的栅极接NMOS管M_N2的漏极，NMOS管M_N1的源极经灌电流源Isnk接地；所述NMOS管M_N2的栅极接NMOS管M_N1的漏极，NMOS管M_N2的源极经灌电流源Isnk接地。所述NMOS管M_N1的漏极的输出为差分高频时钟信号负逻辑端；所述NMOS管M_N2的漏极的输出为差分高频时钟信号正逻辑端。

进一步的，所述谐振电路包括电容C3、电感L3和电感L4；所述差分耦合放大器包括交叉耦合的PMOS管M_P1和PMOS管M_P2。

所述PMOS管M_P1的栅极接PMOS管M_P2的漏极，PMOS管M_P1的源极经拉电流源Iscr接电源电压VDD，PMOS管M_P1的漏极经电感L3接地；所述PMOS管M_P2的栅极接PMOS管M_P1的漏极，PMOS管M_P2的源极经拉电流源Iscr接电源电压VDD，PMOS管M_P2的漏极经电感L4接地；所述电容C3的一端接PMOS管M_P1的漏极，另一端接PMOS管M_P2的漏极。

所述PMOS管M_P1的漏极的输出为差分高频时钟信号负逻辑端；所述PMOS管M_P1的漏极的输出为差分高频时钟信号正逻辑端。

进一步的，所述高速比较器包括预放大级电路、动态锁存级电路、自偏置放大级电路和输出驱动级电路。

所述预放大级电路，用于对正逻辑输入端V_ip和负逻辑输入端V_in的输入信号进行放大。

所述动态锁存级电路，用于对预放大级电路放大后的输入信号进行采样和初步比较。

所述自偏置放大级电路，用于对动态锁存级电路初步比较后的信号进行放大。

所述输出驱动级电路，用于将自偏置放大级电路放大后的信号进行整形输出。

进一步的，所述预放大级电路包括PMOS管M_P11、PMOS管M_P22和NMOS管M_N11、NMOS管M_N22；所述PMOS管M_P11的源极接电源电压VDD，PMOS管M_P11的漏极接NMOS管M_N11的漏极；PMOS管M_P11的栅极接偏置电压输入V_bias，使M_P11作为NMOS管M_N11的有源负载。所述NMOS管M_N11的栅极为输入端V_ip，NMOS管M_N11的源极经电流镜I_b接地；所述PMOS管M_P22的源极接电源电压VDD，所述PMOS管M_P22的漏极接NMOS管M_N22的漏极；PMOS管M_P22的栅极接偏置电压输入V_bias，使M_P22作为NMOS管M_N22的有源负载。所述NMOS管M_N22的栅极为负逻辑输入端V_in，NMOS管M_N22的源极经电流镜I_b接地。

所述动态锁存级电路包括NMOS管M_N3、NMOS管M_N4、NMOS管M_N5、NMOS管M_N6、NMOS管M_N7、PMOS管M_P3、PMOS管M_P4和PMOS管M_P5；所述NMOS管M_N3的漏极接PMOS管M_P22的漏极；所述NMOS管M_N4的漏极接NMOS管M_N11的漏极；所述NMOS管M_N5的漏极接NMOS管M_N6的源极，NMOS管M_N5的源极接地；所述NMOS管M_N6的漏极接PMOS管M_P4的漏极，NMOS管M_N6的栅极接PMOS管M_P4的栅极，NMOS管M_N6的源极接NMOS管M_N7的源极；所述NMOS管M_N7的栅极接PMOS管M_P5的栅极，NMOS管M_N7的漏极接PMOS管M_P5的漏极；所述PMOS管M_P3的源极接电源电压VDD，PMOS管M_P3的漏极接PMOS管M_P4的源极；所述PMOS管M_P4的源极接PMOS管M_P5的源极。

所述自偏置放大级电路包括PMOS管M_P6、PMOS管M_P7、PMOS管M_P8、NMOS管M_N8、NMOS管M_N9和NMOS管M_N10；所述PMOS管M_P6的源极接电源电压VDD，PMOS管M_P6的栅极接NMOS管M_N8的栅极，PMOS管M_P6的漏极接PMOS管M_P7的源极；所述PMOS管M_P7的源极接PMOS管M_P8的源极，PMOS管M_P7的栅极接NMOS管M_N3的源极，PMOS管M_P7的漏极接NMOS管M_N9的漏极；所述PMOS管M_P8的源极接PMOS管M_P6的漏极，PMOS管M_P8的漏极接NMOS管M_N10的漏极，PMOS管M_P8的栅极接NMOS管M_N4的源极；所述NMOS管M_N8的源极接地，NMOS管M_N8的漏极接NMOS管M_N10的源极；所述NMOS管M_N9的栅极接NMOS管M_N3的源极，NMOS管M_N9的源极接NMOS管M_N8的漏极；所述NMOS管M_N10的栅极接NMOS管M_N4的源极，NMOS管M_N10的源极接NMOS管M_N9的源极。

所述输出驱动级电路包括反相器一和反相器二；所述反相器一的输入端接PMOS管M_P8的漏极，输出端接反相器二的输入端。

进一步的，所述NMOS管M_N11的栅极为高速比较器的正逻辑输入端V_ip；所述NMOS管M_N22的栅极为高速比较器的负逻辑输入端V_in；所述NMOS管M_N5的栅极为高速比较器的采样时钟输入端CK；所述采样时钟输入端CK接输入时钟信号，输入时钟信号的反向信号为CKB信号；所述PMOS管M_P3的栅极、NMOS管M_N3的栅极和NMOS管M_N4的栅极，均接CKB信号；所述反相器二的输出为高速比较器输出信号V_out。

本发明还公开了上述高速相位抖动物理随机源电路的工作方法，该方法包括：

差分高频振荡器生成差分高频时钟信号V_op和V_on，差分高频时钟信号V_op输入至高速比较器的正逻辑输入端V_ip，差分高频时钟信号V_on输入至高速比较器的负逻辑输入端V_in。

相位抖动低频振荡器产生带抖动的低频时钟信号输入至高速比较器的采样时钟输入端CK，作为输入时钟信号。

在输入时钟信号的控制下，高速比较器对其正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号进行电压比较，在输入时钟信号的半个周期内，对采样的正逻辑输入端V_ip的输入信号与负逻辑输入端V_in的输入信号进行比较并锁存输出，在输入时钟信号的另外半个周期内，对高速比较器进行复位。

进一步的，所述在输入时钟信号的控制下，高速比较器对其正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号进行电压比较，在输入时钟信号的半个周期内，对采样的正逻辑输入端V_ip的输入信号与负逻辑输入端V_in的输入信号进行比较并锁存输出，在输入时钟信号的另外半个周期内，对高速比较器进行复位，包括：

当高速比较器的采样时钟输入端CK输入的输入时钟信号为低电平时，高速比较器处于复位状态，此时输出为不定态。

当高速比较器的采样时钟输入端CK输入的输入时钟信号由低电平跳变为高电平时，NMOS管M_N3和M_N4在CKB信号的控制下，在n3点完成对n1点电位的采样，在n4点完成对n2点电位的采样；采样完成后，对高速比较器的正逻辑输入端V_ip与负逻辑输入端V_in的输入信号的电位大小进行比较；若正逻辑输入端V_ip的输入信号的电位高于负逻辑输入端V_in的输入信号的电位，则n1点电位低于n2点电位，n3点电位低于n4点电位；若正逻辑输入端V_ip的输入信号的电位低于负逻辑输入端V_in的输入信号的电位，则n1点电位高于n2点电位，n3点电位高于n4点电位。

当高速比较器的采样时钟输入端CK输入的输入时钟信号为高电平时，动态锁存级电路对n3点电位和n4点电位的大小进行比较，自偏置放大级电路对比较后的信号进一步放大，在n5点输出逻辑高低电平；当n3点电位低于n4点电位，即正逻辑输入端V_ip的输入信号的电位高于负逻辑输入端V_in的输入信号的电位时，n5点电位为逻辑高；当n3点电位高于n4点电位，即正逻辑输入端V_ip的输入信号的电位低于负逻辑输入端V_in的输入信号的电位时，n5点电位为逻辑低；通过输出驱动级电路，高速比较器的输出端V_out输出比较值，正逻辑输入端V_ip的输入信号的电位高于负逻辑输入端V_in的输入信号的电位时，高速比较器的输出端V_out输出高电平；正逻辑输入端V_ip的输入信号的电位低于负逻辑输入端V_in的输入信号的电位时，高速比较器的输出端V_out输出低电平。

其中，n1点为NMOS管M_N11的漏极，n2点为PMOS管M_P22的漏极，n3点为NMOS管M_N4的源极，n4点为PMOS管M_P4的漏极，n5点为反相器一的输入端。

和现有技术相比，本发明的优点为：

本发明所述的电路应用于高速真随机发生器的电路设计中，其通过差分高频振荡器产生差分高频时钟信号，防止高频时钟信号幅度过低无法被触发器采样和识别逻辑电平；通过受抖动的低频时钟信号控制的高速比较器，实现对差分高频时钟信号逻辑值的正确采样和比较输出，从而实现可以产生不低于100Mbps真随机源序列的高速相位抖动噪声源电路。

附图说明

图1是现有的真随机数生成器的模型图；

图2是现有的相位抖动物理随机源电路示意图；

图3是现有的带抖动的低频时钟波形示意图；

图4是现有的高频振荡器电路示意图；

图5是现有的高频振荡器产生的方波高频时钟信号波形；

图6是现有的高频振荡器产生GHz频段的高频时钟畸变为正弦信号波形；

图7是本发明中的高频相位抖动物理随机源电路的原理图；

图8是实施例一中高频差分LC振荡器电路的原理图；

图9是图8中高频差分LC振荡器电路输出的差分高频时钟信号波形图；

图10是实施例二中高频差分LC振荡器电路的原理图；

图11是图10中高频差分LC振荡器电路输出的差分高频时钟信号波形图；

图12是本发明中的高速比较器的电路示意图。

其中：

01、高频振荡器，02、相位抖动低频振荡器，03、触发器，10、差分高频振荡器，30、高速比较器，21、反相器一，22、反相器二，S1、预放大级电路，S2、动态锁存级电路，S3、自偏置放大级电路，S4、输出驱动级电路；VDD为电源电压，V_op为差分高频时钟信号正逻辑端，V_ip为高速比较器的正逻辑输入端，V_on为差分高频时钟信号负逻辑端，V_in为高速比较器的负逻辑输入端，V_out为高速比较器的输出端，Isnk为灌电流源，Iscr为拉电流源，V_c为灌电流源Isnk在漏极（z点）的电压值，V_c即为灌电流源的NMOS管的漏极和源极之间的电压差，V_{ds_MN1}为NMOS管M_N1管的漏极和源极之间的电压差，V_e为拉电流源Iscr在x点的电压值；V_{sd_MP1}为PMOS管M_P1的源极和漏极之间电压差，GND表示地（0电位），x点表示PMOS管M_P1的源极和M_P2的源极的交点，z点表示NMOS管M_N1的源极和M_N2的源极的交点。

具体实施方式

下面结合附图对本发明做进一步说明：

实施例一

如图7所示的一种高速相位抖动物理随机源电路，包括：差分高频振荡器10、相位抖动低频振荡器02和高速比较器30。所述差分高频振荡器10，用于生成满足相位抖动噪声源所需高频时钟的差分高频时钟信号；所述相位抖动低频振荡器02，用于生成带抖动的低频时钟信号，并通过带抖动的低频时钟信号控制高速比较器30对差分高频时钟信号进行采样和比较。

进一步的，所述差分高频振荡器10产生差分高频时钟信号V_op和V_on，V_op为差分高频时钟信号正逻辑端，与高速比较器30的正逻辑输入端V_ip相连；V_on为差分高频时钟信号负逻辑端，与高速比较器30的负逻辑输入端V_in相连；所述相位抖动低频振荡器产生的带抖动的低频时钟信号连接至高速比较器的采样时钟输入端CK，高速比较器的输出端V_out的输出信号为真随机源输出信号。

进一步的，差分高频振荡器10用于产生高频时钟差分信号，该高频时钟差分信号的工作频率在在GHz以上。综合考虑速度、功耗等设计因素，差分高频振荡器10可以采用差分LC振荡器的电路结构实现，差分LC振荡器包括差分耦合放大器和谐振电路，差分耦合放大器构成电路中负阻反馈电路结构。

差分高频振荡器10的实现方式有两种，在本实施例中，差分高频振荡器10采用NMOS管作为差分耦合放大器。如图8所示，采用M_N1和M_N2两个差分NMOS管实现负阻反馈电路结构，C1和L1、C2和L2实现产生振荡频率的谐振电路，Isnk为灌电流源（Sink Current），所述灌电流源用于控制振荡器的电流。该电路产生的高频时钟差分信号的波形如图9所示，V_on与V_op信号幅度约为V_c+V_{ds_MN1}~VDD，差分信号幅度范围的最低值为V_c+V_{ds_MN1}，其中，V_c为灌电流源Isnk在漏极（z点）的电压值。灌电流源Isnk一般由一个NMOS管实现，V_c即为该拉电流源的NMOS管的漏极和源极之间的电压差。V_{ds_MN1}为M_N1管的漏极和源极之间的电压差。由于谐振电路由无源器件构成，因此，差分信号幅度范围的最高值为电源电压VDD。这种电路的优点为结构简单功耗低，可以用于生成GHz甚至几十GHz的差分高频时钟信号。

进一步的，高速比较器30的功能为在输入时钟信号的控制下，对正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号进行电压比较，其功能为在输入时钟信号的半个周期内，对采样的正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号进行比较并锁存输出，在输入时钟信号的另外半个周期内，对高速比较器30进行复位。

高速比较器30的实现电路如图12所示，由预放大级电路S1、动态锁存级电路S2、自偏置放大级电路S3和输出驱动级电路S4四级实现。由于需要对幅度不满摆幅（甚至100mV）的弱信号在100MHz以上的频率下进行快速比较，其中预放大级电路S1实现对正逻辑输入端V_ip输入的差分信号与负逻辑输入端V_in输入的差分信号进行放大，两个差分信号即为输入信号。动态锁存级电路S2在输入时钟信号的控制下实现对放大的输入信号在n1点和n2点的电压进行采样和比较，输入时钟信号为低电平时，动态锁存级电路S2处于复位状态。输入时钟信号由低变高的跳变，实现对n1点和n2点电压的采样。输入时钟信号为高电平时，动态锁存级电路S2实现对采样的n3点和n4点电压的比较。由于输入信号可能为弱信号，且高速比较器的工作频率较高（不低于100MHz），n3点和n4点电压在高频下无法达到逻辑电平的要求，自偏置放大级电路S3对n3点信号和n4点信号进行进一步放大比较输出满足逻辑电平要求的n5点信号；n5点信号通过反相器一21和反相器二22两级反相器实现的输出驱动级电路进行整形放大输出。

高速比较器30的每级电路的功能为：

由于高速比较器30需要对正逻辑输入端V_ip和负逻辑输入端V_in输入的幅度较低的弱信号与进行比较，需要先通过预放大级电路S1对输入信号进行放大。动态锁存级电路S2，用于实现对放大后的正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号采样并完成初步比较功能。CK输入的信号为输入时钟信号，CKB为输入时钟信号的反向信号，NMOS管M_N3和M_N4在CKB信号的控制下对正逻辑输入端V_ip与负逻辑输入端V_in的输入信号放大后在n1点和n2点的信号进行采样，得到n3点和n4点的信号。当输入时钟信号由高电平变为低电平，CKB由低电平变为高电平，NMOS管M_N3和M_N4导通，n3点信号与n1点信号相同，n4点信号与n2点信号相同，NMOS管M_N5和PMOS管M_P3关闭，高速比较器30工作在复位状态。当输入时钟信号由低电平变为高电平，CKB由高电平变为低电平，NMOS管M_N3和M_N4关闭，n3点和n4点信号完成采样，NMOS管M_N5和PMOS管M_P3导通，高速比较器30工作在比较状态，通过PMOS管M_P4与NMOS管M_N6、PMOS管M_P5和NMOS管M_N7形成的动态锁存级电路S2对n3点和n4点信号进行比较。当n3点电压高于n4点电压，n3点被拉到高电平接近VDD，而n4点被拉至低电平接近GND。若n3点电压低于n4点电压，n3点被拉至低电平接近GND，n4点被拉到高电平接近VDD。n3点和n4点比较后的信号，通过自偏置放大级电路S3进一步放大，得到单端输出n5点。当n3点信号高于n4点信号，n5点输出高电平。当n3点信号低于n4点信号，n5点输出低电平。n5点电信号为数字逻辑信号，通过输出驱动级电路S4的两级反相器进行整形放大输出，得到高速比较器30的输出端V_out的输出信号。

实施例二

本实施例公开了差分放大器的另外一种实现方式。如图10所示，差分高频振荡器10采用PMOS管作为差分耦合放大器，采用M_P1和M_P2两个差分PMOS管实现负阻反馈电路结构，C3和L3、L4实现产生振荡频率的谐振电路。Iscr为拉电流源（Source Current），其用于控制振荡器的电流。该电路产生高频时钟差分信号的波形如图11所示，V_on与V_op信号幅度约为V_e+V_{sd_MP1} ~ GND。V_e为拉电流源Iscr在x端的电压值，拉电流源Iscr一般由一个PMOS管实现，V_e即为该拉电流源的PMOS管的源极和漏极之间的电压差；V_{sd_MP1}为M_P1管的源极和漏极之间的电压差。谐振电路由无源器件C3、L3和L4构成，因此差分信号幅度范围的最低值为GND。

其它同实施例一。

实施例三

本发明还公开了一种上述高速相位抖动物理随机源电路的工作方法，该方法包括：

差分高频振荡器10生成差分高频时钟信号V_op和V_on，差分高频时钟信号V_op输入至高速比较器30的正逻辑输入端V_ip，差分高频时钟信号V_on输入至高速比较器30的负逻辑输入端V_in。

相位抖动低频振荡器02产生带抖动的低频时钟信号输入至高速比较器30的采样时钟输入端CK。

在输入时钟信号的控制下，高速比较器30对其正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号进行电压比较，在输入时钟信号的半个周期内，对采样的正逻辑输入端V_ip的输入信号与负逻辑输入端V_in的输入信号进行比较并锁存输出，在输入时钟信号的另外半个周期内，对高速比较器30进行复位。

具体地说，当高速比较器30的采样时钟输入端CK输入的信号为低电平时，高速比较器30处于复位状态，此时输出为不定态；当高速比较器30的采样时钟输入端CK输入的输入时钟信号由低电平跳变为高电平时，NMOS管M_N3和M_N4在CKB信号的控制下，在n3点完成对n1点电位的采样，在n4点完成对n2点电位的采样。采样完成后，对高速比较器30的正逻辑输入端V_ip与负逻辑输入端V_in的电位大小进行比较；若V_ip电位高于V_in电位，则n1点电位低于n2点电位，n3点电位低于n4点电位；若V_ip电位低于V_in电位，则n1点电位高于n2点电位，n3点电位高于n4点电位。

当高速比较器30的采样时钟输入端CK输入的输入时钟信号为高电平时，动态锁存级电路S2对n3点电位和n4点电位的大小进行比较，自偏置放大级电路S3对比较后的信号进一步放大，在n5点输出逻辑高低电平。当n3点电位低于n4点电位，即正逻辑输入端V_ip电位高于负逻辑输入端V_in电位时，n5点电位为逻辑高；当n3点电位高于n4点电位，即正逻辑输入端V_ip电位低于负逻辑输入端V_in电位时，n5点电位为逻辑低。通过输出驱动级电路S4，高速比较器30的输出端V_out输出比较值，正逻辑输入端V_ip电位高于负逻辑输入端V_in电位时，输出端V_out输出高电平；正逻辑输入端V_ip电位低于负逻辑输入端V_in电位时，输出端V_out输出低电平。

其中，n1点为NMOS管M_N11的漏极，n2点为PMOS管M_P22的漏极，n3点为NMOS管M_N4的源极，n4点为PMOS管M_P4的漏极，n5点为反相器一21的输入端。

综上所述，本发明中的差分高频振荡器10生成差分高频时钟信号V_op和V_on，其频率可以达到GHz以上甚至10GHz；相位抖动低频振荡器02生成带抖动的低频时钟信号，其频率为不低于100MHz；高速比较器30在带抖动的低频时钟控制下，对输入的差分高频时钟信号V_op和V_on进行采样和比较，生成真随机源输出序列。相较于传统的相位抖动物理随机源电路，该电路可以实现生成速率不低于100Mbps的高速相位抖动物理随机源，用于高速真随机发生器的电路设计中。

以上所述实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案作出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。

Claims (10)

1.一种高速相位抖动物理随机源电路，其特征在于，包括：差分高频振荡器、相位抖动低频振荡器和高速比较器；所述差分高频振荡器，用于生成差分高频时钟信号；所述相位抖动低频振荡器，用于生成带抖动的低频时钟信号，并通过带抖动的低频时钟信号控制高速比较器对差分高频时钟信号进行采样和比较。

2.根据权利要求1所述的高速相位抖动物理随机源电路，其特征在于，所述差分高频振荡器产生差分高频时钟信号V_op和V_on；V_op为差分高频时钟信号正逻辑端，与高速比较器的正逻辑输入端V_ip相连；V_on为差分高频时钟信号负逻辑端，与高速比较器的负逻辑输入端V_in相连；所述相位抖动低频振荡器产生的带抖动的低频时钟信号连接至高速比较器的采样时钟输入端CK；所述高速比较器的输出端V_out输出的信号为真随机源输出信号。

3.根据权利要求1所述的高速相位抖动物理随机源电路，其特征在于，所述差分高频时钟信号的工作频率在GHz以上。

4.根据权利要求2所述的高速相位抖动物理随机源电路，其特征在于，所述差分高频振荡器包括谐振电路、差分耦合放大器和电流源；所述电流源为灌电流源或拉电流源。

5.根据权利要求4所述的高速相位抖动物理随机源电路，其特征在于，所述谐振电路包括电感L1、电容C1、电容C2和电感L2；所述差分耦合放大器包括交叉耦合的NMOS管M_N1与NMOS管M_N2；所述电感L1与电容C1并联后，一端接电源电压VDD，另一端接NMOS管M_N1的漏极；所述电感L2与电容C2并联后，一端接电源电压VDD，另一端接NMOS管M_N2的漏极；所述NMOS管M_N1的栅极接NMOS管M_N2的漏极，NMOS管M_N1的源极经灌电流源Isnk接地；所述NMOS管M_N2的栅极接NMOS管M_N1的漏极，NMOS管M_N2的源极经灌电流源Isnk接地；所述NMOS管M_N1的漏极的输出为差分高频时钟信号负逻辑端；所述NMOS管M_N2的漏极的输出为差分高频时钟信号正逻辑端。

6.根据权利要求4所述的高速相位抖动物理随机源电路，其特征在于，所述谐振电路包括电容C3、电感L3和电感L4；所述差分耦合放大器包括交叉耦合的PMOS管M_P1和PMOS管M_P2；

所述PMOS管M_P1的栅极接PMOS管M_P2的漏极，PMOS管M_P1的源极经拉电流源Iscr接电源电压VDD，PMOS管M_P1的漏极经电感L3接地；所述PMOS管M_P2的栅极接PMOS管M_P1的漏极，PMOS管M_P2的源极经拉电流源Iscr接电源电压VDD，PMOS管M_P2的漏极经电感L4接地；所述电容C3的一端接PMOS管M_P1的漏极，另一端接PMOS管M_P2的漏极；

所述PMOS管M_P1的漏极的输出为差分高频时钟信号负逻辑端；所述PMOS管M_P1的漏极的输出为差分高频时钟信号正逻辑端。

7.根据权利要求2所述的高速相位抖动物理随机源电路，其特征在于，所述高速比较器包括预放大级电路、动态锁存级电路、自偏置放大级电路和输出驱动级电路；

所述预放大级电路，用于对正逻辑输入端V_ip和负逻辑输入端V_in的输入信号进行放大；

所述动态锁存级电路，用于对预放大级电路放大后的输入信号进行采样和初步比较；

所述自偏置放大级电路，用于对动态锁存级电路初步比较后的信号进行放大；

所述输出驱动级电路，用于将自偏置放大级电路放大后的信号进行整形输出。

8.根据权利要求7所述的高速相位抖动物理随机源电路，其特征在于，所述预放大级电路包括PMOS管M_P11、PMOS管M_P22和NMOS管M_N11、NMOS管M_N22；所述PMOS管M_P11的源极接电源电压VDD，PMOS管M_P11的漏极接NMOS管M_N11的漏极；所述NMOS管M_N11的栅极为正逻辑输入端V_ip，所述NMOS管M_N11的源极经电流镜I_b接地；所述PMOS管M_P22的源极接电源电压VDD，所述PMOS管M_P22的漏极接NMOS管M_N22的漏极；所述NMOS管M_N22的源极经电流镜I_b接地，所述NMOS管M_N22的栅极为负逻辑输入端V_in；所述PMOS管M_P11的栅极接偏置电压输入V_bias，使PMOS管M_P11作为NMOS管M_N11的有源负载；所述PMOS管M_P22的栅极接偏置电压输入V_bias，使PMOS管M_P22作为NMOS管M_N22的有源负载；

所述动态锁存级电路包括NMOS管M_N3、NMOS管M_N4、NMOS管M_N5、NMOS管M_N6、NMOS管M_N7、PMOS管M_P3、PMOS管M_P4和PMOS管M_P5；所述NMOS管M_N3的漏极接PMOS管M_P22的漏极；所述NMOS管M_N4的漏极接NMOS管M_N11的漏极；所述NMOS管M_N5的漏极接NMOS管M_N6的源极，NMOS管M_N5的源极接地；所述NMOS管M_N6的漏极接PMOS管M_P4的漏极，NMOS管M_N6的栅极接PMOS管M_P4的栅极，NMOS管M_N6的源极接NMOS管M_N7的源极；所述NMOS管M_N7的栅极接PMOS管M_P5的栅极，NMOS管M_N7的漏极接PMOS管M_P5的漏极；所述PMOS管M_P3的源极接电源电压VDD，PMOS管M_P3的漏极接PMOS管M_P4的源极；所述PMOS管M_P4的源极接PMOS管M_P5的源极；

所述自偏置放大级电路包括PMOS管M_P6、PMOS管M_P7、PMOS管M_P8、NMOS管M_N8、NMOS管M_N9和NMOS管M_N10；所述PMOS管M_P6的源极接电源电压VDD，PMOS管M_P6的栅极接NMOS管M_N8的栅极，PMOS管M_P6的漏极接PMOS管M_P7的源极；所述PMOS管M_P7的源极接PMOS管M_P8的源极，PMOS管M_P7的栅极接NMOS管M_N3的源极，PMOS管M_P7的漏极接NMOS管M_N9的漏极；所述PMOS管M_P8的源极接PMOS管M_P6的漏极，PMOS管M_P8的漏极接NMOS管M_N10的漏极，PMOS管M_P8的栅极接NMOS管M_N4的源极；所述NMOS管M_N8的源极接地，NMOS管M_N8的漏极接NMOS管M_N10的源极；所述NMOS管M_N9的栅极接NMOS管M_N3的源极，NMOS管M_N9的源极接NMOS管M_N8的漏极；所述NMOS管M_N10的栅极接NMOS管M_N4的源极，NMOS管M_N10的源极接NMOS管M_N9的源极；

所述输出驱动级电路包括反相器一和反相器二；所述反相器一的输入端接PMOS管M_P8的漏极，输出端接反相器二的输入端；

所述NMOS管M_N5的栅极为高速比较器的采样时钟输入端CK；所述采样时钟输入端CK接输入时钟信号，输入时钟信号的反向信号为CKB信号；所述PMOS管M_P3的栅极、NMOS管M_N3的栅极和NMOS管M_N4的栅极，均接CKB信号；所述反相器二的输出为高速比较器的输出端V_out输出的信号。

9.根据权利要求8所述的高速相位抖动物理随机源电路的工作方法，其特征在于，该方法包括：

差分高频振荡器生成差分高频时钟信号V_op和V_on，差分高频时钟信号V_op输入至高速比较器的正逻辑输入端V_ip，差分高频时钟信号V_on输入至高速比较器的负逻辑输入端V_in；

相位抖动低频振荡器产生带抖动的低频时钟信号输入至高速比较器的采样时钟输入端CK，作为输入时钟信号；

在输入时钟信号的控制下，高速比较器对其正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号进行电压比较，在输入时钟信号的半个周期内，对采样的正逻辑输入端V_ip的输入信号与负逻辑输入端V_in的输入信号进行比较并锁存输出，在输入时钟信号的另外半个周期内，对高速比较器进行复位。

10.根据权利要求9所述的高速相位抖动物理随机源电路的工作方法，其特征在于，所述在输入时钟信号的控制下，高速比较器对其正逻辑输入端V_ip的输入信号和负逻辑输入端V_in的输入信号进行电压比较，在输入时钟信号的半个周期内，对采样的正逻辑输入端V_ip的输入信号与负逻辑输入端V_in的输入信号进行比较并锁存输出，在输入时钟信号的另外半个周期内，对高速比较器进行复位，包括：

当高速比较器的采样时钟输入端CK输入的输入时钟信号为低电平时，高速比较器处于复位状态，此时输出为不定态；

当高速比较器的采样时钟输入端CK输入的输入时钟信号由低电平跳变为高电平时，NMOS管M_N3和M_N4在CKB信号的控制下，在n3点完成对n1点电位的采样，在n4点完成对n2点电位的采样；采样完成后，对高速比较器的正逻辑输入端V_ip与负逻辑输入端V_in的输入信号的电位大小进行比较；若正逻辑输入端V_ip的输入信号的电位高于负逻辑输入端V_in的输入信号的电位，则n1点电位低于n2点电位，n3点电位低于n4点电位；若正逻辑输入端V_ip的输入信号的电位低于负逻辑输入端V_in的输入信号的电位，则n1点电位高于n2点电位，n3点电位高于n4点电位；

当高速比较器的采样时钟输入端CK输入的输入时钟信号为高电平时，动态锁存级电路对n3点电位和n4点电位的大小进行比较，自偏置放大级电路对比较后的信号进一步放大，在n5点输出逻辑高低电平；当n3点电位低于n4点电位，即正逻辑输入端V_ip的输入信号的电位高于负逻辑输入端V_in的输入信号的电位时，n5点电位为逻辑高；当n3点电位高于n4点电位，即正逻辑输入端V_ip的输入信号的电位低于负逻辑输入端V_in的输入信号的电位时，n5点电位为逻辑低；通过输出驱动级电路，高速比较器的输出端V_out输出比较值，正逻辑输入端V_ip的输入信号的电位高于负逻辑输入端V_in的输入信号的电位时，高速比较器的输出端V_out输出高电平；正逻辑输入端V_ip的输入信号的电位低于负逻辑输入端V_in的输入信号的电位时，高速比较器的输出端V_out输出低电平；

其中，n1点为NMOS管M_N11的漏极，n2点为PMOS管M_P22的漏极，n3点为NMOS管M_N4的源极，n4点为PMOS管M_P4的漏极，n5点为反相器一的输入端。

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