CN115035927A - 主机装置和存储装置之间同步时间的方法和执行其的系统 - Google Patents

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CN115035927A CN202111461585.3A CN202111461585A CN115035927A CN 115035927 A CN115035927 A CN 115035927A CN 202111461585 A CN202111461585 A CN 202111461585A CN 115035927 A CN115035927 A CN 115035927A
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Abstract

提供了一种在主机装置和存储装置之间同步时间的方法和执行该方法的系统。该方法包括：由存储装置标识时间同步间隔；从存储装置向主机装置通知时间同步间隔；在时间同步间隔期间从主机装置向存储装置提供主机时间信息；以及由存储装置使存储装置的时间信息与主机时间信息同步。

Description

主机装置和存储装置之间同步时间的方法和执行其的系统
相关申请的交叉引用
本申请要求2021年3月8日提交于韩国知识产权局的韩国专利申请No.10-2021-0030078的优先权，其公开内容整体以引用方式并入本文中。
技术领域
示例实施例总体上涉及半导体集成电路，更具体地，涉及一种在主机装置和存储装置之间同步时间的方法和执行该方法的系统。
背景技术
一个或多个半导体存储器装置可用在数据存储装置中。此类数据存储装置的示例包括固态驱动器(SSD)。与硬盘驱动器(HDD)相比，这些类型的数据存储装置可具有各种设计和/或性能优势。例如，此类数据存储装置可没有移动机械零件、数据存取速度更高、稳定性改进、耐久性改进和/或功耗降低。例如膝上型计算机、汽车、飞机、无人机等的各种系统已采用了存储装置。最近，为了改进或增加存储装置的性能和/或寿命，已研究了管理存储装置的时间信息的各种方案。
发明内容
一些示例实施例提供了一种在主机装置和存储装置之间同步时间的方法和执行该方法的系统。
根据示例实施例，一种在主机装置和存储装置之间同步时间的方法包括：由存储装置标识时间同步间隔；从存储装置向主机装置通知时间同步间隔；在时间同步间隔期间从主机装置向存储装置提供主机时间信息；以及由存储装置使存储装置的时间信息与主机时间信息同步。
根据示例实施例，一种系统包括存储装置和主机装置。该存储装置包括：存储控制器；以及多个非易失性存储器装置；并且主机装置包括主机处理器。存储控制器被配置为标识时间同步间隔，并且控制存储装置向主机装置通知时间同步间隔，并且主机处理器被配置为控制主机装置在时间同步间隔期间向存储装置提供主机时间信息。
根据示例实施例，提供了一种根据通用闪存(UFS)标准在彼此通信的主机装置和存储装置之间同步时间的方法。该方法包括：由存储装置标识时间同步间隔；从存储装置向主机装置通知时间同步间隔的开始；基于时间同步间隔的开始从主机装置向存储装置提供主机时间信息；从存储装置向主机装置通知时间同步间隔的结束；以及由主机装置基于时间同步间隔的结束停止提供主机时间信息。根据UFS标准使用UFS协议信息单元(UPIU)或主机装置或存储装置的UniPro属性，从存储装置向主机装置通知时间同步间隔的开始和时间同步间隔的结束并且从主机装置向存储装置提供主机时间信息。
通过仅在存储装置所标识的时间同步间隔期间将时间信息从主机装置提供到存储装置，一个或多个示例实施例减少了由于传送时间信息而引起的开销并增强存储装置和系统的性能。
另外，通过使用已建立的信号来传送时间信息而无需用于时间信息传送的额外信号，一个或多个示例实施例进一步减少了传送时间信息的开销。
附图说明
将从以下结合附图进行的示例实施例的详细描述更清楚地理解以上和其它方面、特征和优点，在附图中：
图1是示出根据示例实施例的时间同步方法的流程图；
图2是示出根据示例实施例的包括存储装置的存储系统的框图；
图3是用于描述根据示例实施例的存储系统的操作的图；
图4是示出根据示例实施例的存储系统中所包括的存储控制器的框图；
图5是示出根据示例实施例的存储装置中所包括的非易失性存储器装置的示例的框图；
图6是示出根据示例实施例的包括非易失性存储器装置的存储器系统的框图；
图7是示出根据示例实施例的时间同步方法的流程图；
图8是示出根据示例实施例的时间同步方法的示例序列的图；
图9是示出根据示例实施例的时间同步方法中使用的UFS协议信息单元(UPIU)的图；
图10和图11是示出根据示例实施例的通过时间同步方法通知时间同步间隔的示例的图；
图12、图13A和图13B是示出根据示例实施例的通过时间同步方法提供时间信息的示例的图；
图14是示出根据示例实施例的时间同步方法的流程图；
图15是示出根据示例实施例的时间同步方法的示例序列的图；
图16A、图16B和图17是示出根据示例实施例的通过时间同步方法设定时间分辨率的示例的图；
图18是示出根据示例实施例的时间同步方法的示例序列的图；
图19是示出根据示例实施例的通过时间同步方法设定时间分辨率的示例的图；
图20和图21是示出根据示例实施例的时间同步方法的示例序列的图；
图22是示出根据示例实施例的时间同步方法的图；
图23是示出根据示例实施例的通过时间同步方法利用时间信息的示例的图；
图24是示出根据示例实施例的非易失性存储器装置中所包括的存储器块的等效电路的电路图；以及
图25是示出根据示例实施例的电子装置的框图。
具体实施方式
下面将参照附图更充分地描述各种示例实施例，在附图中示出一些示例实施例。在附图中，相同的标号始终表示相同的元件。可省略重复描述。诸如“…中的至少一个”的表达在元素的列表之后时修饰整个元素列表，而非修饰列表中的单独的元素。例如，表达“a、b和c中的至少一个”应该被理解为仅包括a、仅包括b、仅包括c、包括a和b二者、包括a和c二者、包括b和c二者、或者包括全部a、b和c。
图1是示出根据示例实施例的时间同步方法的流程图。
参照图1，根据示例实施例的同步时间的方法由包括主机装置和存储装置的系统执行。存储装置基于从位于存储装置外部的主机装置接收的命令来操作。下面将描述包括主机装置和存储装置的系统的详细配置。
在主机装置和存储装置之间同步时间的方法中，存储装置标识存储装置需要主机装置的主机时间信息的时间同步间隔(S100)。存储装置可包括定时器并且基于从定时器提供的本地时间来管理存储装置的时间信息。然而，例如在电力循环或休眠间隔期间定时器的操作可受到限制，并且存储装置可能需要主机时间信息以用于主机装置和存储装置之间的时间同步。存储装置可周期性地或非周期性地确定时间同步间隔。
从存储装置向主机装置通知时间同步间隔(S200)。在时间同步间隔期间从主机装置向存储装置提供主机时间信息(S300)。存储装置可向主机装置通知时间同步间隔的开始和时间同步间隔的结束。主机装置可基于时间同步间隔的开始的通知向存储装置提供主机时间信息，并且基于时间同步间隔的结束的通知停止提供主机时间信息。
在一些示例实施例中，如下面将参照图8至图19描述的，根据通用闪存(UFS)标准使用UFS协议信息单元(UPIU)，可从存储装置向主机装置通知时间同步间隔并且可从主机装置向存储装置提供主机时间信息。
在一些示例实施例中，如下面将参照图20和图21描述的，根据UFS标准使用主机装置或存储装置的UniPro属性，可从存储装置向主机装置通知时间同步间隔并且可从主机装置向存储装置提供主机时间信息。
由存储装置使存储装置的时间信息与主机时间信息同步(S400)。在一些示例实施例中，存储装置可基于从嵌入在存储装置中的定时器提供的本地时间来补偿主机时间信息，并且基于经补偿的主机时间信息来管理存储时间信息。
如下面将参照图23描述的，可使用与主机时间信息同步的存储时间信息执行各种任务以增强系统的性能。
在相关方案中，主机装置设定用于向存储装置提供主机时间信息的周期，并且主机装置使用额外命令周期性地向存储装置提供主机时间信息。在这种情况下，由于为了提供时间信息而传送额外命令，在主机装置和存储装置之间的接口中会导致开销。
通过仅在存储装置所标识的时间同步间隔期间从主机装置向存储装置传送时间信息，示例实施例可减少由于传送时间信息而引起的开销并增强存储装置和系统的性能。
另外，通过使用已建立的信号传送时间信息而无需用于时间信息传送的额外信号或命令，示例实施例可进一步减少传送时间信息的开销。
图2是示出根据示例实施例的包括存储装置的存储系统的框图。
参照图2，存储系统100包括主机装置200和存储装置300。
主机装置200控制存储系统100的总体操作。主机装置200可包括主机处理器210和主机存储器220。
主机处理器210可控制主机装置200的操作。例如，主机处理器210可执行操作系统(OS)。例如，操作系统可包括用于文件管理的文件系统以及用于在操作系统级别控制包括存储装置300的外围装置的装置驱动器。例如，主机处理器210可包括例如中央处理单元(CPU)等的各种处理单元中的至少一种。
主机存储器220可存储由主机处理器210执行和/或处理的指令和/或数据。例如，主机存储器220可包括例如动态随机存取存储器(DRAM)等的各种易失性存储器中的至少一种。
存储装置300由主机装置200访问，即，存储装置300通信地耦接到主机装置200。存储装置300可包括存储控制器310，多个非易失性存储器320a、320b和320c，以及缓冲存储器330。
存储控制器310可基于从主机装置200接收的命令和数据来控制存储装置300的操作，例如，数据写操作和/或数据读操作。
主机处理器210和存储控制器310可被配置为执行参照图1所描述的时间同步方法。例如，主机处理器210可包括生成主机装置200的主机时间信息的时间信息(TI)生成器212，并且存储控制器310可包括接收主机时间信息并基于所接收的主机时间信息管理存储装置300的存储时间信息的TI管理器312。TI管理器312可确定或标识存储装置300需要主机装置200的主机时间信息的时间同步间隔，并且向主机装置200通知该时间同步间隔。主机装置200可在时间同步间隔期间向存储装置300提供主机时间信息，并且TI管理器312可使存储装置的存储时间信息与主机时间信息同步。
多个非易失性存储器320a、320b和320c可存储多个数据。例如，多个非易失性存储器320a、320b和320c可存储元数据、各种用户数据等。
在一些示例实施例中，多个非易失性存储器320a、320b和320c中的每一个可包括NAND闪存。在其它示例实施例中，多个非易失性存储器320a、320b和320c中的每一个可包括电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、晶闸管随机存取存储器(TRAM)等中的一个。
缓冲存储器330可存储由存储控制器310执行和/或处理的指令和/或数据，并且可暂时性地存储存储在或要存储在多个非易失性存储器320a、320b和320c中的数据。例如，缓冲存储器330可包括例如静态随机存取存储器(SRAM)、DRAM等的各种易失性存储器中的至少一种。
在一些示例实施例中，存储装置300可以是通用闪存(UFS)。在其它示例实施例中，存储装置300可以是固态驱动器(SSD)、多媒体卡(MMC)或嵌入式多媒体卡(eMMC)。在另外的其它示例实施例中，存储装置300可以是安全数字(SD)卡、微型SD卡、记忆棒、芯片卡、通用串行总线(USB)卡、智能卡、紧凑闪存(CF)卡等中的一个。
在一些示例实施例中，存储装置300可经由块可访问接口连接到主机装置200，块可访问接口可包括例如UFS、eMMC、串行高级技术附件(SATA)总线、非易失性存储器高速(NVMe)总线、串行附接SCSI(SAS)总线等。存储装置300可使用与多个非易失性存储器320a、320b和320c的访问大小对应的块可访问地址空间来向主机装置200提供块可访问接口，以用于允许针对存储在多个非易失性存储器320a、320b和320c中的数据以存储器块为单位访问。
在一些示例实施例中，存储系统100可以是诸如个人计算机(PC)、服务器计算机、数据中心、工作站、数字电视、机顶盒、导航系统等的任何计算系统。在其它示例实施例中，存储系统100可以是诸如移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物互联(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置、无人机等的任何移动系统。
图3是用于描述根据示例实施例的存储系统的操作的图。图3在概念上示出图2中的主机装置200和存储装置300的软件层次结构。
参照图3，主机装置200可包括装置驱动器251、时间信息(TI)生成器252、命令生成器253、响应解析器254、数据传送管理器256、链路层257和物理层(PHY)258。
装置驱动器251可控制主机装置200的总体操作以控制存储装置300。TI生成器252可生成主机装置200的主机时间信息。在一些示例实施例中，TI生成器252可生成实时时钟(RTC)作为主机时间信息。命令生成器253可生成要传送至存储装置300的命令。响应解析器254可解析或解码从存储装置300接收的响应。数据传送管理器256可生成要传送至存储装置300的数据分组。链路层257可控制向PHY 258的数据流并执行数据传送错误的恢复。PHY258可管理与存储装置300的物理数据通信。
主机装置200还可包括应用和文件系统。应用可以是在操作系统上执行的应用软件程序。例如，应用已被编程为帮助生成、复制和删除文件。例如，应用可提供诸如视频应用、游戏应用、web浏览器应用等的各种服务。文件系统可管理主机装置200所使用的文件。例如，文件系统可管理由主机装置200或主机装置200所执行的应用请求访问的文件的文件名、扩展名、文件属性、文件大小、聚类信息等。文件系统可基于文件生成、删除和管理数据。例如，文件系统可以是闪存友好文件系统(F2FS)。
应用、文件系统等可被称为高层，数据传送管理器256、链路层257、PHY 258等可被称为低层。
存储装置300可包括装置驱动器351、时间信息(TI)管理器352、响应生成器353、命令解析器354、数据传送管理器356、链路层357和物理层(PHY)358。
装置驱动器351可控制存储装置300的总体操作。TI管理器352可基于从主机装置200提供的主机时间信息来管理存储装置300的存储时间信息。响应生成器353可生成要传送至主机装置200的响应。命令解析器354可解析或解码从主机装置200接收的命令。数据传送管理器356可生成要传送至主机装置200的数据分组。链路层357可控制向PHY 358的数据流并执行数据传送错误的恢复。PHY 358可管理与主机装置200的物理数据通信。
存储装置300还可包括闪存转换层(FTL)。闪存转换层可执行诸如地址映射操作、损耗均衡操作、垃圾收集操作等的各种功能。地址映射操作可以是将从主机装置200接收的逻辑地址转换为用于将数据实际存储在非易失性存储器(例如，图2中的非易失性存储器320a、320b和320c)中的物理地址的操作。损耗均衡操作可以是用于通过允许均匀地使用非易失性存储器的块来防止特定存储器块的过度劣化的技术。作为示例，可使用平衡物理存储器块的擦除计数的固件技术来实现损耗均衡操作。垃圾收集操作可以是用于通过在将现有存储器块的有效数据复制到新存储器块之后擦除现有存储器块来确保非易失性存储器中的可用容量的技术。
在一些示例实施例中，可根据移动工业处理器接口(MIPI)发布的UniPro规范来实现主机装置200的链路层257和存储装置300的链路层357。在这种情况下，链路层257可包括寄存器HREG以存储主机装置200的UniPro属性，并且链路层357可包括寄存器SREG以存储存储装置300的UniPro属性。
图4是示出根据示例实施例的存储系统中所包括的存储控制器的框图。
参照图4，存储控制器400可包括处理器410、存储器420、时间信息(TI)管理器430、主机接口(I/F)440、纠错码(ECC)引擎450、存储器接口460和高级加密标准(AES)引擎470。例如，存储控制器400可对应于图2中的存储控制器310。
处理器410可响应于经由主机接口440从主机装置(例如，图2中的主机装置200)接收的命令来控制存储控制器400的操作。例如，处理器410可控制存储装置(例如，图2的存储装置300)的操作，并且可通过采用用于操作存储装置的固件来控制各个组件。
存储器420可存储由处理器410执行和处理的指令和数据。例如，存储器420可利用诸如DRAM、SRAM、高速缓存存储器等的易失性存储器来实现。
执行根据示例实施例的时间同步方法的TI管理器430可确定存储装置300需要主机装置200的主机时间信息的时间同步间隔，并且使存储装置300的存储时间信息与从主机装置200提供的主机时间信息同步。时间信息管理器430可基于从嵌入式定时器432提供的本地时间来补偿从主机装置200提供的主机时间信息。
用于纠错的ECC引擎450可使用Bose-Chaudhuri-Hocquenghem(BCH)码、低密度奇偶校验(LDPC)码、turbo码、Reed-Solomon码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等执行编码调制，或者可使用上述码或其它纠错码来执行ECC编码和ECC解码。
主机接口440可在主机装置和存储装置之间提供物理连接。主机接口440可提供与主机装置的总线格式对应的接口以用于主机装置和存储装置之间的通信。在一些示例实施例中，主机装置的总线格式可以是小型计算机系统接口(SCSI)或串行附接SCSI(SAS)接口。在其它示例实施例中，主机装置的总线格式可以是USB、外围组件互连(PCI)高速(PCIe)、高级技术附件(ATA)、并行ATA(PATA)、SATA、非易失性存储器(NVM)高速(NVMe)等格式。
存储器接口460可与非易失性存储器(例如，图2中的非易失性存储器320a、320b和320c)交换数据。存储器接口460可向非易失性存储器传送数据，或者可接收从非易失性存储器读取的数据。在一些示例实施例中，存储器接口460可经由一个通道连接到非易失性存储器。在其它示例实施例中，存储器接口460可经由两个或更多个通道连接到非易失性存储器。例如，存储器接口460可被配置为遵循诸如切换或开放NAND闪存接口(ONFI)的标准协议。
AES引擎470可使用对称密钥算法对输入到存储控制器400的数据执行加密操作和解密操作中的至少一个。AES引擎470可包括加密模块和解密模块。例如，加密模块和解密模块可被实现为单独的模块。又如，可在AES引擎470中实现能够执行加密和解密操作二者的一个模块。
图5是示出根据示例实施例的存储装置中所包括的非易失性存储器装置的示例的框图。
参照图5，非易失性存储器500包括存储器单元阵列510、地址解码器520、页缓冲器电路530、数据I/O电路540、电压生成器550和控制电路560。
存储器单元阵列510经由多条串选择线SSL、多条字线WL和多条接地选择线GSL连接到地址解码器520。存储器单元阵列510还经由多条位线BL连接到页缓冲器电路530。存储器单元阵列510可包括连接到多条字线WL和多条位线BL的多个存储器单元(例如，多个非易失性存储器单元)。存储器单元阵列510可被分成多个存储器块BLK1、BLK2、...、BLKz，每个存储器块包括存储器单元。另外，多个存储器块BLK1、BLK2、...、BLKz中的每一个可被分成多个页。
在一些示例实施例中，存储器单元阵列510中包括的多个存储器单元可布置成二维(2D)阵列结构或三维(3D)竖直阵列结构。下面将参照图24描述3D竖直阵列结构的存储器单元阵列。
控制电路560从外部(例如，从图2中的存储控制器310)接收命令CMD和地址ADDR，并且基于命令CMD和地址ADDR来控制非易失性存储器500的擦除、编程和读操作。擦除操作可包括执行一系列擦除循环，并且编程操作可包括执行一系列编程循环。每个编程循环可包括编程操作和编程验证操作。每个擦除循环可包括擦除操作和擦除验证操作。读操作可包括正常读操作和数据恢复读操作。
例如，控制电路560可生成用于控制电压生成器550的控制信号CON，并且可基于命令CMD生成用于控制页缓冲器电路530的控制信号PBC，并且可基于地址ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路560可将行地址R_ADDR提供到地址解码器520并且可将列地址C_ADDR提供到数据I/O电路540。
地址解码器520可经由多条串选择线SSL、多条字线WL和多条接地选择线GSL连接到存储器单元阵列510。
例如，在数据擦除/写/读操作中，基于行地址R_ADDR，地址解码器520可将多条字线WL中的至少一条确定为所选字线，并且可将所选字线以外的剩余字线确定为未选字线。
另外，在数据擦除/写/读操作中，基于行地址R_ADDR，地址解码器520可将多条串选择线SSL中的至少一条确定为所选串选择线，并且可将所选串选择线以外的剩余串选择线确定为未选串选择线。
此外，在数据擦除/写/读操作中，基于行地址R_ADDR，地址解码器520可将多条接地选择线GSL中的至少一条确定为所选接地选择线，并且可将所选接地选择线以外的剩余接地选择线确定为未选接地选择线。
电压生成器550可基于电力PWR和控制信号CON来生成非易失性存储器500的操作所需的电压VS。电压VS可经由地址解码器520施加到多条串选择线SSL、多条字线WL和多条接地选择线GSL。另外，电压生成器550可基于电力PWR和控制信号CON来生成数据擦除操作所需的擦除电压VERS。擦除电压VERS可直接或经由位线BL施加到存储器单元阵列510。
例如，在擦除操作期间，电压生成器550可将擦除电压VERS施加到存储器块(例如，所选存储器块)的公共源极线和/或位线BL，并且可将擦除允许电压(例如，接地电压)经由地址解码器520施加到存储器块的所有字线或字线中的一部分。另外，在擦除验证操作期间，电压生成器550可将擦除验证电压同时施加到存储器块的所有字线或顺序地逐一施加到字线。
例如，在编程操作期间，电压生成器550可将编程电压经由地址解码器520施加到所选字线并且可将编程通过电压经由地址解码器520施加到未选字线。另外，在编程验证操作期间，电压生成器550可将编程验证电压经由地址解码器520施加到所选字线并且可将验证通过电压经由地址解码器520施加到未选字线。
另外，在正常读操作期间，电压生成器550可将读电压经由地址解码器520施加到所选字线并且可将读通过电压经由地址解码器520施加到未选字线。在数据恢复读操作期间，电压生成器550可将读电压经由地址解码器520施加到邻近于所选字线的字线并且可将恢复读电压经由地址解码器520施加到所选字线。
页缓冲器电路530可经由多条位线BL连接到存储器单元阵列510。页缓冲器电路530可包括多个页缓冲器。在一些示例实施例中，每个页缓冲器可连接到一条位线。在其它示例实施例中，每个页缓冲器可连接到两条或更多条位线。
页缓冲器电路530可存储要编程到存储器单元阵列510中的数据DAT或者可读取从存储器单元阵列510感测(即，读取)的数据DAT。换言之，页缓冲器电路530可根据非易失性存储器500的操作模式作为写驱动器或感测放大器来操作。
数据I/O电路540可经由数据线DL连接到页缓冲器电路530。基于列地址C_ADDR，数据I/O电路540可将数据DAT从非易失性存储器500的外部经由页缓冲器电路530提供到存储器单元阵列510，或者可将数据DAT从存储器单元阵列510提供到非易失性存储器500的外部。
尽管基于NAND闪存描述非易失性存储器，但示例实施例不限于此，非易失性存储器可以是任何非易失性存储器，例如相位随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、晶闸管随机存取存储器(TRAM)等。
图6是示出根据示例实施例的包括非易失性存储器装置的存储器系统的框图。
参照图6，存储器系统600可包括存储器装置610和存储器控制器620。存储器系统600可支持多个通道CH1、CH2、...、CHm，并且存储器装置610可通过多个通道CH1至CHm连接到存储器控制器620。例如，存储器系统600可被实现为诸如通用闪存(UFS)、固态驱动器(SSD)等的存储装置。
存储器装置610可包括多个非易失性存储器NVM11、NVM12、...、NVM1n、NVM21、NVM22、...、NVM2n、NVMm1、NVMm2、...、NVMmn。例如，非易失性存储器NVM11至NVMmn可对应于图2中的非易失性存储器320a、320b和320c。非易失性存储器NVM11至NVMmn中的每一个可通过与之对应的通路连接到多个通道CH1至CHm之一。例如，非易失性存储器NVM11至NVM1n可通过通路W11、W12、...、W1n连接到第一通道CH1，非易失性存储器NVM21至NVM2n可通过通路W21、W22、...、W2n连接到第二通道CH2，非易失性存储器NVMm1至NVMmn可通过通路Wm1、Wm2、...、Wmn连接到第m通道CHm。在一些示例实施例中，非易失性存储器NVM11至NVMmn中的每一个可被实现为可根据来自存储器控制器620的单独命令来操作的存储器单元。例如，非易失性存储器NVM11至NVMmn中的每一个可被实现为芯片或管芯，但示例实施例不限于此。
存储器控制器620可通过多个通道CH1至CHm向存储器装置610发送信号和从其接收信号。例如，存储器控制器620可对应于图2中的存储控制器310。例如，存储器控制器620可通过通道CH1至CHm向存储器装置610发送命令CMDa、CMDb、...、CMDm，地址ADDRa、ADDRb、...、ADDRm，以及数据DATAa、DATAb、...、DATAm，或者可通过通道CH1至CHm从存储器装置610接收数据DATAa至DATAm。
存储器控制器620可使用通道CH1至CHm中的对应一个选择连接到通道CH1至CHm中的每一个的非易失性存储器NVM11至NVMmn之一，并且可向所选非易失性存储器发送信号和从其接收信号。例如，存储器控制器620可从连接到第一通道CH1的非易失性存储器NVM11至NVM1n当中选择非易失性存储器NVM11。存储器控制器620可通过第一通道CH1向所选非易失性存储器NVM11发送命令CMDa、地址ADDRa和数据DATAa，或者可通过第一通道CH1从所选非易失性存储器NVM11接收数据DATAa。
存储器控制器620可通过不同的通道并行地向存储器装置610发送信号和从其接收信号。例如，存储器控制器620可在通过第一通道CH1向存储器装置610发送命令CMDa的同时通过第二通道CH2向存储器装置610发送命令CMDb。例如，存储器控制器620可在通过第一通道CH1从存储器装置610接收数据DATAa的同时通过第二通道CH2从存储器装置610接收数据DATAb。
存储器控制器620可控制存储器装置610的总体操作。存储器控制器620可向通道CH1至CHm发送信号并且可控制连接到通道CH1至CHm的非易失性存储器NVM11至NVMmn中的每一个。例如，存储器控制器620可向第一通道CH1发送命令CMDa和地址ADDRa并且可控制从非易失性存储器NVM11至NVM1n当中选择的一个。
非易失性存储器NVM11至NVMmn中的每一个可在存储器控制器620的控制下操作。例如，非易失性存储器NVM11可基于通过第一通道CH1从存储器控制器620提供的命令CMDa、地址ADDRa和数据DATAa来对数据DATAa进行编程。例如，非易失性存储器NVM21可基于通过第二通道CH2从存储器控制器620提供的命令CMDb和地址ADDRb读取数据DATAb，并且可通过第二通道CH2将读取的数据DATAb发送到存储器控制器620。
尽管图6示出存储器装置610通过m个通道与存储器控制器620通信并且包括与每个通道对应的n个非易失性存储器的示例，但示例实施例不限于此，通道的数量和连接到一个通道的非易失性存储器的数量可不同地改变。
以下，将基于存储装置是UFS的示例详细描述示例实施例。然而，示例实施例不限于此，可对诸如SSD的各种存储装置应用或采用示例实施例。
图7是示出根据示例实施例的时间同步方法的流程图。
参照图2至图7，存储装置300可向主机装置200通知时间同步间隔的开始(S210)。主机装置200可基于时间同步间隔的开始的通知在时间同步间隔期间向存储装置300提供主机时间信息(S310)。另外，存储装置300可向主机装置通知时间同步间隔的结束(S220)。主机装置200可基于时间同步间隔的结束的通知停止提供主机时间信息(S320)。
在一些示例实施例中，如下面将参照图8至图19描述的，根据通用闪存(UFS)标准使用UFS协议信息单元(UPIU)，可从存储装置向主机装置通知时间同步间隔并且可从主机装置向存储装置提供主机时间信息。
在一些示例实施例中，如下面将参照图20和图21描述的，根据UFS标准使用主机装置或存储装置的UniPro属性，可从存储装置向主机装置通知时间同步间隔并且可从主机装置向存储装置提供主机时间信息。
图8是示出根据示例实施例的时间同步方法的示例序列的图。
图8示出了在存储装置300的运行时间间隔期间在主机装置200和存储装置300之间传送的第一请求UPIU REQ1至第六请求UPIU REQ6以及第一响应UPIU RSP1至第六响应UPIU RSP6。下面将描述根据UFS标准的UPIU。
参照图8，主机装置200可向存储装置300传送第一请求UPIU REQ1(S11)，并且存储装置300可向主机装置200传送与第一请求UPIU REQ1对应的第一响应UPIU RSP1(S21)。例如，第一响应UPIU RSP1中包括的同步设定比特SSB可具有第二值(例如，值‘0’)。
存储装置300可确定存储装置300需要主机装置200的主机时间信息的时间同步间隔TSI的开始(TSI ENTER)(S31)。
主机装置200可向存储装置300传送第二请求UPIU REQ2(S12)，并且存储装置300可向主机装置200传送与第二请求UPIU REQ2对应的第二响应UPIU RSP2(S22)。在这种情况下，存储装置300可将第二响应UPIU RSP2中包括的同步设定比特SSB设定为第一值(例如，值‘1’)以向主机装置200通知时间同步间隔TSI的开始。
主机装置200可向存储装置300传送第三请求UPIU REQ3(S13)，并且存储装置300可向主机装置200传送与第三请求UPIU REQ3对应的第三响应UPIU RSP3(S23)。在这种情况下，主机装置200可基于通过第二响应UPIU RSP2通知的时间同步间隔TSI的开始来传送包括主机时间信息TI的第三请求UPIU REQ3。存储装置300可将第三响应UPIU RSP3中包括的同步设定比特SSB设定为第一值以通知维持时间同步间隔TSI。
主机装置200可向存储装置300传送第四请求UPIU REQ4(S14)，并且存储装置300可向主机装置200传送与第四请求UPIU REQ4对应的第四响应UPIU RSP4(S24)。在这种情况下，主机装置200可基于通过第三响应UPIU RSP3通知的时间同步间隔TSI的维持来传送包括主机时间信息TI的第四请求UPIU REQ4。存储装置300可将第四响应UPIU RSP4中包括的同步设定比特SSB设定为第一值以通知维持时间同步间隔TSI。
存储装置300可确定时间同步间隔TSI的结束(TSI EXIT)(S32)。
主机装置200可向存储装置300传送第五请求UPIU REQ5(S15)，并且存储装置300可向主机装置200传送与第五请求UPIU REQ5对应的第五响应UPIU RSP5(S25)。在这种情况下，存储装置300可将第五响应UPIU RSP5中包括的同步设定比特SSB设定为第二值以向主机装置200通知时间同步间隔TSI的结束。
主机装置200可向存储装置300传送第六请求UPIU REQ6(S16)，并且存储装置300可向主机装置200传送与第六请求UPIU REQ6对应的第六响应UPIU RSP6(S26)。在这种情况下，主机装置200可基于通过第五响应UPIU RSP5通知的时间同步间隔TSI的结束来传送不包括主机时间信息TI的第六请求UPIU REQ6。存储装置300可将第六响应UPIU RSP6中包括的同步设定比特SSB设定为第二值以通知时间同步间隔TSI未开始。
因此，存储装置300可通过第二响应UPIU RSP2所致的开始通知和第五响应UPIURSP5所致的结束通知向主机装置200通知时间同步间隔TSI。主机装置200可仅在存储装置300所确定的时间同步间隔TSI期间传送主机时间信息TI以减小时间信息传送的开销，因此包括主机装置200和存储装置300的存储系统100可增强。
以下，基于主机装置200和存储装置300根据UFS标准彼此通信的存储系统100来描述示例实施例。UFS标准可通过引用整体并入本文中，并且本公开中的描述可由USF标准支持。
图9是示出根据示例实施例的时间同步方法中使用的UFS协议信息单元(UPIU)的图。
图9示出了根据UFS标准的UPIU的一般格式。UPIU包括多个字段，并且在图9中示出了多个字段的字节编号0至j+3和名称。例如，UPIU可包括诸如事务类型、标志、LUN、任务标签、IID、命令集类型、查询功能/任务管理功能、响应、总EHS长度、装置信息、数据段长度、事务特定字段、额外头段(EHS)1至额外头段(EHS)N、头E2ECRC、数据段、数据E2ECRC等的字段。描述可被替换为公布的UFS标准中的描述。
根据UFS标准使用如图9所示的UPIU，可从存储装置300向主机装置200通知时间同步间隔TSI，并且可从主机装置200向存储装置300提供主机时间信息TI。
图10和图11是示出根据示例实施例的通过时间同步方法通知时间同步间隔的示例的图。
图10示出响应UPIU的头部分，图11示出根据示例实施例的图10的响应UPIU中所包括的装置信息字段FLD1的示例。
参照图10和图11，装置信息字段FLD1的名称为EVENT_ALERT的第一比特B[0]已经用于根据UFS标准从存储装置300向主机装置200警示例外事件。当第一比特B[0]具有值‘1’时，主机装置200可向存储装置300传送UPIU以便检查由警示指示的事件。
根据UFS标准，装置信息字段FLD1的第二比特至第八比特B[1:7]是预留比特。根据示例实施例，预留比特之一可用作同步设定比特SSB以通知时间同步间隔TSI，如参照图8所描述的。图11示出了名称为TIME_REQUEST的第二比特B[1]用作同步设定比特SSB的示例实施例。例如，第二比特B[1]的第一值(例如，值‘1’)可指示时间同步间隔TSI的开始，并且第二值(例如，值‘0’)可指示时间同步间隔TSI的结束。
如参照图8至图11所描述的，可通过将同步设定比特SSB设定为第一值来将时间同步间隔TSI的开始从存储装置300通知给主机装置200，并且同步设定比特SSB可被包括在从存储装置300传送至主机装置200的响应UPIU的装置信息字段中。另外，可通过将同步设定比特SSB设定为第二值来将时间同步间隔TSI的结束从存储装置300通知给主机装置200。
图12、图13A和图13B是示出根据示例实施例的通过时间同步方法提供时间信息的示例的图。图12、图13A和图13B示出了使用作为请求UPIU的命令UPIU来从主机装置200向存储装置300提供主机时间信息TI的示例实施例。根据示例实施例，可使用根据UFS标准的任何请求UPIU来提供主机时间信息TI。例如，可使用数据输出UPIU来提供主机时间信息TI。
图12示出了不包括主机时间信息TI的命令UPIU的格式。例如，图12中的命令UPIU可对应于图8中的第一请求UPIU REQ1、第二请求UPIU REQ2和第六请求UPIU REQ6。如图12所示，没有主机时间信息TI的命令UPIU可不包括额外头段(EHS)，并且总EHS长度字段FLD2的值可被设定为“00h”。
图13A示出了包括主机时间信息TI的命令UPIU的格式。例如，图13A中的命令UPIU可对应于图8中的第三请求UPIU REQ3、第四请求UPIU REQ4和第五请求UPIU REQ5。如图13A所示，具有主机时间信息TI的命令UPIU可包括额外头段FLD3，并且总EHS长度字段FLD2的值可被设定为指示额外头段FLD3的长度的值。图13A示出了额外头段FLD3的长度为8个字节的示例。在这种情况下，可以以四个字节为单位设定长度，并且总EHS长度字段FLD2的值可被设定为“02h”，其指示主机时间信息TI被包括在四个字节的第一额外头段EHS1和四个字节的第二额外头段EHS2中。
如图13B所示，指示与预定时间分辨率对应的主机时间信息TI的值(例如，456512358…)可被包括在请求UPIU的额外头段FLD3的字节32:39中。换言之，可通过将预定时间分辨率的主机时间信息TI添加在请求UPIU的额外头段FLD3中来将主机时间信息TI从主机装置200提供到存储装置300。
因此，通过使用已建立的信号传送主机时间信息TI而无需用于时间信息传送的额外信号，示例实施例可进一步减小传送主机时间信息TI的开销。
图14是示出根据示例实施例的时间同步方法的流程图。
参照图14，可预先设定要从主机装置200传送至存储装置300的主机时间信息TI的时间分辨率(S500)。可在时间同步间隔TSI期间从主机装置200向存储装置300提供与时间分辨率对应的主机时间信息TI(S600)。
在一些示例实施例中，如下面将参照图15至图19描述的，可根据UFS标准使用UPIU设定时间分辨率。
在一些示例实施例中，如下面将参照图20和图21描述的，可根据UFS标准使用UniPro属性设定时间分辨率。
图15是示出根据示例实施例的时间同步方法的序列的示例的图，并且图16A、图16B和图17是示出根据示例实施例的通过时间同步方法设定时间分辨率的示例的图。
在运行时间间隔期间执行的操作S11、S21、S31、S12、S22、S13和S23与参照图8描述的相同，并且省略重复描述。
图15示出了根据UFS标准在存储装置300的初始化间隔或空闲间隔期间在主机装置200和存储装置300之间传送的查询请求UPIU QREQ和查询响应UPIU QRSP。
参照图15，主机装置200可向存储装置300传送查询请求UPIU QREQ(S 10)，并且存储装置300可向主机装置200传送与查询请求UPIU QREQ对应的查询响应UPIU QRSP(S20)。主机装置200可将由主机装置200实现的时间分辨率HRSL添加在查询请求UPIU QREQ中，并且存储装置300可将存储装置300所支持的时间分辨率SRSL添加在查询响应UPIU QRSP中。
因此，可使用从主机装置200传送至存储装置300的查询请求UPIU QREQ和从存储装置300传送至主机装置200的查询响应UPIU QRSP来设定主机时间信息TI的时间分辨率。
图16A示出了从主机装置200传送至存储装置300的查询请求UPIU QREQ的格式，并且图16B示出了从存储装置300传送至主机装置200的查询响应UPIU QRSP的格式。图17示出了根据示例实施例的指示时间分辨率的UFS属性的示例。查询请求UPIU QREQ和查询响应UPIU QRSP的格式的详细描述可被替换为图9的描述和UFS标准。
可使用根据UFS标准预留的标识号IDN来定义指示时间分辨率的UFS属性。例如，如图17所示，名称为bDeviceTimeResolution的装置时间分辨率属性可定义在标识号“20h”处，并且名称为bHostTimeResolution的主机时间分辨率属性可定义在标识号“21h”处。装置时间分辨率属性和主机时间分辨率属性中的每一个可具有一个字节的大小。装置时间分辨率属性可具有只读性质，使得可仅从存储装置300向主机装置200提供装置时间分辨率属性。相比之下，主机时间分辨率属性可具有读/写性质，使得可从主机装置200向存储装置300或从存储装置300向主机装置200提供主机时间分辨率属性。
装置时间分辨率属性和主机时间分辨率属性中的每一个可包括指示是否启用诸如纳秒(ns)、微秒(us)、毫秒(ms)、秒(s)等的各种时间分辨率的比特bit[0]至bit[3]。
因此，装置时间分辨率属性和主机时间分辨率属性可根据UFS标准被包括在图16A的查询请求UPIU QREQ和图16B的查询响应UPIU QRSP的事务特定字段中并在主机装置200和存储装置300之间传送。
图18是示出根据示例实施例的时间同步方法的序列的示例的图。
除了时间分辨率之外，在运行时间间隔期间执行的操作S11、S21、S31、S12、S22、S13和23与参照图8描述的相同，并且省略重复描述。
参照图18，除了如上所述的同步设定比特SSB之外，第二响应UPIU RSP2和第三响应UPIU RSP3还可包括存储装置300所支持的时间分辨率SRSL。可根据图18和图19的示例实施例在运行时间间隔期间设定时间分辨率，而根据图15至图17的示例实施例在初始化间隔或空闲间隔期间设定时间分辨率。
图19是示出根据示例实施例的通过时间同步方法设定时间分辨率的示例的图。
图19示出了根据示例实施例的图10的响应UPIU中所包括的装置信息字段FLD1的示例。
参照图10和图19，根据UFS标准，装置信息字段FLD1的名称为EVENT_ALERT的第一比特B[0]已经用于从存储装置300向主机装置200警示例外事件。当第一比特B[0]具有值‘1’时，主机装置200可向存储装置300传送UPIU以便检查由警示指示的事件。
根据UFS标准，装置信息字段FLD1的第二比特至第八比特B[1:7]是预留比特。根据示例实施例，预留比特之一可用作同步设定比特SSB以通知时间同步间隔TSI，如参照图8所描述的。另外，预留比特中的至少一个可用于时间分辨率。图19示出了名称为TIME_REQUEST的第二比特B[1]用作同步设定比特SSB并且第三比特至第六比特B[2:5]用于如参照图17所述设定时间分辨率的示例实施例。
图20和图21是示出根据示例实施例的时间同步方法的示例序列的图。
图20和图21示出了在链路层空闲间隔期间在主机装置200和存储装置300之间传送的根据UFS标准的服务原语。
参照图20和图21，可根据UFS标准在主机装置200或存储装置300的UniPro属性之间设定时间信息配置属性TICNF、时间信息使能属性TIEN和时间信息属性TIVL。主机装置200和存储装置300的UniPro属性可被存储在图3的寄存器HREG和SREG中。
时间信息配置属性TICNF可指示从主机装置200传送至存储装置300的主机时间信息TI的时间分辨率RSL和更新周期UPR。时间信息使能属性TIEN可指示如上所述的时间同步间隔TSI。时间信息属性TIVL可指示主机时间信息TI。
图20示出了根据示例实施例的使用主机装置200的UniPro属性的时间同步方法的示例。
参照图20，存储装置300可确定存储装置300需要主机时间信息TI的时间同步间隔TSI(S51)。
存储装置300可向主机装置200传送指示时间同步间隔TSI的开始的第一设定请求服务原语DME_PEER_SET.req1(S52)。第一设定请求服务原语DME_PEER_SET.req1可包括主机时间信息TI的时间分辨率RSL和更新周期UPR以及指示时间同步间隔TSI的开始通知的第一值ENABLE。
主机装置200可基于第一设定请求服务原语DME_PEER_SET.req1将时间信息使能属性TIEN设定为第一值ENABLE(S53)。另外，主机装置200可基于第一设定请求服务原语DME_PEER_SET.req1设定具有时间分辨率RSL和更新周期UPR的时间信息配置属性TICNF。
主机装置200可参考时间信息配置属性TICNF的值并将主机时间信息TI存储在时间信息属性TIVL中。主机装置200可仅在时间信息使能属性具有第一值ENABLE时才参考时间信息配置属性TICNF的值以周期性地更新主机时间信息TI，即，按更新周期UPR周期性地更新时间信息属性TIVL的值。
存储装置300可向主机装置200传送请求主机时间信息TSI(即，时间信息属性TIVL的值)的获得请求服务原语DME_PEER_GET.req(S54)。
主机装置200可基于获得请求服务原语DME_PEER_GET.req向存储装置300传送包括时间信息属性TIVL的值的获得响应服务原语DME_PEER_GET.cnf(S55)。
存储装置300可确定时间同步间隔TSI的结束(S56)。
存储装置300可向主机装置200传送指示时间同步间隔TSI的结束的第二设定请求服务原语DME_PEER_SET.req2(S57)。第二设定请求服务原语DME_PEER_SET.req2可包括指示时间同步间隔TSI的结束通知的第二值DISABLE。
主机装置200可基于第二设定请求服务原语DME_PEER_SET.req2将时间信息使能属性TIEN设定为第二值DISABLE。主机装置200可在时间信息使能属性TIEN被设定为第二值DISABLE时停止更新时间信息属性TIVL的主机时间信息TI。
图21示出了根据示例实施例的使用存储装置300的UniPro属性的时间同步方法的示例。
参照图21，存储装置300可确定存储装置300需要主机时间信息TI的时间同步间隔TSI(S61)。
存储装置300可将时间信息使能属性TIEN设定为第一值ENABLE(S62)。另外，存储装置300可设定具有时间分辨率RSL和更新周期UPR的时间信息配置属性TICNF。
主机装置200可向存储装置300传送请求时间信息使能属性TIEN的值的第一获得请求服务原语DME_PEER_GET.req1(S63)。另外，主机装置200可通过第一获得请求服务原语DME_PEER_GET.req1来请求时间信息配置属性TICNF的值。
存储装置300可基于第一获得请求服务原语DME_PEER_GET.req1向主机装置200传送包括时间信息使能属性TIEN的第一值ENABLE的第一获得响应服务原语DME_PEER_GET.cnf1(S64)。另外，存储装置300可通过第一获得响应服务原语DME_PEER_GET.cnf1传送时间信息配置属性TICNF的值(即，时间分辨率RSL和更新周期UPR)。
当第一获得响应服务原语DME_PEER_GET.cnf1中包括的时间信息使能属性TIEN的值为第一值ENABLE时，主机装置200可向存储装置300传送包括主机时间信息TI的设定请求服务原语DME_PEER_SET.req(S65)。
存储装置300可基于设定请求服务原语DME_PEER_SET.req中包括的主机时间信息TI来更新时间信息属性TIVL的值。
可在时间同步间隔TSI期间按更新周期UPR周期性地重复操作S63、S64和S65。
存储装置300可确定时间同步间隔TSI的结束(S66)，并且存储装置300可将时间信息使能属性TIEN设定为第二值DISABLE(S67)。
主机装置200可向存储装置300传送请求时间信息使能属性TIEN的值的第二获得请求服务原语DME_PEER_GET.req2(S68)。另外，主机装置200可通过第二获得请求服务原语DME_PEER_GET.req2来请求时间信息配置属性TICNF的值。
存储装置300可基于第二获得请求服务原语DME_PEER_GET.req2向主机装置200传送包括时间信息使能属性TIEN的第二值DISABLE的第二获得响应服务原语DME_PEER_GET.cnf2(S69)。
当第二获得响应服务原语DME_PEER_GET.cnf2中包括的时间信息使能属性TIEN的值为第二值DISABLE时，主机装置200可停止传送主机时间信息TI。
因此，存储装置300可在时间同步间隔TSI期间将时间信息使能属性TIEN设定为第一值ENABLE并且在时间同步间隔TSI以外的间隔期间将时间信息使能属性TIEN设定为第二值DISABLE。
图22是示出根据示例实施例的时间同步方法的图。
参照图22，可使用UPIU和UniPro属性的各种组合来执行对如上所述包括同步使能、时间分辨率和更新周期的同步条件的设定和对主机时间信息TI的传送。
在一些示例实施例中，如参照图15至图19所描述的，可使用UPIU来执行对同步条件的设定和对主机时间信息TI的传送二者。
在一些示例实施例中，如参照图20和图21所描述的，可使用UniPro属性来执行对同步条件的设定和对主机时间信息TI的传送。
在一些示例实施例中，可使用UPIU来执行对同步条件的设定，并且可使用UniPro属性来执行对主机时间信息TI的传送。
图23是示出根据示例实施例的通过时间同步方法利用时间信息的示例的图。
图23示出了由主机装置200管理的主机系统日志和由存储装置300管理的装置输入-输出(I/O)日志的示例。
主机装置200可基于主机装置200的主机时间信息TI来管理主机装置200的操作或事件evt1至evt9的时间。基于同步的时间信息，存储装置300可使存储装置300的时间信息与从主机装置200提供的主机时间信息TI同步并且管理从主机装置200传送的命令CMD的时间和状态(即，成功或失败)。如果需要，主机装置200可查询存储装置300的装置I/O日志并获得确切时间信息，例如，已经发生的错误的时间。
存储装置300可基于同步的时间信息有效地执行各种功能。
在一些示例实施例中，在实现板上调试功能以在发生关键错误时自动地存储和提取存储装置300的信息时，存储装置300可与主机时间信息TI同步地存储信息。
在一些示例实施例中，同步的时间信息可有效地用于与存储装置300包括中的非易失性存储器装置的寿命和可靠性相关联的通过温度监测的保留监测，与擦除到编程间隔(EPI)、编程时间戳(PTS)有关的方案等。另外，同步的时间信息可有效地用于与存储装置300中包括的非易失性存储器装置的性能相关联的数据的有效期设定、后台操作的时间设定、主机发起的碎片整理(HID)、清除操作等。
在一些示例实施例中，同步的时间信息可用作机器学习的输入值以用于分析诸如调度、节流涡轮写、主机感知性能增强器等的模式。
图24是示出非易失性存储器装置中包括的存储器块的等效电路的电路图。
参照图24，图5中的存储器单元阵列510中所包括的每个存储器块BLKi可以三维结构(或竖直结构)形成在衬底上。例如，存储器块BLKi中包括的NAND串或单元串可形成在垂直于衬底的上表面的竖直方向D3上。第一方向D1和第二方向D2平行于衬底的上表面。
存储器块BLKi可包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每一个可包括串选择晶体管SST、存储器单元MC1至MC8以及接地选择晶体管GST。在图24中，NAND串NS11至NS33中的每一个被示出为包括八个存储器单元MC1至MC8。然而，实施例不限于此，并且NAND串NS11至NS33中的每一个可包括各种数量的存储器单元。
每个串选择晶体管SST可连接到对应的串选择线(SSL1至SSL3之一)。存储器单元MC1至MC8可分别连接到对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以是字线，并且栅极线GTL1至GTL8中的一些可以是伪字线。每个接地选择晶体管GST可连接到对应的接地选择线(GSL1至GSL3之一)。每个串选择晶体管SST可连接到对应的位线(例如，BL1、BL2和BL3之一)，并且每个接地选择晶体管GST可连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)可共同连接，并且接地选择线GSL1至GSL3和串选择线SSL1至SSL3可分离。在图24中，存储器块BLKi被示出为耦接到八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，示例实施例不限于此，并且存储器单元阵列510中的每个存储器块可耦接到各种数量的字线和各种数量的位线。
图25是示出根据示例实施例的电子装置的框图。
参照图25，电子装置4000可包括应用处理器4100、通信模块4200(例如，通信器)、显示/触摸模块4300(例如，触摸面板)、存储装置4400和缓冲RAM 4500。应用处理器4100可控制电子装置4000的操作。通信模块4200可被实现为与外部装置执行无线或有线通信。显示/触摸模块4300可被实现为显示由应用处理器4100处理的数据或通过触摸面板接收数据。
存储装置4400可被实现为存储用户数据。存储装置4400可以是固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)等。
缓冲RAM 4500可暂时存储用于处理电子装置4000的操作的数据。例如，缓冲RAM可以是诸如双倍数据速率(DDR)同步DRAM(SDRAM)、图形DDR(GDDR)DRAM、Rambus DRAM(RDRAM)等的动态随机存取存储器(DRAM)。
应用处理器4100可包括时间信息生成器TIGEN以生成电子装置4000的时间信息，并且存储装置4400可包括时间信息管理器TIMNG。根据示例实施例，时间信息管理器TIMNG可使存储装置4400的时间信息与从与上述主机装置对应的应用处理器4100的时间信息生成器TIGEN提供的时间信息同步。
如上所述，通过仅在存储装置所标识的时间同步间隔期间从主机装置向存储装置提供时间信息，根据示例实施例的方法和系统可减小由于时间信息的传送而引起的开销并且增强存储装置和系统的性能。另外，通过使用已建立的信号传送时间信息而无需用于时间信息传送的额外信号，根据示例实施例的方法和系统可进一步减小传送时间信息的开销。
示例实施例可应用于包括存储装置的各种电子装置和系统。例如，示例实施例可应用于诸如存储器卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(IoT)装置、万物互联(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置、服务器系统、汽车驾驶系统等的系统。
根据示例实施例，附图中的方框所表示的组件、元件、模块或单元(在此段中统称为“组件”)中的至少一个可被体现为执行上述各个功能的各种数量的硬件、软件和/或固件结构。这些组件可包括例如图2、图4至图6和图25中所示的主机处理器210、主机存储器220、存储控制器310、非易失性存储器320a、320b和320c、缓冲存储器330、处理器410、存储器420、TI管理器430、主机接口440、ECC 450、AES 470、存储器接口460，存储器单元阵列510、地址解码器520、页缓冲器电路530、数据输入/输出电路540、电压生成器550、控制电路560、存储器控制器620、应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和缓冲RAM 4500，但不限于此。这些组件中的至少一个可使用诸如存储器、处理器、逻辑电路、查找表等的直接电路结构，其可通过一个或多个微处理器或其它控制设备的控制执行各个功能。另外，这些组件中的至少一个可由模块、程序或部分代码具体体现，其包含用于执行指定的逻辑功能的一个或多个可执行指令并由一个或多个微处理器或其它控制设备执行。此外，这些组件中的至少一个可包括诸如执行各个功能的中央处理单元(CPU)、微处理器等的处理器，或者可由诸如执行各个功能的中央处理单元(CPU)、微处理器等的处理器实现。这些组件中的两个或更多个可被组合成单个组件，其执行所组合的两个或更多个组件的所有操作或功能。另外，这些组件中的至少一个的功能的至少一部分可由这些组件中的另一个执行。
前面是示例实施例的例示，而不应被解释为对其的限制。尽管已经描述了几个示例实施例，本领域技术人员将容易理解，在不实质上脱离本发明构思的情况下，可在示例实施例中进行许多修改。

Claims (20)

1.一种系统，包括：
存储装置，其包括：
存储控制器；以及
多个非易失性存储器装置；以及
主机装置，其包括主机处理器，
其中，所述存储控制器被配置为标识时间同步间隔，并且控制所述存储装置向所述主机装置通知所述时间同步间隔，并且
其中，所述主机处理器被配置为控制所述主机装置在所述时间同步间隔期间向所述存储装置提供主机时间信息。
2.根据权利要求1所述的系统，其中，所述存储控制器还被配置为控制所述存储装置：
向所述主机装置通知所述时间同步间隔的开始；并且
向所述主机装置通知所述时间同步间隔的结束。
3.根据权利要求2所述的系统，其中，所述主机处理器还被配置为控制所述主机装置：
基于所述时间同步间隔的开始的通知向所述存储装置提供所述主机时间信息；并且
基于所述时间同步间隔的结束的通知停止提供所述主机时间信息。
4.根据权利要求1所述的系统，其中，所述主机装置和所述存储装置被配置为根据通用闪存标准彼此通信。
5.根据权利要求4所述的系统，其中，所述存储控制器还被配置为控制所述存储装置根据所述通用闪存标准使用通用闪存协议信息单元向所述主机装置通知所述时间同步间隔，并且
其中，所述主机处理器还被配置为控制所述主机装置根据所述通用闪存标准使用通用闪存协议信息单元向所述存储装置提供所述主机时间信息。
6.根据权利要求4所述的系统，其中，所述存储控制器还被配置为控制所述存储装置根据所述通用闪存标准使用UniPro属性向所述主机装置通知所述时间同步间隔，并且
其中，所述主机处理器还被配置为控制所述主机装置根据所述通用闪存标准使用UniPro属性向所述存储装置提供所述主机时间信息。
7.根据权利要求4所述的系统，其中，所述存储控制器还被配置为控制所述存储装置：
通过将同步设定比特设定为第一值来向所述主机装置通知所述时间同步间隔的开始，所述同步设定比特设置在从所述存储装置传送至所述主机装置的响应通用闪存协议信息单元的装置信息字段中；并且
通过将所述同步设定比特设定为第二值来向所述主机装置通知所述时间同步间隔的结束。
8.根据权利要求4所述的系统，其中，所述主机处理器还被配置为控制所述主机装置：
将所述主机时间信息添加到请求通用闪存协议信息单元的额外头段；并且
向所述存储装置提供所述请求通用闪存协议信息单元。
9.根据权利要求4所述的系统，其中，所述主机处理器还被配置为控制所述主机装置：
向所述存储装置传送查询请求通用闪存协议信息单元；并且
基于所述查询请求通用闪存协议信息单元和查询响应通用闪存协议信息单元来设定所述主机时间信息的时间分辨率，并且
其中，所述存储控制器还被配置为控制所述存储装置基于所述查询请求通用闪存协议信息单元向所述主机装置传送所述查询响应通用闪存协议信息单元。
10.根据权利要求4所述的系统，其中，所述主机处理器还被配置为控制所述主机装置根据所述通用闪存标准设定所述主机装置的UniPro属性当中的时间信息使能属性和时间信息属性，所述时间信息使能属性指示所述时间同步间隔，所述时间信息属性指示所述主机时间信息。
11.根据权利要求10所述的系统，其中，所述存储控制器还被配置为控制所述存储装置：
向所述主机装置传送指示所述时间同步间隔的开始的第一设定请求服务原语；并且
向所述主机装置传送指示所述时间同步间隔的结束的第二设定请求服务原语，并且
其中，所述主机处理器还被配置为控制所述主机装置：
基于所述第一设定请求服务原语将所述时间信息使能属性设定为第一值；并且
基于所述第二设定请求服务原语将所述时间信息使能属性设定为第二值。
12.根据权利要求11所述的系统，其中，所述主机处理器还被配置为控制所述主机装置在所述时间信息使能属性具有所述第一值的时候周期性地更新所述时间信息属性的值。
13.根据权利要求11所述的系统，其中，所述存储控制器还被配置为控制所述存储装置向所述主机装置传送请求所述主机时间信息的获得请求服务原语，并且
其中，所述主机处理器还被配置为控制所述主机装置基于所述获得请求服务原语向所述存储装置传送指示所述时间信息属性的值的获得响应服务原语。
14.根据权利要求4所述的系统，其中，所述存储控制器还被配置为控制所述存储装置根据所述通用闪存标准设定所述存储装置的UniPro属性当中的时间信息使能属性和时间信息属性，所述时间信息使能属性指示所述时间同步间隔，所述时间信息属性指示所述主机时间信息。
15.根据权利要求14所述的系统，其中，所述存储控制器还被配置为控制所述存储装置：
在所述时间同步间隔期间将所述时间信息使能属性设定为第一值，并且在所述时间同步间隔以外的间隔期间将所述时间信息使能属性设定为第二值；并且
基于获得请求服务原语向所述主机装置传送指示所述时间信息使能属性的值的获得响应服务原语，并且
其中，所述主机处理器还被配置为控制所述主机装置向所述存储装置传送请求所述时间信息使能属性的值的所述获得请求服务原语。
16.根据权利要求15所述的系统，其中，所述主机处理器还被配置为控制所述主机装置基于所述获得响应服务原语中的所述时间信息使能属性的值为所述第一值，向所述存储装置传送指示所述主机时间信息的设定请求服务原语，并且
其中，所述存储控制器还被配置为控制所述存储装置基于所述设定请求服务原语所指示的所述主机时间信息来更新所述时间信息属性的值。
17.根据权利要求4所述的系统，其中，所述主机处理器还被配置为控制所述主机装置根据所述通用闪存标准设定所述主机装置的UniPro属性当中的时间信息配置属性，所述时间信息配置属性指示从所述主机装置提供的所述主机时间信息的时间分辨率和更新周期。
18.根据权利要求17所述的系统，其中，所述主机处理器还被配置为控制所述主机装置根据所述通用闪存标准使用通用闪存协议信息单元或服务原语来设定所述时间信息配置属性的值。
19.一种在主机装置和存储装置之间同步时间的方法，所述方法包括：
由所述存储装置标识时间同步间隔；
从所述存储装置向所述主机装置通知所述时间同步间隔；
在所述时间同步间隔期间从所述主机装置向所述存储装置提供主机时间信息；以及
由所述存储装置使所述存储装置的时间信息与所述主机时间信息同步。
20.一种根据通用闪存标准在彼此通信的主机装置和存储装置之间同步时间的方法，所述方法包括：
由所述存储装置标识时间同步间隔；
从所述存储装置向所述主机装置通知所述时间同步间隔的开始；
基于所述时间同步间隔的开始从所述主机装置向所述存储装置提供主机时间信息；
从所述存储装置向所述主机装置通知所述时间同步间隔的结束；并且
由所述主机装置基于所述时间同步间隔的结束停止提供所述主机时间信息，
其中，根据所述通用闪存标准使用通用闪存协议信息单元或所述主机装置或所述存储装置的UniPro属性，从所述存储装置向所述主机装置通知所述时间同步间隔的开始和所述时间同步间隔的结束并且从所述主机装置向所述存储装置提供所述主机时间信息。
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