CN114975104A - 形成半导体器件的方法 - Google Patents

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Abstract

形成半导体器件的方法包括：在目标层上方沉积第一掩模；在第一掩模上方形成第一芯轴和第二芯轴；在第一芯轴上形成第一间隔件并且在第二芯轴上形成第二间隔件；以及选择性去除第二间隔件同时掩蔽第一间隔件。掩蔽第一间隔件包括用第二掩模和第二掩模上方的覆盖层覆盖第一间隔件，并且覆盖层包括碳。方法还包括图案化第一掩模以及将第一掩模的图案转移至目标层。图案化第一掩模包括用第二芯轴、第一芯轴和第一间隔件掩蔽第一掩模。

Description

形成半导体器件的方法
技术领域
本申请的实施例涉及形成半导体器件的方法。
背景技术
随着半导体器件的日益缩小，各种处理技术(例如，光刻)适于制造尺寸越来越小的器件。例如，随着栅极的密度增加，器件中的各个部件(例如，上面的互连部件)的制造工艺适于与整体上的器件部件的缩小兼容。但是，随着半导体工艺具有越来越小的工艺窗口，这些器件的制造已经接近并且甚至超过了光刻设备的理论极限。随着半导体器件继续缩小，器件的元件之间期望的间隔(即，间距)小于使用传统光学掩模和光刻设备可以制造的间距。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：在目标层的第一区域和所述目标层的第二区域上方沉积第一掩模；在所述第一掩模上方形成多个芯轴；在所述多个芯轴的侧壁上形成多个间隔件；在所述多个芯轴和所述多个间隔件上方沉积第二掩模；在所述第二掩模上方形成覆盖层，其中，所述覆盖层包括碳；以及图案化所述第二掩模和所述覆盖层以暴露所述多个芯轴中的第一芯轴和所述多个间隔件中的第一间隔件，所述第一芯轴和所述第一间隔件与所述目标层的所述第一区域重叠。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在目标层上方沉积第一硬掩模；在所述第一硬掩模上方形成第一芯轴和第二芯轴；在所述第一芯轴的侧壁上形成第一间隔件，并且在所述第二芯轴的侧壁上形成第二间隔件；在所述第一芯轴、所述第二芯轴、所述第一间隔件和所述第二间隔件上方沉积氧化物层；在所述氧化物层上方形成含碳覆盖层；图案化所述含碳覆盖层以暴露所述氧化物层；图案化所述氧化物层以暴露所述第二芯轴和所述第二间隔件，同时用所述含碳覆盖层掩蔽所述第一间隔件和所述第一芯轴；去除所述第二间隔件；在去除所述第二间隔件之后，去除所述含碳覆盖层和所述氧化物层的剩余部分；将所述第一间隔件、所述第一芯轴和所述第二芯轴的图案转移至所述第一硬掩模；以及使用所述第一硬掩模作为掩模图案化所述目标层。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在目标层上方沉积第一掩模；在所述第一掩模上方形成第一芯轴和第二芯轴；在所述第一芯轴上形成第一间隔件，并且在所述第二芯轴上形成第二间隔件；选择性去除所述第二间隔件，同时掩蔽所述第一间隔件，其中，掩蔽所述第一间隔件包括用第二掩模和所述第二掩模上方的覆盖层覆盖所述第一间隔件，并且其中，所述覆盖层具有至少30％的碳；图案化所述第一掩模，其中，图案化所述第一掩模包括用所述第二芯轴、所述第一芯轴和所述第一间隔件掩蔽所述第一掩模；以及将所述第一掩模的图案转移至所述目标层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19和图20示出了根据各个实施例的制造半导体器件的各个中间阶段的截面图和立体图。
图21、图22和图23示出了根据各个其它实施例的制造半导体器件的各个中间阶段的截面图和立体图。
图24和图25示出了根据各个其它实施例的制造半导体器件的各个中间阶段的截面图和立体图。
图26和图27示出了根据各个其它实施例的制造半导体器件的各个中间阶段的截面图和立体图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
关于具体的图案化工艺，即自对准双重图案化(SADP)工艺，描述了各个实施例，其中图案化芯轴，沿芯轴的侧壁形成间隔件，并且去除芯轴的至少部分，留下间隔件以在芯轴的一半间距处限定图案。但是，各个实施例可针对其它图案化工艺，诸如自对准四重图案化(SAQP)等。
根据一些实施例，提供了半导体器件和方法。特别地，实施自对准双重图案化工艺以将部件(例如，半导体鳍、栅极结构、导线等)图案化至半导体器件的目标层中。图案化部件中的至少一些具有使用光刻工艺可实现的最小间距的至少一半的间距。图案化部件可以包括使用以上描述的芯轴、间隔件和/或它们的组合图案化的部件。具体地，芯轴和间隔件的不同组合可以用于图案化目标层的不同区域以实现具有不同尺寸和/或间隔的图案化部件。
可以从目标层上方的不同区域选择性去除芯轴和间隔件，取决于目标层中期望的所得部件尺寸。为了实现选择性去除，可以在芯轴和间隔件上方沉积一个或多个掩模。在各个实施例中，可以在间隔件上方(例如，在不同掩模之间)沉积富碳层以减少由于芯轴和/或间隔件的选择性去除而导致的蚀刻损坏(例如，间隔件材料损失)。因此，可以精确图案化所需尺寸的芯轴和间隔件，并且可以改善图案化目标层时的临界尺寸控制。
图1至图19示出了根据一些示例性实施例的在半导体器件100的目标层104中形成部件的中间阶段的截面图。根据本发明的实施例，目标层104是其中将形成多个图案的层。在一些实施例中，半导体器件100处理为更大晶圆的一部分。在这样的实施例中，在形成半导体器件100的各个部件(例如，有源器件、互连结构等)之后，可以对晶圆的划线区域施加分割工艺以便将单独的半导体管芯与晶圆分隔开(也称为分割)。
在一些实施例中，目标层104是半导体衬底。半导体衬底可以包括掺杂或未掺杂的硅，或者绝缘体上半导体(SOI)衬底的有源层。目标层104可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底可以用实施例工艺来图案化，并且随后的工艺步骤可以用于在衬底中形成浅沟槽隔离(STI)区域。半导体鳍可以从形成的STI区域之间突出。可以在半导体鳍中形成源极/漏极区域，并且可以在鳍的沟道区域上方形成栅极介电层和栅电极层，从而形成半导体器件，诸如鳍式场效应晶体管(finFET)。
在一些实施例中，目标层104是毯式沉积的导电层，诸如金属层或多晶硅层。实施例图案化工艺可以施加至目标层104以便图案化finFET的半导体栅极和/或伪栅极。通过使用实施例工艺以图案化导电目标层104，相邻栅极之间的间隔可以减小并且栅极密度可以增加。在这样的实施例中，目标层104可以形成在半导体衬底上方，例如，如以上所描述。
在一些实施例中，目标层104是金属间介电(IMD)层。在这样的实施例中，例如，目标层104包括具有低于3.8、低于约3.0或低于约2.5的介电常数(k值)的低k介电材料。在可选实施例中，目标层104是包括具有高于3.8的k值的高k介电材料的IMD层。可以用实施例工艺在目标层104中图案化开口，并且可以在开口中形成导线和/或通孔。在这样的实施例中，目标层可以形成在半导体衬底上方(例如，如以上所描述)，并且可以在半导体衬底的有源表面中和/或上形成诸如晶体管、二极管、电容器、电阻器等的器件。
器件100包括三个区域100A、100B和100C。可以在三个区域100A、100B和100C的每个中形成不同类型的器件和/或不同几何尺寸(例如，尺寸)的器件。例如，区域100A可以处理成在目标层104中形成第一宽度的部件(例如，半导体鳍)；区域100B可以处理成目标层104中大于第一宽度的第二宽度的部件；并且区域100C可以处理成在目标层104中形成大于第一宽度但是小于第二宽度的第三宽度的部件。例如，第一宽度可以小于约15nm；第二宽度可以大于约15nm至约30nm；并且第三宽度可以在约15nm至约30nm的范围内。在一些实施例中，可以在区域100A和100C中形成n型器件，而在区域100B中形成p型器件。在其它实施例中，可以在器件100的不同区域中形成其它部件尺寸和/或类型的器件。此外，虽然区域100A、100B和100C示出为彼此直接邻接，但是任何数量的中间部件和/或间隔可以设置在区域100A、100B和100C的每个之间。
粘合层102沉积在目标层104上方。粘合层102可以通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)等来沉积。在一些实施例中，粘合层102可以用作粘合层并且可以在随后的鳍形成期间用作蚀刻停止层。虽然图1示出了粘合层102与目标层104物理接触，但是任何数量的中介层可以设置在粘合层102和目标层104之间。
膜堆叠件还包括形成在粘合层102上方的硬掩模层106。硬掩模层106可以由与粘合层102相比可以选择性蚀刻的材料形成。例如，在粘合层102包括氧化物的实施例中，硬掩模层106可以是氮化物，诸如氮化硅等。硬掩模层106可以例如通过PVD、CVD、ALD等来沉积。在一些实施例中，硬掩模层106可以具有例如约
Figure BDA0003206824100000051
至约
Figure BDA0003206824100000052
的范围内的厚度。
膜堆叠件还包括硬掩模层106上方的硬掩模108。在一些实施例中，硬掩模108可以包括与硬掩模层106相比可以选择性蚀刻的材料。例如，在硬掩模层106包括氮化物的实施例中，多层硬掩模108可以包括氧化物。具体地，在一些实施例中，硬掩模层108包括氧化硅(例如，SiO2等)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、它们的组合等。例如，硬掩模层108可以通过PVD、CVD、ALD等来沉积。
膜堆叠件还包括形成在硬掩模108上方的芯轴层112。芯轴层112可以包括硅(例如，非晶硅)等。芯轴层112可以使用任何合适的工艺来沉积，诸如ALD、CVD、PVD等。
在芯轴层112上方的膜堆叠件上形成三层光刻胶120。三层光刻胶120包括底层114、底层114上方的中间层116和中间层116上方的上层118。底层114和上层118可以由包括有机材料的光刻胶(例如，感光材料)形成。在一些实施例中，底层114也可以是底部抗反射涂覆(BARC)层。中间层116可以包括无机材料，其可以是氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等。中间层116相对于上层118和底层114具有高蚀刻选择性。三层光刻胶120的各个层可以使用例如旋涂工艺依次毯式沉积。虽然本文讨论了三层光刻胶120，但在其它实施例中，光刻胶120可以是单层或双层(例如，仅包括底层114和上层118而没有中间层116)光刻胶。所使用的光刻胶的类型(例如，单层、双层或三层)可以取决于用于图案化芯轴层112的光刻工艺。例如，在先进的极紫外(EUV)光刻工艺中，可以使用单层或双层光刻胶120。
在一些实施例中，上层118使用光刻工艺来图案化。随后，上层118用作蚀刻掩模，用于图案化中间层116(见图2)。然后中间层116用作用于图案化底层114的蚀刻掩模，并且然后底层114用于图案化芯轴层112(见图3和图4)。已经观察到，通过使用三层光刻胶(例如，三层光刻胶120)蚀刻目标层(例如，芯轴层112)，可以在目标层(例如，芯轴层112)中实现精细间距图案的改善的清晰度。
上层118使用任何合适的光刻工艺来图案化以在其中形成开口122。作为图案化上层118中的开口122的实例，光掩模可以设置在上层118上方。然后上层118可以暴露于包括紫外线(UV)或准分子激光器的辐射束，诸如来自氟化氪(KrF)准分子激光器的248nm光束、来自氟化氩(ArF)准分子激光器的193nm光束或来自F2准分子激光器的157nm光束等，同时光掩模掩蔽上层118的区域。可以使用浸没式光刻系统来实施顶部光刻胶层的曝光以增加分辨率并且减小最小可实现的间距。可以实施烘烤或固化操作以硬化上层118，并且显影剂可以用于去除上层118的暴露或未暴露的部分，取决于使用正性抗蚀剂还是负性抗蚀剂。
在图案化上层118之后，在蚀刻工艺中将上层118的图案转移至中间层116。蚀刻工艺是各向异性的，使得上层118中的开口122延伸穿过中间层116，并且在中间层116中具有与它们在上层118中大约相同的尺寸。所得结构在图2中示出。
可选地，可以实施修整工艺以增加中间层116中的开口122的尺寸。在实施例中，修整工艺是利用工艺气体的各向异性等离子体蚀刻工艺，该工艺气体包括O2、CO2、N2/H2、H2等、它们的组合或适合于修整中间层116的任何其它气体。
在图3中，实施蚀刻工艺以将中间层116的图案转移至底层114，从而使开口122延伸穿过底层114。底层114的蚀刻工艺是各向异性的，使得中间层116中的开口122延伸穿过底层114并且在中间层116中具有与它们在底层114中大约相同的尺寸。作为蚀刻底层114的一部分，可以消耗上层118(见图1和图2)。
在图4中，使用蚀刻工艺将底层114(见图3)的图案转移至芯轴层112。芯轴层112的蚀刻工艺是各向异性的，使得底层114中的开口122延伸穿过芯轴层112。开口122在芯轴层112中具有与它们在底层114中大约相同的宽度。蚀刻可以是干蚀刻(例如，等离子体蚀刻)等。
当图案化芯轴层112时，直接位于芯轴层112下面的层(例如，硬掩模108)可以用作蚀刻停止层。具体地，蚀刻工艺可以使用选择性蚀刻芯轴层112而不显著蚀刻硬掩模层108的蚀刻剂。例如，在芯轴层112包括硅并且硬掩模层包括氧化硅的实施例中，蚀刻工艺可以使用HBr、CF4、Cl2、NF3等作为蚀刻剂。
因此，芯轴124由芯轴层112的剩余部分(例如，芯轴层112的位于开口122之间的部分)限定。如图所示，芯轴124在区域100A、100B和100C的每个中可以具有变化的尺寸，这可以对应于随后在目标层104中图案化的部件的期望尺寸和/或间隔。例如，区域100A和100C中的芯轴124A和124C可以比区域100B中的芯轴124B薄。在其它实施例中，区域100A、100B和100C的每个中的芯轴124可以具有不同的相对尺寸。例如，在其它实施例中，区域100C中的芯轴124C可以比芯轴124A宽但是比芯轴100A薄。在蚀刻芯轴层112期间，消耗中间层116，并且可以至少部分消耗底层114。
在当没有完全消耗底层114时同时蚀刻芯轴层112的实施例中，可实施灰化工艺以去除底层114的剩余残留。灰化工艺可以包括将芯轴124暴露于氧等离子体的氧等离子体剥离。
在图5中，在芯轴124的侧壁上方并且沿芯轴124的侧壁形成形成间隔件层126。间隔件层126还可以在开口122中沿硬掩模108的顶面延伸。间隔件层126的材料选择为相对于硬掩模层108和芯轴124具有高蚀刻选择性。例如，间隔件层126可以包括SiN、SiCON、SiON、金属、金属合金等，并且可以使用诸如ALD、CVD等的任何合适的工艺来沉积。在一些实施例中，间隔件层126的沉积工艺是共形的，使得芯轴124的侧壁上的间隔件层126的厚度与芯轴124的顶面和开口122的底面上的间隔件层126的厚度基本相等(例如，在制造公差内)。
在图6中，图案化间隔件层126以去除间隔件层126的横向部分，同时在芯轴124的侧壁上留下间隔件层128。蚀刻间隔件层126暴露芯轴124和层的位于芯轴124下面的部分(例如，硬掩模108)。图案化间隔件层126可以包括干蚀刻工艺，其以比芯轴124高的速率选择性蚀刻间隔件层126。用于蚀刻间隔件层126的示例性蚀刻剂可以包括氟反应气体，诸如CF4、NF3、HCl、HBr等。其它工艺气体可以与蚀刻剂结合使用，诸如氧(O2)、氮(N2)、氩(Ar)、它们的组合等。干蚀刻工艺可以是各向异性的并且蚀刻间隔件层126的暴露的、横向部分，同时在芯轴124上留下间隔件层126(间隔件128)的垂直部分。
在图7中，在芯轴124和间隔件126的侧壁上方并且沿芯轴124和间隔件126的侧壁形成掩模150。掩模150还可以在开口122中沿硬掩模108的顶面延伸。掩模150的材料选择为对随后形成在芯轴124和间隔件126上方的覆盖层具有高蚀刻选择性(见例如图8)。例如，掩模150可以包括氧化硅等，并且可以使用诸如ALD、CVD等的任何合适的工艺来沉积。
掩模150的沉积工艺可以是共形的，使得间隔件126的侧壁上的间隔件层126的厚度与芯轴124的顶面和开口122的底面上的间隔件层126的厚度基本相等(例如，在制造公差内)。在一些实施例中，沉积掩模150可以包括在ALD沉积室中流动第一含碳前体和氧(例如，O2、N2O、CO2等)。例如，第一含碳前体可以是双(二乙氨基)硅烷、SiH4、SiH2Cl2等，并且第一含碳前体可以是具有4:1的碳氮比率的化合物。例如，第一含碳前体和氧反应以在器件100的暴露表面上形成氧化硅单层。第一含碳前体和氧可以循环脉冲和吹扫，在每个脉冲和吹扫循环之间施加RF功率(例如，在约200W至800W的范围内)。RF功率可以改善每个原子单层的表面条件以促进随后ALD工艺期间的单层的生长。
在图8中，在掩模150上形成覆盖层152。覆盖层152可以是纯碳层或富碳复合层(例如，SiOCN层、SiOC层等)。例如，覆盖层152的碳浓度可以是至少30％，这有利地允许覆盖层152在随后处理步骤(例如，随后蚀刻步骤以选择性去除间隔件128和/或芯轴126)期间充分保护下面的间隔件128。已经观察到，与掩模150的材料相比，足够高的碳浓度改善了抗蚀刻性。例如，覆盖层152的使用稀释的氟化氢(dHF)的湿蚀刻速率可以比掩模150慢两倍或更多。
在一些实施例中，覆盖层152可以具有小于约2nm的厚度，诸如在约
Figure BDA0003206824100000091
至约
Figure BDA0003206824100000092
或约
Figure BDA0003206824100000093
至约
Figure BDA0003206824100000094
的范围内。已经观察到，通过在以上厚度范围内形成覆盖层152，可以实现优势。例如，形成厚度小于约
Figure BDA0003206824100000095
的覆盖层152可能在随后蚀刻步骤期间对下面的部件(例如，间隔件128)提供不足的保护，导致对下面的部件的损坏。此外，形成厚度大于约2nm的覆盖层152可能增加去除覆盖层152的难度，特别是在具有小临界尺寸的区域中，导致在随后处理步骤中剩余不期望的覆盖层残留。
在一些实施例中，覆盖层152与掩模150原位形成。例如，覆盖层152可以在与掩模150相同的工艺室中形成，而没有任何真空中断。在这样的实施例中，形成覆盖层152可以包括关闭氧流入工艺室中，同时在沉积室中流动第二含碳前体以沉积纯碳的单层或富碳复合材料的单层(例如，具有大于30％的碳浓度)。在一些实施例中，用于沉积覆盖层152的第二含碳前体可以与在沉积掩模150时流动的以上描述的第一含碳前体相同。例如，第二含碳前体可以是双(二乙氨基)硅烷、SiH4、SiH2Cl2等，并且第二含碳前体可以是具有4:1的碳氮比率的化合物。在其它实施例中，第二含碳前体可以是与用于沉积掩模150的第一含碳前体不同的化合物。此外，第二含碳前体可以具有比第一含碳前体的碳氮比率大的碳氮比率。此外，沉积覆盖层152可以可选地包括与第二含碳前体同时流动一种或多种额外的含碳前体(例如，四乙氧基硅烷(TEOS)、正硅酸甲酯等)。通过控制第二含碳前体的碳比率和/或流动一种或多种额外的含碳前体，覆盖层152的碳浓度可以调整至期望水平。在其它实施例中，不同的工艺可以用于形成覆盖层152，诸如异位、沉积工艺，其中覆盖层152在与掩模150不同的工艺室中形成。
在图9中，在区域100A、100B和100C中的覆盖层152上方沉积光刻胶154。例如，光刻胶154可以使用旋涂工艺来沉积。虽然光刻胶154示出为单层，但是在一些实施例中，光刻胶154可以具有类似于以上在图1中描述的三层光刻胶120的三层结构。
在图10中，图案化光刻胶154和覆盖层152以暴露区域100C中的掩模150。图案化光刻胶154可以使用光刻工艺来实施。例如，可以曝光并且显影光刻胶154以从区域100C去除光刻胶154，同时在区域100A和100B中留下光刻胶154。此外，在光刻胶154具有三层结构的实施例中，图案化光刻胶154还可以包括如以上关于图案化光刻胶120所描述的合适蚀刻工艺。在一些实施例中，从区域100C去除光刻胶154可以包括O2灰化工艺，其进一步从区域100C去除覆盖层152。光刻胶154的位于区域100A和100B中的剩余部分可以是覆盖层152的覆盖部分，从而使得覆盖层152也保留在区域100A和100B中。
在图11中，从区域100C选择性去除掩模150。图案化掩模150可以通过使用光刻胶154和覆盖层152作为掩模的湿蚀刻工艺来实施。湿蚀刻工艺可以使用dHF等作为蚀刻剂。因此，芯轴124和间隔件128在区域100C中暴露。在各个实施例中，覆盖层152在图案化掩模150的同时保护区域100A和100B中的间隔件128。例如，用于蚀刻掩模150的湿蚀刻剂(例如，dHF)倾向于穿透光刻胶154并且蚀刻区域100A和100B中的掩模150，导致对间隔件128的损坏(例如，材料损失)。如以上所描述，覆盖层152(例如，富碳材料)通过这种蚀刻剂(例如，dHF)耐蚀刻，并且覆盖层150在区域100A和100B中提供减少对间隔件128的损坏(例如，减少间隔件128中的材料损失)的额外的保护层。因此，可以改善图案化精度。此外，在随后处理步骤中，可以从区域100C去除间隔件128，并且由于图案化掩模150而对区域100C中的间隔件128的损坏不会导致图案化控制的减少。
在图12中，通过蚀刻从区域100A和100B去除光刻胶154和覆盖层152的剩余部分。去除光刻胶154和覆盖层152可以包括使用高温过氧化硫混合物(HTSPM)的清洁工艺，例如，其去除光刻胶154和覆盖层152。因此，掩模150在区域100A和100B中暴露。可选地，可以实施使用dHF的相对快速(例如，实施小于30s的持续时间)的清洁工艺以清洁掩模150的暴露表面而不损坏下面的间隔件128。清洁可以促进从掩模150的表面去除残留的光刻胶154。
在图13中，使用合适的蚀刻工艺从区域100C去除间隔件128，该合适的蚀刻工艺选择性去除间隔件128而不去除掩模150。在一些实施例中，可以使用H3PO4、臭氧等作为蚀刻剂从区域100C去除间隔件128。区域100A和100C中的间隔件128由掩模150掩蔽并且未被去除。
在图14中，通过蚀刻工艺从区域100A和100B去除掩模150。在一些实施例中，去除掩模150(例如，氧化物)可以使用以比下面的硬掩模层106(例如，氮化物层)低的速率蚀刻掩模150的蚀刻工艺。例如，去除掩模150的蚀刻工艺使用dHF等作为蚀刻剂。在其它实施例中可以使用其它蚀刻工艺。
在图15中，在区域100A、100B和100C中的间隔件138和芯轴124上方沉积光刻胶156。例如，光刻胶156可以使用旋涂工艺来沉积。虽然光刻胶156示出为单层，但是在一些实施例中，光刻胶156可以具有类似于以上在图1中描述的三层光刻胶120的三层结构。如图15中进一步所示，可以图案化光刻胶156以暴露区域100A中的间隔件128和芯轴124。图案化光刻胶156可以使用如以上(例如，关于图案化光刻胶120)所描述的合适的光刻和/或蚀刻工艺来实施。
在图16中，从区域100A去除芯轴124。使用蚀刻工艺去除芯轴124。因为芯轴124和间隔件128相对于相同的蚀刻工艺具有蚀刻选择性，所以可以去除芯轴124而不去除间隔件128。蚀刻芯轴124暴露下面的硬掩模108，其可以用作蚀刻停止层。在一些实施例中，蚀刻芯轴124可以减小间隔件128的高度而不去除间隔件128。去除芯轴124可以包括类似于用于图案化芯轴124的工艺的干蚀刻工艺，如以上在图4中所描述。随后，光刻胶156使用可接受的清洁和/或O2灰化工艺。所得结构在图17中示出。
在图18中，使用间隔件128和芯轴124作为蚀刻掩模来蚀刻硬掩模108。具体地，在区域100A中使用间隔件128作为掩模来图案化硬掩模108；在区域100B中使用间隔件128和芯轴124的组合作为掩模来图案化硬掩模108；并且在区域100C中使用芯轴124作为掩模来图案化硬掩模108。因此，通过使用间隔件128和/或芯轴124的不同组合，硬掩模108可以图案化为在区域100A、100B和100C的每个中具有不同的间隔和部件尺寸。
在一些实施例中，蚀刻硬掩模108包括各向异性干蚀刻和/或湿蚀刻。例如，硬掩模108可以通过干蚀刻(例如，使用CF4、NF3、HCl、HBr等)、用于副产物去除的随后的湿蚀刻(例如，使用稀释的氟化氢(DHF)、过氧化硫混合物(SPM)等)和用于颗粒清洁的清洁工艺(例如，标准清洁1(SC-1)等)来图案化。蚀刻硬掩模108可以消耗间隔件128。
随后，在图19中，硬掩模108用作蚀刻掩模以图案化目标层104中的开口140，其可以限定鳍142。蚀刻目标层104可以包括各向异性干蚀刻工艺和/或湿蚀刻工艺。目标层104的剩余部分可以具有与图17的间隔件128和芯轴124相同的图案。因为间隔件128和芯轴124的不同组合用作掩模，所以可以在区域100A、100B和100C的每个中的目标层104中实现鳍142的不同尺寸和间隔。
额外的工艺步骤可以施加至结构100以形成鳍式场效应晶体管(FinFET)器件。图20在立体图中示出了finFET器件。在各个实施例中，可以在鳍142周围沉积隔离区域，并且然后可以使隔离区域凹进以暴露鳍142的上部。可以在鳍142的上部中图案化开口，并且可以在开口中生长外延源极/漏极区域。此外，可以在鳍142的上部的侧壁上方并且沿鳍142的上部的侧壁形成栅极结构。FinFET包括鳍142，其可以根据以上在图1至图19中描述的工艺来图案化。鳍142在相邻隔离区域56之上并且从相邻隔离区域56之间突出。栅极介电层92沿鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极94位于栅极介电层92上方。源极/漏极区域82设置在鳍52的相对于栅极介电层92和栅电极94的相对侧中。
以上实施例中的目标层104是材料的单层。在其它实施例中，目标层104可在不同区域100A、100B或100C中具有多层结构或单层/多层结构的组合。
例如，图21和图22示出了目标层104具有交替半导体层104A和104B的多层结构的实施例。半导体层104A可以包括第一半导体材料，并且半导体层104B可以包括与第一半导体材料相比可以选择性蚀刻的第二半导体材料。例如，半导体层104A可以包括硅而半导体层104B可以包括硅锗。随后可以去除半导体层104B并且可以图案化半导体层104A以形成纳米结构晶体管器件的沟道区域。在一些实施例中，纳米结构晶体管可以是纳米线晶体管、纳米片晶体管、全环栅晶体管等。
图21示出了类似于图1的器件100的初始器件200，其中相同参考标号表示使用相同工艺形成的相同元件。图22示出了在使用与以上关于图1至图19描述的类似的工艺图案化目标层104以限定鳍142之后的器件200。例如，间隔件和/或芯轴的不同组合用于在器件200的不同区域100A、100B和100C中限定不同尺寸和间隔的鳍142。碳层或富碳层可以用作覆盖层以保护区域100A和100B中的间隔件，同时从区域100C选择性去除间隔件。因此，可以实现鳍142的改善的图案化控制。
额外的工艺步骤可以施加至器件200以形成纳米结构晶体管器件。例如，可以在鳍周围沉积隔离区域，并且然后可以使隔离区域凹进以暴露鳍的上部。可以在鳍的上部中图案化开口，并且可以在开口中生长外延源极/漏极区域。此外，可以去除半导体层104A，并且可以图案化半导体层104B以限定沟道区域。可以在沟道区域周围形成栅极结构。
图23示出了根据一些实施例的三维视图中的纳米结构晶体管的实例。纳米结构晶体管包括位于衬底50(例如，半导体衬底)上的鳍上方的纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55用作纳米结构晶体管的沟道区域。纳米结构55可以通过图案化半导体层104A来形成。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域68设置在相邻鳍66之间，鳍66可以在相邻隔离区域68之上并且从相邻隔离区域68之间突出。虽然隔离区域68描述/示出为与衬底50分隔开，但是如本文所使用，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区域的组合。此外，虽然鳍66的底部示出为与衬底50是单一、连续的材料，但是鳍66的底部和/或衬底50可以包括单一材料或多种材料。在这种背景下，鳍66指的是在相邻隔离区域68之间延伸的部分。
图24和图25示出了目标层104包括嵌入在半导体衬底104C中的多层结构(例如，半导体层104A/104B)的可选实施例。多层结构可以设置在区域100B中，并且多层结构可以不延伸至区域100A或100C中。半导体衬底104C可以包括掺杂或未掺杂的硅，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底104可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。图24和图25的目标层104可以例如通过使用光刻和蚀刻的组合在区域100B中的半导体衬底104C中图案化凹槽来形成。下一步，可以在半导体衬底104C的凹槽中交替生长半导体层104A和104B。半导体层104A和104B可以类似于以上关于图21和图22描述的那些。
图24示出了类似于图1的器件100的初始器件300，其中相同参考标号表示使用相同工艺形成的相同元件。图25示出了在使用与以上关于图1至图19描述的类似的工艺图案化目标层104以限定鳍142之后的器件300。例如，间隔件和/或芯轴的不同组合用于在器件300的不同区域100A、100B和100C中限定不同尺寸和间隔的鳍142。碳层或富碳层可以用作覆盖层以保护区域100A和100B中的间隔件，同时从区域100C选择性去除间隔件。鳍142可以在区域100A和100C中具有单片组成，而鳍142在区域100B中具有多层结构(例如，包括半导体层104A和104B)。如以上所描述的额外的工艺步骤可以施加至器件300以在区域100B中形成纳米结构晶体管器件并且在区域100A和100C中形成finFET晶体管。
目标层104可以在区域100A、100B或100C中的任一个中包括多层结构。例如，图26和图27示出了器件400，其中目标层104包括嵌入在半导体衬底104C中的多层结构(例如，半导体层104A/104B)。多层结构可以设置在区域100B和100C中，并且多层结构可以不延伸至区域100A中。
图26示出了类似于图24和图25的器件300的初始器件400，其中相同参考标号表示使用相同工艺形成的相同元件。图27示出了在使用与以上关于图1至图19描述的类似的工艺图案化目标层104以限定鳍142之后的器件400。例如，间隔件和/或芯轴的不同组合用于在器件400的不同区域100A、100B和100C中限定不同尺寸和间隔的鳍142。碳层或富碳层可以用作覆盖层以保护区域100A和100B中的间隔件，同时从区域100C选择性去除间隔件。鳍142可以在区域100A和100C中具有单片组成，而鳍142在区域100B中具有多层结构(例如，包括半导体层104A和104B)。如以上所描述的额外的工艺步骤可以施加至器件400以在区域100B和100C中形成纳米结构晶体管器件并且在区域100A中形成finFET晶体管。
各个实施例提供了双重图案化方法，其中在芯轴的侧壁上形成间隔件。可以从目标层上方的不同区域选择性去除芯轴和间隔件，这取决于目标层的不同区域中期望的所得部件尺寸。为了实现选择性去除，可以在芯轴和间隔件上方沉积一个或多个掩模。在各个实施例中，可以在间隔件上方(例如，在不同掩模之间)沉积富碳层以减少由于芯轴和/或间隔件的选择性去除而导致的蚀刻损坏(例如，间隔件材料损失)。因此，可以图案化正确尺寸的芯轴和间隔件，并且可以改善图案化目标层时的临界尺寸控制。
在一些实施例中，方法包括：在目标层的第一区域和目标层的第二区域上方沉积第一掩模；在第一掩模上方形成多个芯轴；在多个芯轴的侧壁上形成多个间隔件；在多个芯轴和多个间隔件上方沉积第二掩模；在第二掩模上方形成覆盖层，其中，覆盖层包括碳；以及图案化第二掩模和覆盖层以暴露多个芯轴中的第一芯轴和多个间隔件中的第一间隔件，第一芯轴和第一间隔件与目标层的第一区域重叠。在一些实施例中，方法还包括：去除第一间隔件；在去除第一间隔件之后，去除覆盖层的剩余部分和第二掩模的剩余部分；在去除覆盖层的剩余部分和第二掩模的剩余部分之后，图案化第一掩模，其中，图案化第一掩模包括将第一芯轴的图案转移至第一掩模；以及将第一掩模的图案转移至目标层。在一些实施例中，图案化第一掩模包括将第二间隔件的图案转移至第一掩模，其中，第二间隔件由多个间隔件组成，并且其中，第二间隔件与目标层的第二区域重叠。在一些实施例中，图案化第一掩模包括将第二芯轴的图案转移至第一掩模，其中，第二芯轴设置在第二间隔件之间。在一些实施例中，覆盖层具有至少30％的碳浓度。在一些实施例中，形成覆盖层包括在与沉积第二掩模相同的工艺室中形成覆盖层。在一些实施例中，其中，沉积第二掩模包括在多个间隔件和多个芯轴上方流动第一含碳前体和氧，其中，形成覆盖层包括在第二掩模上方流动第二含碳前体而不流动氧。在一些实施例中，第二含碳前体是与第一含碳前体相同的化合物。在一些实施例中，第二含碳前体是与第一含碳前体不同的化合物。
在一些实施例中，方法包括：在目标层上方沉积第一硬掩模；在第一硬掩模上方形成第一芯轴和第二芯轴；在第一芯轴的侧壁上形成第一间隔件，并且在第二芯轴的侧壁上形成第二间隔件；在第一芯轴、第二芯轴、第一间隔件和第二间隔件上方沉积氧化物层；在氧化物层上方形成含碳覆盖层；图案化含碳覆盖层以暴露氧化物层；图案化氧化物层以暴露第二芯轴和第二间隔件，同时用含碳覆盖层掩蔽第一间隔件和第一芯轴；去除第二间隔件；在去除第二间隔件之后，去除含碳覆盖层和氧化物层的剩余部分。将第一间隔件、第一芯轴和第二芯轴的图案转移至第一硬掩模；以及使用第一硬掩模作为掩模图案化目标层。在一些实施例中，方法还包括：在含碳覆盖层上方形成光刻胶；以及图案化光刻胶，其中，图案化光刻胶包括灰化工艺，并且其中，图案化含碳覆盖层包括使用灰化工艺以去除含碳覆盖层的与第二间隔件和第二芯轴重叠的部分。在一些实施例中，图案化氧化物层包括稀释氟化氢(dHF)湿蚀刻工艺。在一些实施例中，含碳覆盖层具有至少30％的碳浓度。在一些实施例中，形成含碳覆盖层包括在与沉积氧化物层相同的原子层沉积(ALD)室中形成含碳覆盖层。在一些实施例中，含碳覆盖层具有在
Figure BDA0003206824100000171
至
Figure BDA0003206824100000172
的范围内的厚度。在一些实施例中，沉积氧化物层包括流动第一含碳前体，其中，形成含碳覆盖层包括流动第二含碳前体，并且其中，第一含碳前体和第二含碳前体相同。在一些实施例中，沉积氧化物层包括流动第一含碳前体，其中，形成含碳覆盖层包括流动第二含碳前体，并且其中，第二含碳前体具有比第一含碳前体高的碳氮比率。
在一些实施例中，方法包括：在目标层上方沉积第一掩模；在第一掩模上方形成第一芯轴和第二芯轴；在第一芯轴上形成第一间隔件，并且在第二芯轴上形成第二间隔件；选择性去除第二间隔件，同时掩蔽第一间隔件，其中，掩蔽第一间隔件包括用第二掩模和第二掩模上方的覆盖层覆盖第一间隔件，并且其中，覆盖层具有至少30％的碳；图案化第一掩模，其中，图案化第一掩模包括用第二芯轴、第一芯轴和第一间隔件掩蔽第一掩模；以及将第一掩模的图案转移至目标层。在一些实施例中，目标层包括多层结构。在一些实施例中，方法还包括：形成第三芯轴；在第三芯轴上形成第三间隔件；以及在选择性去除第二间隔件之后，选择性去除第三芯轴，同时掩蔽第一芯轴、第一间隔件和第二芯轴，其中，图案化第一掩模还包括用第三间隔件掩蔽第一掩模。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在目标层的第一区域和所述目标层的第二区域上方沉积第一掩模；
在所述第一掩模上方形成多个芯轴；
在所述多个芯轴的侧壁上形成多个间隔件；
在所述多个芯轴和所述多个间隔件上方沉积第二掩模；
在所述第二掩模上方形成覆盖层，其中，所述覆盖层包括碳；以及
图案化所述第二掩模和所述覆盖层以暴露所述多个芯轴中的第一芯轴和所述多个间隔件中的第一间隔件，所述第一芯轴和所述第一间隔件与所述目标层的所述第一区域重叠。
2.根据权利要求1所述的方法，还包括：
去除所述第一间隔件；
在去除所述第一间隔件之后，去除所述覆盖层的剩余部分和所述第二掩模的剩余部分；
在去除所述覆盖层的剩余部分和所述第二掩模的剩余部分之后，图案化所述第一掩模，其中，图案化所述第一掩模包括将所述第一芯轴的图案转移至所述第一掩模；以及
将所述第一掩模的图案转移至所述目标层。
3.根据权利要求2所述的方法，其中，图案化所述第一掩模包括将第二间隔件的图案转移至所述第一掩模，其中，所述第二间隔件由所述多个间隔件组成，并且其中，所述第二间隔件与所述目标层的第二区域重叠。
4.根据权利要求3所述的方法，其中，图案化所述第一掩模包括将第二芯轴的图案转移至所述第一掩模，其中，所述第二芯轴设置在所述第二间隔件之间。
5.根据权利要求1所述的方法，其中，所述覆盖层具有至少30％的碳浓度。
6.根据权利要求1所述的方法，其中，形成所述覆盖层包括在与沉积所述第二掩模相同的工艺室中形成所述覆盖层。
7.根据权利要求6所述的方法，其中，沉积所述第二掩模包括在所述多个间隔件和所述多个芯轴上方流动第一含碳前体和氧，其中，形成所述覆盖层包括在所述第二掩模上方流动第二含碳前体而不流动氧。
8.根据权利要求7所述的方法，其中，所述第二含碳前体是与所述第一含碳前体相同的化合物。
9.一种形成半导体器件的方法，包括：
在目标层上方沉积第一硬掩模；
在所述第一硬掩模上方形成第一芯轴和第二芯轴；
在所述第一芯轴的侧壁上形成第一间隔件，并且在所述第二芯轴的侧壁上形成第二间隔件；
在所述第一芯轴、所述第二芯轴、所述第一间隔件和所述第二间隔件上方沉积氧化物层；
在所述氧化物层上方形成含碳覆盖层；
图案化所述含碳覆盖层以暴露所述氧化物层；
图案化所述氧化物层以暴露所述第二芯轴和所述第二间隔件，同时用所述含碳覆盖层掩蔽所述第一间隔件和所述第一芯轴；
去除所述第二间隔件；
在去除所述第二间隔件之后，去除所述含碳覆盖层和所述氧化物层的剩余部分；
将所述第一间隔件、所述第一芯轴和所述第二芯轴的图案转移至所述第一硬掩模；以及
使用所述第一硬掩模作为掩模图案化所述目标层。
10.一种形成半导体器件的方法，包括：
在目标层上方沉积第一掩模；
在所述第一掩模上方形成第一芯轴和第二芯轴；
在所述第一芯轴上形成第一间隔件，并且在所述第二芯轴上形成第二间隔件；
选择性去除所述第二间隔件，同时掩蔽所述第一间隔件，其中，掩蔽所述第一间隔件包括用第二掩模和所述第二掩模上方的覆盖层覆盖所述第一间隔件，并且其中，所述覆盖层具有至少30％的碳；
图案化所述第一掩模，其中，图案化所述第一掩模包括用所述第二芯轴、所述第一芯轴和所述第一间隔件掩蔽所述第一掩模；以及
将所述第一掩模的图案转移至所述目标层。
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