CN114946034A - 含发射极-基极和基极-集电极超晶格的双极结型晶体管及相关方法 - Google Patents
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Abstract
一种双极结型晶体管(BJT)可以包括在其中限定集电极区的基板。第一超晶格可以在基板上，其包括多个堆叠的第一层的组，每个第一层的组包括限定第一基础半导体部分的第一多个堆叠的基础半导体单层，以及被约束在相邻的第一基础半导体部分的晶格内的至少一个第一非半导体单层。此外，基极可以在第一超晶格上，并且第二超晶格可以在基极上，该第二超晶格包括第二多个堆叠的第二层的组，其中每个第二层的组包括限定第二基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻的第二基础半导体部分的晶格内的至少一个第二非半导体单层。发射极可以在第二超晶格上。还提供了相关联的方法。
Description
技术领域
本公开一般而言涉及半导体器件，并且更具体地，涉及双极结型晶体管(BJT)及相关方法。
背景技术
已经提出了增强半导体器件的性能的结构和技术，诸如通过增强电荷载流子的迁移率。例如，授予Currie等人的美国专利申请No.2003/0057416公开了硅、硅锗和松弛硅的应变材料层，并且还包括无杂质的区(否则杂质会造成性能降级)。在上部硅层中产生的双轴应变更改了载流子迁移率，从而实现了更高速度和/或更低功率的器件。授予Fitzgerald等人的已公开美国专利申请No.2003/0034529公开了也基于类似的应变硅技术的CMOS反相器。
授予Takagi的美国专利No.6,472,685B2公开了一种半导体器件，其包括硅和夹在硅层之间的碳层，使得第二硅层的导带和价带接受拉伸应变。有效质量较小并且已经由施加到栅电极的电场感应出的电子被限制在第二硅层中，因此，断言n沟道MOSFET具有更高的迁移率。
授予Ishibashi等人的美国专利No.4,937,204公开了一种超晶格，其中交替地且外延生长其中少于八个单层并且包含分数或二元或二元化合物半导体层的多个层。主电流流动的方向垂直于超晶格的层。
授予Wang等人的美国专利No.5,357,119公开了通过减少超晶格中的合金散射而获得的具有更高迁移率的Si-Ge短周期超晶格。沿着这些思路，授予Candelaria的美国专利No.5,683,934公开了一种增强迁移率的MOSFET，该MOSFET包括沟道层，该沟道层包括以将沟道层置于拉伸应变下的百分比交替存在于硅晶格中的硅合金和第二材料。
授予Tsu的美国专利No.5,216,262公开了一种量子阱结构，其包括两个势垒区域和夹在势垒之间的外延生长的薄半导体层。每个势垒区域由交替的SiO2/Si层组成，其厚度一般在二到六个单层的范围内。在势垒层之间夹有厚得多的硅部分。
同样是Tsu于2000年9月6日在Applied Physics and Materials Science&Processing第391-402页在线发表的标题为“Phenomena in siliconnanostructuredevices”的文章公开了硅和氧的半导体原子超晶格(SAS)。Si/O超晶格被公开为在硅量子和发光器件中有用。特别地，构造并测试了绿色电致发光二极管结构。二极管结构中的电流流动是垂直的，即，垂直于SAS的层。所公开的SAS可以包括被诸如氧原子和CO分子之类的吸附物质隔开的半导体层。超出被吸附的氧单层的硅生长被描述为具有相当低缺陷密度的外延生长。一种SAS结构包括1.1nm厚的硅部分，该部分大约为八个原子硅层，而另一种结构的硅厚度是该硅厚度的两倍。发表在Physical Review Letters第89卷第7期(2002年8月12日)上的Luo等人的标题为“Chemical Design of Direct-Gap Light-Emitting Silicon”的文章进一步讨论了Tsu的发光SAS结构。
授予Wang等人的美国专利No.7,105,895公开了由薄硅和氧、碳、氮、磷、锑、砷或氢形成的势垒层构造块，由此超过四个数量级进一步减少了垂直流过晶格的电流。绝缘层/势垒层允许在绝缘层旁边沉积低缺陷外延硅。
授予Mears等人的公开的英国专利申请2,347,520公开了非周期性光子带隙(APBG)结构的原理可以适用于电子带隙工程。特别地，该申请公开了可以调整材料参数(例如，能带最小值的位置、有效质量等)，以产生具有期望带结构特点的新型非周期性材料。还公开了其它参数(诸如电导率、热导率和介电常数或磁导率)也可能被设计进该材料中。
此外，授予Wang等人的美国专利No.6,376,337公开了用于生产半导体器件的绝缘或势垒层的方法，该方法包括在硅基板上沉积硅层和至少一种附加元素，由此沉积层基本上没有缺陷，使得可以在沉积层上沉积基本上没有缺陷的外延硅。可替代地，一种或多种元素(优选地包括氧)的单层被吸收在硅基板上。夹在外延硅之间的多个绝缘层形成势垒复合物。
尽管存在此类方法，但是可能期望进一步的增强以使用先进的半导体材料和处理技术来提高半导体器件的性能。
发明内容
一种双极结型晶体管(BJT)可以包括在其中限定集电极区的基板。第一超晶格可以在基板上，其包括多个堆叠的第一层的组，每个第一层的组包括：限定第一基础半导体部分的第一多个堆叠的基础半导体单层，以及被约束在相邻的第一基础半导体部分的晶格内的至少一个第一非半导体单层。此外，基极可以在第一超晶格上，并且第二超晶格可以在基极上，该第二超晶格包括第二多个堆叠的第二层的组，其中每个第二层的组包括：限定第二基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻的第二基础半导体部分的晶格内的至少一个第二非半导体单层。发射极可以在第二超晶格上。
在示例性构造中，基板可以还限定集电极区下方的副集电极区，并且BJT可以还包括在副集电极区和集电极区之间的基板中的第三超晶格。更特别地，第三超晶格可以包括第三多个堆叠的第三层的组，其中每个第三层的组包括：限定第三基础半导体部分的第三多个堆叠的基础半导体单层，以及被约束在相邻的第三基础半导体部分的晶格内的至少一个第三非半导体单层。
BJT还可以包括在发射极的上表面上的发射极触件，以及在基极的至少一部分上的基极触件。BJT也可以包括基板中的间隔开的隔离区。发射极和集电极可以具有第一导电类型，并且基极可以具有与第一导电类型不同的第二导电类型。
在一个示例实施例中，第一和第二超晶格的各自基础半导体单层可以包括硅单层。根据另一示例，第一和第二超晶格的各自基础半导体单层可以包括锗。同样作为示例，第一和第二超晶格的各自所述至少一个非半导体单层可以包括氧、氮、氟、碳和碳-氧中的至少一种。
一种用于制造双极结型晶体管(BJT)的方法，可以包括在基板上形成第一超晶格，所述基板在其中限定集电极区。第一超晶格可以包括多个堆叠的第一层的组，每个第一层的组包括：限定第一基础半导体部分的第一多个堆叠的基础半导体单层，以及被约束在相邻的第一基础半导体部分的晶格内的至少一个第一非半导体单层。该方法还可以包括在第一超晶格上形成基极，以及在基极上形成第二超晶格，该第二超晶格包括第二多个堆叠的第二层的组，其中每个第二层的组包括：限定第二基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻的第二基础半导体部分的晶格内的至少一个第二非半导体单层。该方法还可以包括在第二超晶格上形成发射极。
在示例实施例中，基板还可以在集电极区下面限定副集电极区，并且该方法还可以包括在副集电极区和集电极区之间的基板中形成第三超晶格。更特别地，第三超晶格可以包括第三多个堆叠的第三层的组，每个第三层的组包括：限定第三基础半导体部分的第三多个堆叠的基础半导体单层，以及被约束在相邻的第三基础半导体部分的晶格内的至少一个第三非半导体单层。
该方法还可以包括在发射极的上表面上形成发射极触件，以及在基极的至少一部分上形成基极触件。该方法还可以包括在基板中形成间隔开的隔离区。此外，发射极和集电极可以具有第一导电类型，并且基极可以具有不同于第一导电类型的第二导电类型。
在一个示例实施例中，第一和第二超晶格的各自基础半导体单层可以包括硅单层。根据另一示例，第一和第二超晶格的各自基础半导体单层可以包括锗。同样作为示例，第一和第二超晶格的各自所述至少一个非半导体单层可以包括氧、氮、氟、碳和碳-氧中的至少一种。
附图说明
图1是用在根据示例实施例的半导体器件中的超晶格的非常放大的示意性横截面图。
图2是图1中所示的超晶格的一部分的透视原子示意图。
图3是根据示例实施例的超晶格的另一个实施例的非常放大的示意性横截面图。
图4A是对于现有技术中的块状硅以及对于如图1-图2中所示的4/1Si/O超晶格，都从伽玛点(G)计算得到的能带结构的曲线图。
图4B是对于现有技术中的块状硅以及对于如图1-图2中所示的4/1Si/O超晶格，都从Z点计算得到的能带结构的曲线图。
图4C是对于现有技术中的块状硅以及对于如图3中所示的5/1/3/1Si/O超晶格，都从伽玛和Z点计算得到的能带结构的曲线图。
图5是根据示例实施例的包括如参考图1-图4C所描述的分隔基极/集电极和发射极/基极的超晶格的双极结晶体管(BJT)的示意性截面图。
图6是根据示例配置的图5的BJT的模拟掺杂分布的曲线图。
图7是根据示例性实施方式的图5的BJT的模拟掺杂剂浓度相对于深度的曲线图。
图8是根据示例性实施例的图5的BJT的可替换实施例的示意性框图。
图9是根据示例性实施例的图5的BJT的另一可替换实施例的示意性框图。
图10是示出用于制造诸如图7-图9所示的半导体器件的方法的流程图。
图11和图12是根据示例性实施例的BJT的其他替代性实施例的示意性框图。
具体实施方式
现在将在下文中参考附图更全面地描述示例实施例，在附图中示出了示例实施例。但是，实施例可以以许多不同的形式来实现，并且不应该被解释为限于本文阐述的具体示例。而是，提供这些实施例以使得本公开将是透彻和完整的。贯穿全文，相似的数字指示相似的元件，并且在不同的实施例中使用撇号和多个撇号指示相似的元件。
一般而言，本公开涉及其中具有增强的半导体超晶格以提供掺杂剂阻挡和性能增强特性的双极结晶体管(BJT)。在本公开中，增强半导体超晶格也可以称为“MST”层或“MST技术”。
更特别地，MST技术涉及先进的半导体材料，诸如以下进一步描述的超晶格25。申请人理论上不希望受限于此，认为本文所述的某些超晶格降低了电荷载流子的有效质量，并且这导致更高的电荷载流子迁移率。有效质量在文献中有各种定义。作为改善有效质量的措施，申请人使用“电导率倒数有效质量张量”，并且针对电子和空穴的
和
分别对于电子定义为：
并且对于空穴定义为：
其中f是费米-狄拉克(Fermi-Dirac)分布，EF是费米能量，T是温度，E(k,n)是处于在与波向量k和第n个能带对应的状态的电子的能量，索引i和j是指笛卡尔坐标x、y和z，积分在布里渊(Brillouin)区(B.Z.)上获取，并且总和在能量分别高于和低于费米能量的电子和空穴的能带上获取。
申请人对电导率倒数有效质量张量的定义使得，对于电导率倒数有效质量张量的对应分量的越大值，材料的电导率的张量分量越大。希望不限于此，申请人再次在理论上认为本文所述的超晶格设置电导率倒数有效质量张量的值，以增强材料的导电特性，诸如典型地对于电荷载流子运输的优选方向。适当张量元素的倒逆被称为电导率有效质量。换句话说，为了表征半导体材料结构，如上所述并在预期的载流子运输方向上计算的电子/空穴的电导率有效质量被用于区分改进的材料。
申请人已经识别出用在半导体器件中的改进的材料或结构。更具体而言，申请人已经识别出具有能带结构的材料或结构，对于这些材料或结构，用于电子和/或空穴的适当电导率有效质量基本上小于针对硅的相应值。除了这些结构的增强的迁移率特点外，它们还可以以提供有利于在各种不同类型的器件中使用的压电、热电和/或铁电特性的方式被形成或使用，如将在下面进一步讨论的。
现在参考图1和图2，材料或结构为超晶格25的形式，其结构被控制在原子或分子水平，并且可以使用原子或分子层沉积的已知技术来形成。超晶格25包括以堆叠关系布置的多个层组45a-45n，如通过具体参考图1的示意性横截面图可能最好地理解的。
超晶格25的每个层组45a-45n说明性地包括多个堆叠的基础半导体单层46(其限定相应的基础半导体部分46a-46n)和其上的能带改性层50。为了说明清楚，在图1中用点划线指示能带改性层50。
能带改性层50说明性地包括一个非半导体单层，该非半导体单层被约束在相邻的基础半导体部分的晶格内。“约束在相邻的基础半导体部分的晶格内”是指来自相对的基础半导体部分46a-46n的至少一些半导体原子通过其间的非半导体单层50化学键合在一起，如图2中所看到的。一般而言，通过控制通过原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的数量，使得并非所有(即，小于全部或100％覆盖率)可用半导体键合位点上都填充有到非半导体原子的键，使得这种构造成为可能，如下面将进一步讨论的。因此，当半导体材料的另外的单层46沉积在非半导体单层50上或上方时，新沉积的半导体原子将填充在非半导体单层下方的半导体原子的剩余的空键合位点。
在其它实施例中，有可能可以多于一个这样的非半导体单层。应该注意的是，本文中对非半导体或半导体单层的引用是指，如果用于该单层的材料以块状形成，那么它将是非半导体或半导体。即，如本领域技术人员将认识到的，材料(诸如硅)的单个单层不一定表现出与如果以块状或以相对厚的层形成时相同的特性。
希望不限于此，申请人在理论上认为能带改性层50和相邻的基础半导体部分46a-46n使得超晶格25对于在平行层方向上的电荷载流子具有比其它方式将存在的电荷载流子更低的适当电导率有效质量。以另一种方式考虑，这个平行方向与堆叠方向正交。能带改性层50还可以使得超晶格25具有共同的能带结构，同时还有利地用作在超晶格的垂直上方和下方的层或区域之间的绝缘体。
而且，这种超晶格结构还可以有利地充当在超晶格25的垂直上方和下方的层之间的掺杂剂和/或材料扩散的屏障。这些特性因此可以有利地允许超晶格25提供用于高K电介质的界面，该界面不仅减少高K材料向沟道区域中的扩散，而且还可以有利地减少不期望的散射效应并改善器件迁移率，如本领域技术人员将认识到的。
理论上还认为包括超晶格25的半导体器件可以基于比其它情况下将存在的更低的电导率有效质量而享有更高的电荷载流子迁移率。在一些实施例中，并且作为由本发明实现的能带设计的结果，超晶格25还可以具有基本上直接的能带隙，这对于例如光电子器件可以是特别有利的。
超晶格25还说明性地包括在上层组45n上的盖层52。盖层52可以包括多个基础半导体单层46。盖层52可以具有基础半导体的2至100个单层，并且更优选地10至50个单层。
每个基础半导体部分46a-46n可以包括选自IV族半导体、III-V族半导体和II-VI族半导体中的基础半导体。当然，如本领域技术人员将认识到的，术语“IV族半导体”还包括IV-IV族半导体。更特别地，例如，基础半导体可以包括硅和锗中的至少一种。
每个能带改性层50可以包括例如选自氧、氮、氟、碳和碳-氧中的非半导体。还期望通过沉积下一层来使非半导体热稳定，由此促进制造。在其它实施例中，非半导体可以是与给定的半导体处理兼容的另一种无机或有机元素或化合物，如本领域技术人员将认识到的。更特别地，例如，基础半导体可以包括硅和锗中的至少一种。
应该注意的是，术语单层意味着包括单个原子层以及单个分子层。还应该注意的是，由单个单层提供的能带改性层50还意味着包括其中并非所有可能的位点都被占据的单层(即，小于全部或100％的覆盖率)。例如，特别参考图2的原子图，图示了4/1重复结构，其中硅作为基础半导体材料，而氧作为能带改性材料。在所示的示例中，仅一半用于氧的可能位点被占用。
在其它实施例中和/或对于不同的材料，如本领域技术人员将认识到的那样，这种一半的占用将不一定是这种情况。实际上，即使在这个示意图中也可以看出给定单层中氧的各个原子没有沿着平坦的平面精确对准，这也是原子沉积领域的技术人员将认识到的。举例来说，优选的占用范围是可能的氧位点充满的大约八分之一至二分之一，但是在某些实施例中可以使用其它数量。
硅和氧目前广泛用在常规半导体处理中，因此，制造商将能够容易地使用本文中所述的这些材料。原子或单层沉积现在也被广泛使用。因而，如本领域技术人员将认识到的，结合根据本发明的超晶格25的半导体器件可以容易地被采用和实现。
希望不限于此，申请人在理论上认为，例如，对于超晶格(诸如Si/O超晶格)，硅单层的数量应该期望地为七个或更少，以便超晶格的能带始终是共同的或相对均匀的，以实现期望的优点。对于Si/O，图1和图2中所示的4/1重复结构已被建模为指示电子和空穴在X方向上增强的迁移率。例如，计算得出的电导率有效质量针对于电子(针对块状硅的各向同性)为0.26，并且对于X方向上的4/1SiO超晶格为0.12，导致比率为0.46。类似地，对于块状硅，对于空穴的计算得出的值为0.36，对于4/1Si/O超晶格得出的值为0.16，导致比率为0.44。
虽然在某些半导体器件中可能期望这种方向上优先的特征，但是其它器件可以从平行于层组的任何方向上的迁移率的更均匀增加中受益。如本领域技术人员将认识到的，对于电子和空穴两者或仅这些类型的电荷载流子之一具有增加的迁移率也可以是有益的。
超晶格25的4/1Si/O实施例的较低电导率有效质量可以小于以其它方式将发生的电导率有效质量的三分之二，并且这适用于电子和空穴两者。当然，也如本领域技术人员将认识到的，超晶格25还可以在其中包括至少一种类型的电导率掺杂剂。
实际上，现在附加地参考图3，现在描述具有不同特性的根据本发明的超晶格25'的另一个实施例。在这个实施例中，示出了3/1/5/1的重复图案。更特别地，最低的基础半导体部分46a'具有三个单层，并且第二最低的基础半导体部分46b'具有五个单层。这种图案在整个超晶格25'上重复。能带改性层50'可以各自包括单个单层。对于包括Si/O的这种超晶格25'，电荷载流子迁移率的增强与层在平面中的取向无关。图3中未具体提及的那些其它元件与以上参考图1讨论的那些元件相似，并且在此无需进一步讨论。
在一些器件实施例中，超晶格的所有基础半导体部分都可以是相同数量的单层那么厚。在其它实施例中，基础半导体部分中的至少一些可以是不同数量的单层那么厚。在其它实施例中，所有的基础半导体部分可以是不同数量的单层那么厚。
在图4A-图4C中，呈现了使用密度泛函理论(DFT)计算的能带结构。在本领域中众所周知，DFT低估了带隙的绝对值。因此，可以通过适当的“剪刀校正”来移位间隙上方的所有能带。但是，已经知道能带的形状可靠得多。垂直能量轴应该以这个角度来解释。
图4A示出了对于块状硅(由连续线表示)和对于图1中所示的4/1Si/O超晶格25(由点线表示)两者从伽玛点(G)计算出的能带结构。这些方向涉及4/1Si/O结构的单元晶胞，而不是Si的常规单元晶胞，但是图中的(001)方向确实与Si的常规单元晶胞的(001)方向对应，因此示出了Si导带最小值的预期位置。图中的(100)和(010)方向与常规Si单元晶胞的(110)和(-110)方向对应。本领域技术人员将认识到的是，图上Si的能带被折叠，以针对4/1Si/O结构在适当的倒易晶格方向上表示它们。
可以看出，与块状硅(Si)相比，用于4/1Si/O结构的导带最小值位于伽玛点处，而价带最小值出现在(001)方向上布里渊区的边缘处，我们称之为Z点。还可以注意到的是，由于由附加氧层引入的扰动引起的能带分裂，与针对Si的导带最小值的曲率相比，针对4/1Si/O结构的导带最小值具有更大的曲率。
图4B示出了对于块状硅(连续线)和4/1Si/O超晶格25(点线)两者从Z点计算出的能带结构。这个图图示了价带在(100)方向上的增强曲率。
图4C示出了对于块状硅(连续线)以及对于图3的超晶格25'的5/1/3/1Si/O结构(点线)，都从伽玛和Z点两者计算得到的能带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算出的能带结构是等效的。因此，电导率有效质量和迁移率预期在平行于层(即，垂直于(001)堆叠方向)的平面上是各向同性的。注意的是，在5/1/3/1Si/O示例中，导带最小值和价带最大值均在Z点处或其附近。
虽然曲率增加指示有效质量减小，但是可以经由电导率倒数有效质量张量计算来进行适当的比较和判别。这导致申请人进一步在理论上认为5/1/3/1超晶格25'应当基本上是直接带隙。如本领域技术人员将理解的，用于光学跃迁的适当矩阵元素是直接带隙行为与间接带隙行为之间的区别的另一个指标。
现在参考图5，上述超晶格结构可以有利地用于在双极结晶体管(BJT)(例如具有多晶硅/晶体硅发射极和用于NPN和PNP双极器件的硅/SiGe基极的硅BJT)中提供掺杂剂扩散势垒层。作为背景，典型的BJT在发射极中利用高掺杂，这通常导致掺杂剂扩散到基极中，并因此导致性能的劣化。然而，上述超晶格/MST材料可以用于有利地阻挡来自高掺杂发射极区的掺杂剂扩散到基极和/或发射极中并由此降低性能。此外，MST材料还可以有利地在器件制造期间的氧化物生长期间阻挡间隙注入。
在本示例中，BJT 120示例性地包括基板121(例如，硅基板)，其中包括间隔开的浅沟槽隔离(STI)区122(例如，SiO2)。在NPN配置的情况下，基板121可以掺杂有N型掺杂剂(例如，磷、砷等)以限定BJT 120的集电极区123。应注意，在一些实施例中，集电极掺杂剂可进一步分布于整个基板121，且不集中在如图5中所示的给定位置。具有上述结构的第一超晶格125A位于基板121和覆盖第一超晶格的基极130之间。基极130可以包括诸如Si、Ge或SiGe的半导体，并且在NPN配置中，可以用例如硼的掺杂剂进行重P掺杂。第二超晶格125b位于基极130上，其也可以具有如上进一步所述的结构。
发射极131位于第二超晶格125b上，使得第二超晶格将发射极与基极130分开。发射极130可以包括半导体(例如Si、Ge或SiGe)，并且它由相邻的隔离物132、133(例如氮化物)和绝缘区134(例如氧化物)限定。发射极131具有与基极130相反的导电类型，例如在示例NPN配置中为N+。发射极触件135(例如硅化物)覆盖发射极130。此外，下部和上部非本征基极区136、137横向位于发射极130的外侧，并且下部非本征基极区位于第二超晶格125b的外端部上。下部非本征基极区136和上部非本征基极区137也可以包括半导体(例如，Si、Ge或SiGe)，并且具有与基极130类似的掺杂分布(在本示例中为P+)。基极触件138(例如硅化物)覆盖非本征基极区136、137，并与第二超晶格125b和基极130的外端部接触，如图所示。
在典型的BJT器件中，基极中的高浓度掺杂导致基极掺杂剂扩散到集电极中，这通过基极的加宽而使性能降级。然而，在BJT 120中，第二超晶格125b被有利地定位以阻挡来自高掺杂基极130的掺杂剂扩散到集电极131中，并由此阻止由于基极加宽的性能降级。此外，第一超晶格125a有利地定位成在器件制造期间执行的氧化物生长期间阻挡间隙注入，从而也减少了从基极130到集电极123的掺杂剂扩散。
分别参考图6和图7的曲线图160和170，将进一步理解前述掺杂剂保持特定。曲线图160绘示BJT 120的示例性实施方式的模拟掺杂分布，其中发射极131为N+砷掺杂多晶硅，基极130为P+硼掺杂SiGe，且集电极123为N磷掺杂硅，但在不同实施例中可使用不同半导体材料及掺杂剂类型/浓度。曲线图170示出了相同BJT器件的发射极/基极/集电极层上的相应的模拟掺杂剂浓度(以cm-3为单位)和Ge百分比。
作为对比，与用于第一和第二超晶格125a、125b的MST材料(其通过在其中并入氧单层有利地提供了改进的掺杂剂阻挡)相比，在典型BJT中使用碳掺杂用于掺杂剂阻挡导致相对高的应变。然而，MST材料仍然提供基极的外延生长，尽管包括氧而提供掺杂剂阻挡，如上面进一步讨论的。
根据图8和图9分别示出的BJT 120'、120”的其它示例性实施例，基极130'、130”凹陷到STI区域122'、122”的上表面之下。此外，在BJT 120”中，基板121”还限定了在集电极区123”下方的副集电极区140”，并且第三超晶格125c”'位于副集电极区和集电极区之间。更特别地，第三超晶格125c”也可以是如上文进一步描述的MST超晶格。BJT120'、120”的其它部分/区域与上述那些类似，并且在此不需要进一步讨论。
现在转到图10的流程图200，描述了用于制造BJT 120的方法。在块201开始，该方法说明性地包括：在块202，在其中限定了集电极区123的基板121上形成如上所述的第一超晶格125a。更特别地，对于示例性BJT 120，在形成超晶格125a之前，形成STI区122并为集电极123添加掺杂剂，这可以通过在整个基板121上或在基板上期望的地方选择性地以毯覆式成型(blanket formation)来完成。此外，在示例性BJT 120”中，副集电极区140”和超晶格125c”将在STI区122”、集电极123”的掺杂和第一超晶格125a”之前形成。
该方法还说明性地包括：在块203，在第一超晶格125a上形成基极130，以及在基极上形成第二超晶格125b(块204)，也如上所述。对于BJT 120'和120”，基极130'、130”凹陷到STI区122'、122”的上表面之下，并且可以形成在超晶格125a'或125a”的盖层中，例如，如上所述。该方法还说明性地包括：在块205，在第二超晶格上形成发射极131。如本领域的技术人员将了解的，还可执行附加的处理步骤以形成上文进一步描述的其它部分/区域。图10的方法说明性地在块206结束。
关于实例性BJT结构的进一步细节可在授予Preisler的美国专利No.10,068,997中找到，所述专利以全文引用的方式并入本文中。
还应当注意，在某些实现方式中，超晶格125a/125a'/125a”和125b/125b'/125b”不需要两者都存在。即，这样的实施例可以包括两个超晶格125a/125a'/125a”和125b/125b'/125b”中的其中一个或另一个。图11中说明了第一示例BJT 220，包括MST超晶格225，其在集电极223和基极230之间而不在基极和发射极231之间。图12中示出了另一个示例性BJT 320，包括MST超晶格325，其在基极230和发射极231之间而不在集电极223和基极之间。图11和图12中所示的其余组件221、222、231-238和321、322、331-338分别与上面讨论过的组件121、122、131-138类似。如果需要，单个MST实现方式可以类似地与图8和图9中所示的配置一起使用。
受益于前述描述和相关附图中呈现的教导，本领域技术人员将想到本发明的许多修改和其它实施例。因此，应该理解的是，本发明不限于所公开的具体实施例，并且修改和实施例旨在被包括在随附权利要求书的范围内。
Claims (28)
1.一种双极结型晶体管BJT，包括：
基板，在其中限定集电极区；
在所述基板上的第一超晶格，所述第一超晶格包括多个堆叠的第一层的组，每个第一层的组包括：限定第一基础半导体部分的第一多个堆叠的基础半导体单层，以及被约束在相邻的第一基础半导体部分的晶格内的至少一个第一非半导体单层；
在第一超晶格上的基极；
在所述基极上的第二超晶格，所述第二超晶格包括第二多个堆叠的第二层的组，每个第二层的组包括：限定第二基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻的第二基础半导体部分的晶格内的至少一个第二非半导体单层；以及
在所述第二超晶格上的发射极。
2.根据权利要求1所述的BJT，其中，所述基板还限定所述集电极区下方的副集电极区；并且所述BJT还包括：在所述副集电极区和所述集电极区之间的所述基板中的第三超晶格。
3.根据权利要求2所述的BJT，其中，所述第三超晶格包括第三多个堆叠的第三层的组，每个第三层的组包括：限定第三基础半导体部分的第三多个堆叠的基础半导体单层，以及被约束在相邻的第三基础半导体部分的晶格内的至少一个第三非半导体单层。
4.根据权利要求1所述的BJT，还包括：在所述发射极的上表面上的发射极触件。
5.根据权利要求1所述的BJT，还包括：在所述基极的至少一部分上的基极触件。
6.根据权利要求1所述的BJT，还包括：所述基板中的间隔开的隔离区。
7.根据权利要求1所述的BJT，其中，所述发射极和所述集电极具有第一导电类型，且所述基极具有不同于所述第一导电类型的第二导电类型。
8.根据权利要求1所述的BJT，其中，所述第一和第二超晶格的各自所述基础半导体单层包括硅单层。
9.根据权利要求1所述的BJT，其中，所述第一和第二超晶格的各自所述至少一个非半导体单层包括氧。
10.根据权利要求1所述的BJT，其中，所述第一和第二超晶格的各自所述基础半导体单层包括锗。
11.根据权利要求1所述的BJT，其中，所述第一和第二超晶格的各自所述至少一个非半导体单层包括氧、氮、氟、碳和碳-氧中的至少一种。
12.一种双极结型晶体管BJT，包括：
基板，在其中限定集电极区；
在所述基板上的超晶格，所述超晶格包括多个堆叠的第一层的组，每个第一层的组包括：限定第一基础半导体部分的第一多个堆叠的基础半导体单层，以及被约束在相邻的第一基础半导体部分的晶格内的至少一个第一非半导体单层；
在所述第一超晶格上的基极；以及
在所述基极上的发射极。
13.根据权利要求12所述的BJT，其中，所述基板还限定所述集电极区下方的副集电极区；并且所述BJT还包括：在所述副集电极区和所述集电极区之间的所述基板中的另一个超晶格。
14.根据权利要求12所述的BJT，还包括：在所述发射极的上表面上的发射极触件，以及在所述基极的至少一部分上的基极触件。
15.根据权利要求12所述的BJT，其中，所述基础半导体单层包括硅单层。
16.根据权利要求12所述的BJT，其中，所述至少一个非半导体单层包括氧。
17.一种双极结型晶体管BJT，包括：
基板，在其中限定集电极区；
位于所述集电极区上方的所述基板上的基极；
在所述基极上的超晶格，所述超晶格包括多个堆叠的层的组，每个层的组包括：限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻的基础半导体部分的晶格内的至少一个非半导体单层；以及
在所述超晶格上的发射极。
18.根据权利要求17所述的BJT，其中，所述基板还限定所述集电极区下方的副集电极区；并且所述BJT还包括：在所述副集电极区和所述集电极区之间的所述基板中的另一个超晶格。
19.根据权利要求17所述的BJT，还包括：在所述发射极的上表面上的发射极触件，以及在所述基极的至少一部分上的基极触件。
20.根据权利要求17所述的BJT，其中，所述基础半导体单层包括硅单层。
21.根据权利要求17所述的BJT，其中，所述至少一个非半导体单层包括氧。
22.一种用于制造双极结型晶体管BJT的方法，包括：
在基板上形成第一超晶格，所述基板在其中限定集电极区，所述第一超晶格包括多个堆叠的第一层的组，每个第一层的组包括：限定第一基础半导体部分的第一多个堆叠的基础半导体单层，以及被约束在相邻的第一基础半导体部分的晶格内的至少一个第一非半导体单层；
在所述第一超晶格上形成基极；
在所述基极上形成第二超晶格，所述第二超晶格包括第二多个堆叠的第二层的组，每个第二层的组包括：限定第二基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻的第二基础半导体部分的晶格内的至少一个第二非半导体单层；以及
在所述第二超晶格上形成发射极。
23.根据权利要求22所述的方法，其中，所述基板还限定在所述集电极区下方的副集电极区；并且所述方法还包括：在所述副集电极区和所述集电极区之间的所述基板中形成第三超晶格。
24.根据权利要求23所述的方法，其中，所述第三超晶格包括第三多个堆叠的第三层的组，每个第三层的组包括：限定第三基础半导体部分的第三多个堆叠的基础半导体单层，以及被约束在相邻的第三基础半导体部分的晶格内的至少一个第三非半导体单层。
25.根据权利要求22所述的方法，还包括：在所述发射极的上表面上形成发射极触件。
26.根据权利要求22所述的方法，还包括：在所述基极的至少一部分上形成基极触件。
27.根据权利要求22所述的方法，还包括：在所述基板中形成间隔开的隔离区。
28.根据权利要求22所述的方法，其中，所述发射极和所述集电极具有第一导电类型，并且所述基极具有不同于所述第一导电类型的第二导电类型。
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|---|---|---|---|---|
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| US5101256A (en) | 1989-02-13 | 1992-03-31 | International Business Machines Corporation | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same |
| US5216262A (en) | 1992-03-02 | 1993-06-01 | Raphael Tsu | Quantum well structures useful for semiconductor devices |
| US5357119A (en) | 1993-02-19 | 1994-10-18 | Board Of Regents Of The University Of California | Field effect devices having short period superlattice structures using Si and Ge |
| US5796119A (en) | 1993-10-29 | 1998-08-18 | Texas Instruments Incorporated | Silicon resonant tunneling |
| US5561302A (en) | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
| GB9419757D0 (en) | 1994-09-30 | 1994-11-16 | Lynxvale Ltd | Wavelength selective filter and laser including it |
| US6376337B1 (en) | 1997-11-10 | 2002-04-23 | Nanodynamics, Inc. | Epitaxial SiOx barrier/insulation layer |
| JP3443343B2 (ja) | 1997-12-03 | 2003-09-02 | 松下電器産業株式会社 | 半導体装置 |
| GB2385945B (en) | 1999-03-05 | 2003-11-05 | Nanovis Llc | Two and three dimensional aperiodic gratings |
| GB9905196D0 (en) | 1999-03-05 | 1999-04-28 | Fujitsu Telecommunications Eur | Aperiodic gratings |
| US6993222B2 (en) | 1999-03-05 | 2006-01-31 | Rj Mears, Llc | Optical filter device with aperiodically arranged grating elements |
| US6320212B1 (en) * | 1999-09-02 | 2001-11-20 | Hrl Laboratories, Llc. | Superlattice fabrication for InAs/GaSb/AISb semiconductor structures |
| US20020100942A1 (en) | 2000-12-04 | 2002-08-01 | Fitzgerald Eugene A. | CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| US6576535B2 (en) | 2001-04-11 | 2003-06-10 | Texas Instruments Incorporated | Carbon doped epitaxial layer for high speed CB-CMOS |
| US6534371B2 (en) | 2001-06-11 | 2003-03-18 | International Business Machines Corporation | C implants for improved SiGe bipolar yield |
| EP1428262A2 (en) | 2001-09-21 | 2004-06-16 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| DE10316531A1 (de) | 2003-04-10 | 2004-07-08 | Infineon Technologies Ag | Bipolar-Transistor |
| US7531850B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a memory cell with a negative differential resistance (NDR) device |
| US7659539B2 (en) | 2003-06-26 | 2010-02-09 | Mears Technologies, Inc. | Semiconductor device including a floating gate memory cell with a superlattice channel |
| US7153763B2 (en) | 2003-06-26 | 2006-12-26 | Rj Mears, Llc | Method for making a semiconductor device including band-engineered superlattice using intermediate annealing |
| US7531828B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
| US7612366B2 (en) | 2003-06-26 | 2009-11-03 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice layer above a stress layer |
| US7045377B2 (en) | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
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| US7229902B2 (en) | 2003-06-26 | 2007-06-12 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction |
| US20070020833A1 (en) | 2003-06-26 | 2007-01-25 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer |
| US7586165B2 (en) | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Microelectromechanical systems (MEMS) device including a superlattice |
| US20070012910A1 (en) | 2003-06-26 | 2007-01-18 | Rj Mears, Llc | Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer |
| US7446002B2 (en) | 2003-06-26 | 2008-11-04 | Mears Technologies, Inc. | Method for making a semiconductor device comprising a superlattice dielectric interface layer |
| CA2530065C (en) | 2003-06-26 | 2011-12-20 | Rj Mears, Llc | Semiconductor device including mosfet having band-engineered superlattice |
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| US7491587B2 (en) | 2003-06-26 | 2009-02-17 | Mears Technologies, Inc. | Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer |
| US7033437B2 (en) | 2003-06-26 | 2006-04-25 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
| US20060267130A1 (en) | 2003-06-26 | 2006-11-30 | Rj Mears, Llc | Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween |
| US20060220118A1 (en) | 2003-06-26 | 2006-10-05 | Rj Mears, Llc | Semiconductor device including a dopant blocking superlattice |
| US7514328B2 (en) | 2003-06-26 | 2009-04-07 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween |
| US7045813B2 (en) * | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Semiconductor device including a superlattice with regions defining a semiconductor junction |
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| US20050282330A1 (en) | 2003-06-26 | 2005-12-22 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers |
| US7148712B1 (en) | 2005-06-24 | 2006-12-12 | Oxford Instruments Measurement Systems Llc | Probe for use in determining an attribute of a coating on a substrate |
| US7517702B2 (en) | 2005-12-22 | 2009-04-14 | Mears Technologies, Inc. | Method for making an electronic device including a poled superlattice having a net electrical dipole moment |
| US7718996B2 (en) | 2006-02-21 | 2010-05-18 | Mears Technologies, Inc. | Semiconductor device comprising a lattice matching layer |
| US7625767B2 (en) | 2006-03-17 | 2009-12-01 | Mears Technologies, Inc. | Methods of making spintronic devices with constrained spintronic dopant |
| US20080012004A1 (en) | 2006-03-17 | 2008-01-17 | Mears Technologies, Inc. | Spintronic devices with constrained spintronic dopant |
| US7781827B2 (en) | 2007-01-24 | 2010-08-24 | Mears Technologies, Inc. | Semiconductor device with a vertical MOSFET including a superlattice and related methods |
| US7928425B2 (en) | 2007-01-25 | 2011-04-19 | Mears Technologies, Inc. | Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods |
| US7863066B2 (en) | 2007-02-16 | 2011-01-04 | Mears Technologies, Inc. | Method for making a multiple-wavelength opto-electronic device including a superlattice |
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| US7812339B2 (en) | 2007-04-23 | 2010-10-12 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures |
| TWI343124B (en) | 2007-07-09 | 2011-06-01 | Univ Nat Kaohsiung Normal | Superlattice-base heterostructure bipolar transistors |
| US20110215299A1 (en) | 2010-03-08 | 2011-09-08 | Mears Technologies, Inc. | Semiconductor device including a superlattice and dopant diffusion retarding implants and related methods |
| US8921195B2 (en) * | 2012-10-26 | 2014-12-30 | International Business Machines Corporation | Isolation scheme for bipolar transistors in BiCMOS technology |
| US9064886B2 (en) | 2013-03-12 | 2015-06-23 | Newport Fab, Llc | Heterojunction bipolar transistor having a germanium extrinsic base utilizing a sacrificial emitter post |
| US9275996B2 (en) | 2013-11-22 | 2016-03-01 | Mears Technologies, Inc. | Vertical semiconductor devices including superlattice punch through stop layer and related methods |
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| US9722046B2 (en) | 2014-11-25 | 2017-08-01 | Atomera Incorporated | Semiconductor device including a superlattice and replacement metal gate structure and related methods |
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| US9558939B1 (en) | 2016-01-15 | 2017-01-31 | Atomera Incorporated | Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source |
| US10109342B2 (en) | 2016-05-11 | 2018-10-23 | Atomera Incorporated | Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods |
| US10170604B2 (en) | 2016-08-08 | 2019-01-01 | Atomera Incorporated | Method for making a semiconductor device including a resonant tunneling diode with electron mean free path control layers |
| US10107854B2 (en) | 2016-08-17 | 2018-10-23 | Atomera Incorporated | Semiconductor device including threshold voltage measurement circuitry |
| US10410880B2 (en) | 2017-05-16 | 2019-09-10 | Atomera Incorporated | Semiconductor device including a superlattice as a gettering layer |
| US10056477B1 (en) * | 2017-05-24 | 2018-08-21 | Palo Alto Research Center Incorporated | Nitride heterojunction bipolar transistor with polarization-assisted alloy hole-doped short-period superlattice emitter or collector layers |
| WO2018231929A1 (en) | 2017-06-13 | 2018-12-20 | Atomera Incorporated | Semiconductor device with recessed channel array transistor (rcat) including a superlattice and associated methods |
| US10068997B1 (en) | 2017-06-19 | 2018-09-04 | Newport Fab, Llc | SiGe heterojunction bipolar transistor with crystalline raised base on germanium etch stop layer |
| US10109479B1 (en) | 2017-07-31 | 2018-10-23 | Atomera Incorporated | Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice |
| CN111247640B (zh) | 2017-08-18 | 2023-11-03 | 阿托梅拉公司 | 包括与超晶格sti界面相邻的非单晶纵梁的半导体器件和方法 |
| US10529757B2 (en) | 2017-12-15 | 2020-01-07 | Atomera Incorporated | CMOS image sensor including pixels with read circuitry having a superlattice |
| US10529768B2 (en) | 2017-12-15 | 2020-01-07 | Atomera Incorporated | Method for making CMOS image sensor including pixels with read circuitry having a superlattice |
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| US10468245B2 (en) | 2018-03-09 | 2019-11-05 | Atomera Incorporated | Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice |
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