CN108369900B - 利用反掺杂结的电器件 - Google Patents

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Abstract

一种电器件包括从由pn结或p‑i‑n结组成的组中选择的反掺杂异质结。反掺杂结包括利用一个或多个n型主掺杂剂种类掺杂的第一半导体和利用一个或多个p型主掺杂剂种类掺杂的第二半导体。该器件还包括从由第一半导体和第二半导体组成的组中选择的第一反掺杂组件。利用一个或多个反掺杂剂种类来对第一反掺杂组件进行反掺杂，该一个或多个反掺杂剂种类具有与包括在第一反掺杂组件中的主掺杂剂的极性相反的极性。另外，选择某一水平的n型主掺杂剂、p型主掺杂剂和一个或多个反掺杂剂以使反掺杂异质结通过声子辅助机制提供放大并且该放大具有小于1V的起始电压。

Description

利用反掺杂结的电器件
相关申请
该申请要求保护在2015年9月29日提交并且以其整体并入本文中的美国临时专利申请序列号62/234，578的权益。
技术领域
本发明涉及半导体，并且更特别地涉及利用循环激发过程的器件。
背景技术
各种各样的半导体应用通过诸如碰撞电离的机制来利用信号放大。这些器件的示例包括但不限于晶体管和光电二极管。然而，碰撞电离机制与低功率效率和随着放大增大的噪声级相关联。进一步地，这些器件的噪声级可以限制器件的可扩展性。因此，存在对利用具有从由降低的噪声级、增大的功率效率和可扩展性组成的组中选择的一个或多个特性的信号放大的半导体应用的需要。
发明内容
一种电器件包括从由pn结或p-i-n结组成的组中选择的反掺杂异质结。反掺杂结包括利用一个或多个n型主掺杂剂种类掺杂的第一半导体和利用一个或多个p型主掺杂剂种类掺杂的第二半导体。该设备还包括从由第一半导体和第二半导体组成的组中选择的第一反掺杂组件。利用一个或多个反掺杂剂种类来对第一反掺杂组件进行反掺杂，该一个或多个反掺杂剂种类具有与包括在第一反掺杂组件中的主掺杂剂的极性相反的极性。另外，选择某一水平的n型主掺杂剂、p型主掺杂剂和一个或多个反掺杂剂以使该反掺杂异质结通过声子辅助机制来提供放大并且该放大具有小于1V、2V或3V的起始电压。
根据本发明的一个实施例，该第一反掺杂组件中的一个或多个反掺杂剂的总浓度多于该第一反掺杂组件中的掺杂剂的总百分比的10%并且小于该第一反掺杂组件中的掺杂剂的总百分比的50%。
根据本发明的一个实施例，该第一反掺杂组件中的一个或多个反掺杂剂的总浓度多于该第一反掺杂组件中的掺杂剂的总百分比的1%并且小于该第一反掺杂组件中的掺杂剂的总百分比的50%；以及该第二反掺杂组件中的一个或多个反掺杂剂的总浓度多于该第一反掺杂组件中的掺杂剂的总百分比的10%并且小于该第一反掺杂组件中的掺杂剂的总百分比的50%。
附图说明
图1A一直到图1F图示各种各样的反掺杂结。图1A是具有与没有被反掺杂的第二半导体形成pn结的反掺杂的第一半导体的反掺杂PN结。
图1B图示其中第一半导体没有被反掺杂但第二半导体被反掺杂的PN结。
图1C图示其中第一半导体和第二半导体二者都被反掺杂的PN结。
图1D图示在第一半导体和第二半导体之间具有第三半导体的反掺杂的p-i-n异质结。该第一半导体被反掺杂但第二半导体没有被反掺杂。
图1E图示在第一半导体和第二半导体之间具有第三半导体的反掺杂的p-i-n异质结。该第一半导体没有被反掺杂但第二半导体被反掺杂。
图1F图示在第一半导体和第二半导体之间具有第三半导体的反掺杂的p-i-n异质结。该第一半导体和第二半导体二者都被反掺杂。
图2图示对于被制造为CMOS像素的感光元件的一系列并联的光电二极管的电流比对偏压结果。
图3A是包括反掺杂p-i-n结的光电二极管的横截面。
图3B是针对根据图3A构造的光电二极管的示例能带能量图（band energydiargram）。
图3C是针对根据图3A构造的光电二极管的另一示例能带能量图。
图3D是针对根据图3A构造的光电二极管的另一示例能带能量图。
图3E是包括反掺杂pn结的光电二极管的横截面。
图3F是针对根据图3E构造的光电二极管的示例能带能量图。
图3G是包括与位于反掺杂pn结外部的光吸收介质接触的反掺杂pn结的光电二极管的横截面。
图3H图示根据图3A的具有包围光电二极管的外边缘并且位于反掺杂结和可选电绝缘体之间的钉扎层的光电二极管。
图3I图示根据图3G的具有包围光电二极管的外边缘并且位于反掺杂结和可选电绝缘体之间的钉扎层的光电二极管。
图4A是包括电连接至NMOS晶体管的源极或漏极的图3H的光电二极管（二者都在相同的有源区域上制成）的光电子器件的横截面。
图4B是包括电连接至NMOS晶体管的源极或漏极的图3H的光电二极管的光电子器件的横截面。该光电二极管和NMOS晶体管由通过隔离区/结构分开的邻近有源区域制成。
图4C是包括电连接至NMOS晶体管的源极或漏极的图3H的光电二极管的光电子器件的横截面。来自图3H的光电二极管的钉扎层与包括在其上定位光电二极管的衬底中的一个或多个次钉扎层电通信。
图4D是包括电连接至NMOS晶体管的源极或漏极的图3H的光电二极管的光电子器件的另一示例的横截面。来自图3H的光电二极管的钉扎层与包括在其上定位光电二极管的衬底中的一个或多个次钉扎层电通信。
图5A是包括根据在图1D一直到图1F中公开的反掺杂p-i-n异质结中的任一个构造的反掺杂p-i-n异质结的隧道MOSFET的示意图。
图5B是当电子装置没有向晶体管施加电能时针对根据图5A的隧道MOSFET的一个示例的示例能带能量图。
图5C是在材料界面和费米能级的影响明显的情况下图5B示出的价带和导带的更真实版本。
图5D一直到图5G示出在晶体管的操作期间针对图5A一直到图5C的隧道晶体管的定性能带对准。图5D示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS > 0，或者对于T-PMOS，VDS < 0且VGS = 0。
图5E示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS> 0，或者对于T-PMOS，VDS= 0且VGS = 0。
图5F示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。
图5G示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS < 0。
图6A是当电子装置没有向晶体管施加电能时针对根据图5A的隧道MOSFET的一个示例的示例能带能量图。
图6B是在材料界面和费米能级的影响明显的情况下图6A示出的价带和导带的更真实版本。
图6C一直到图6F示出在晶体管的操作期间针对图6A一直到图6B的隧道晶体管的定性能带对准。图6C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS> 0且VGS> 0，或者对于T-PMOS，VDS < 0且VGS = 0。
图6D示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS>0，或者对于T-PMOS，VDS= 0且VGS = 0。
图6E示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS>0，或者对于T-PMOS，VDS< 0且VGS = 0。
图6F示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，对于T-PMOS，VDS=0且VGS < 0。
图7A是当电子装置没有向晶体管施加电能时针对根据图5A的隧道MOSFET的一个示例的示例能带能量图。
图7B是在材料界面和费米能级的影响明显的情况下图7A示出的价带和导带的更真实版本。
图7C一直到图7F示出在晶体管的操作期间针对图7A一直到图7B的隧道晶体管的定性能带对准。图7C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS> 0且VGS > 0，或者对于T-PMOS，VDS < 0且VGS = 0。
图7D示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS>0，或者对于T-PMOS，VDS= 0且VGS = 0。
图7E示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。
图7F示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS < 0。
图8A是当电子装置没有向晶体管施加电能时针对根据图5A的隧道MOSFET的一个示例的示例能带能量图。
图8B是在材料界面和费米能级的影响明显的情况下图8A示出的价带和导带的更真实版本。
图8C一直到图8F示出在晶体管的操作期间针对图8A一直到图8B的隧道晶体管的定性能带对准。图8C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS > 0，或者对于T-PMOS，VDS < 0且VGS = 0。
图8D示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS>0，或者对于T-PMOS，VDS= 0且VGS = 0。
图8E示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。
图8F示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS< 0。
图9A是当电子装置没有向晶体管施加电能时针对根据图5A的隧道MOSFET的一个示例的另一示例能带能量图。
图9B是在材料界面和费米能级的影响明显的情况下图9A示出的价带和导带的更真实版本。
图9C一直到图9F示出在晶体管的操作期间针对图9A一直到图9B的隧道晶体管的定性能带对准。图9C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS > 0，或者对于T-PMOS，VDS < 0且VGS = 0。
图9D示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS>0，或者对于T-PMOS，VDS= 0且VGS = 0。
图9E示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。
图9F示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS< 0。
图10A是当电子装置没有向晶体管施加电能时针对根据图5A的隧道MOSFET的一个示例的另一示例能带能量图。
图10B是在材料界面和费米能级的影响明显的情况下图10A示出的价带和导带的更真实版本。
图10C一直到图10F示出在晶体管的操作期间针对图10A一直到图10B的隧道晶体管的定性能带对准。图10C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS> 0且VGS > 0，或者对于T-PMOS，VDS < 0且VGS = 0。
图10D示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS> 0，或者对于T-PMOS，VDS= 0且VGS = 0。
图10E示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。
图10F示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS< 0。
图11A是包括异质结双极型晶体管（HBT）的器件的一部分的横截面。该异质结双极型晶体管（HBT）包括位于集电极和发射极之间的基极以使得电荷通过基极在集电极和发射极之间流动。
图11B是包括经过修改以使得集电极102包括多个子层的图11A的异质结双极型晶体管的器件的一部分的横截面。
图11C是包括经过修改以使得集电极102包括多个子层的图11A的异质结双极型晶体管的器件的一部分另一横截面。
图11D是当电子装置没有向晶体管施加电能时针对根据图11A的HBT的一个示例的示例能带能量图。
图11E是在材料界面和费米能级的影响明显的情况下图11D示出的价带和导带的更真实版本。
图12A图示经过修改以便操作作为可以是HBT激光器或DHBT激光器的激光器的图11B的晶体管。
图12B是当电子装置没有向晶体管施加电能时针对根据图12A的光源的一个示例的示例能带能量图。
图12C是在材料界面和费米能级的影响明显的情况下图12B示出的价带和导带的更真实版本。
图13A图示具有光传感器的器件的一部分，该光传感器包括被修改成包括反掺杂p-i-n结作为发射极和基极之间的结的图11C的晶体管。
图13B是当电子装置没有向晶体管施加电能时针对根据图13A的光传感器或晶体管的一个示例的另一示例能带能量图。
图13C是在材料界面和费米能级的影响明显的情况下图13B示出的价带和导带的更真实版本。
图13D是当电子装置没有向晶体管施加电能时针对根据图13A的光传感器或晶体管的另一示例能带能量图。
图13E是在材料界面和费米能级的影响明显的情况下图13D示出的价带和导带的更真实版本。
图13F图示在电子装置向HBT施加偏压之前针对诸如在图11C或图13A中示出的器件的能带图。
图13G图示在电子装置操作光传感器或晶体管以便执行电子放大时的能带图。
图13H是当电子装置没有向晶体管施加电能时针对根据图13A的光传感器或晶体管的另一示例能带能量图。
图13I是在材料界面和费米能级的影响明显的情况下图13B示出的价带和导带的更真实版本。
图14是超晶格系统的横截面。
具体实施方式
各种各样的器件包括一个或多个反掺杂结。反掺杂结可以是p-n结或p-i-n结，其包括被反掺杂的p型半导体和/或被反掺杂的n型半导体。当还利用n型掺杂剂来掺杂p型半导体时该p型半导体是反掺杂的，并且当还利用p型掺杂剂来掺杂n型半导体时该n型半导体是反掺杂的。反掺杂允许放大通过声子辅助机制而不是通过碰撞电离来发生。声子辅助机制的起始可以在相对于通过碰撞电离的放大的起始的想不到地更低的电压电平处。因此，包括这些结的器件可以具有提高的功率效率。进一步地，这些结可以提供具有降低的噪声级的器件。该降低的噪声级可以增强这些器件的可扩展性。
该p-n结和p-i-n结还可以是异质结。反掺杂（或掺杂补偿）和异质结的组合可以向这些器件提供用于放大发生的起始电压的想不到地大的降低。例如，异质结可以提供在大约半伏特处的放大起始，并且在仅一伏特下处到大约10000的增益。相反，同质结在三伏特处产生10000的增益。这些结果示出当使用同质结时，需要约9倍的功率来产生大约相同的增益水平。反掺杂（或掺杂补偿）和异质结的组合还可以可以在正向偏置二极管中实现放大，如果异质结偏移足够大以使得当垂直于所述异质结行进的电荷载流子获取与两个半导体之间的势能中的差（即能带偏移）相对应的动能时，这足以触发循环激发过程。异质结还可以在空间上和/或能量上将电荷载流子约束到反掺杂被优化的区，并且因此在空间上约束源于循环激发过程的优化增益区。此外，异质结还可以修改空间上约束的区中的声子谱，尤其是当异质结层应变时，由此被用来优化声子辅助增益机制。此外，异质结还可以被用来修改不同类型的掺杂剂种类的能级，并且因此影响循环激发过程的声子辅助增益。
图1A一直到图1F图示各种各样的反掺杂结10。例如，图1A一直到图1C图示各种各样的反掺杂pn异质结。每个异质结都包括在第一半导体12和第二半导体14之间的结。第一半导体12与第二半导体14直接物理接触。因为该结是异质结，所以第一半导体12与第二半导体14不同。第一半导体12被掺杂以便成为n型半导体并且该第二半导体14被掺杂以便成为p型半导体。
在图1A中，第一半导体12被反掺杂但第二半导体14没有被反掺杂。例如，第一半导体12包括作为主掺杂剂的一个或多个n型掺杂剂和作为反掺杂剂的一个或多个p型掺杂剂，而第二半导体14包括作为主掺杂剂的一个或多个p型掺杂剂但排除任何反掺杂剂。在图1B中，第一半导体12没有被反掺杂但第二半导体14被反掺杂。例如，第一半导体12包括作为主掺杂剂的一个或多个n型掺杂剂并且排除反掺杂剂，而第二半导体14包括作为主掺杂剂的一个或多个p型掺杂剂并且还包括作为反掺杂剂的一个或多个n型掺杂剂。在图1C中，第一半导体12被反掺杂且第二半导体14被反掺杂。例如，第一半导体12包括作为主掺杂剂的一个或多个n型掺杂剂和作为反掺杂剂的一个或多个p型掺杂剂，而第二半导体14包括作为主掺杂剂的一个或多个p型掺杂剂并且还包括作为反掺杂剂的一个或多个n型掺杂剂。
图1D一直到图1F图示各种各样的反掺杂p-i-n异质结。每个异质结都包括在第一半导体12和第三半导体16之间以及还在第三半导体16和第二半导体14之间的结。第一半导体12与第三半导体16直接物理接触并且第三半导体16与第二半导体14直接物理接触。因为该p-i-n结是异质结，所以第一半导体12与第三半导体16不同，和/或第二半导体14与第三半导体16不同。在某些情况下，第一半导体12与第二半导体14相同但与第三半导体16不同。在某些情况下，第一半导体12、第二半导体14和第三半导体16彼此不同。在某些情况下，第一半导体12与第三半导体16相同或者第二半导体14与第三半导体16相同。第一半导体12被掺杂以便成为n型半导体，并且第二半导体14被掺杂以便成为p型半导体。该第三半导体16是本征半导体。
在图1D中，第一半导体12被反掺杂但第二半导体14没有被反掺杂。例如，第一半导体12包括作为主掺杂剂的一个或多个n型掺杂剂和作为反掺杂剂的一个或多个p型掺杂剂，而第二半导体14包括作为主掺杂剂的一个或多个p型掺杂剂但排除任何反掺杂剂。在图1E中，第一半导体12没有被反掺杂但第二半导体14被反掺杂。例如，第一半导体12包括作为主掺杂剂的一个或多个n型掺杂剂并排除反掺杂剂，而第二半导体14包括作为主掺杂剂的一个或多个p型掺杂剂并且还包括作为反掺杂剂的一个或多个n型掺杂剂。在图1F中，第一半导体12被反掺杂且第二半导体14被反掺杂。例如，第一半导体12包括作为主掺杂剂的一个或多个n型掺杂剂和作为反掺杂剂的一个或多个p型掺杂剂，而第二半导体14包括作为主掺杂剂的一个或多个p型掺杂剂且还包括作为反掺杂剂的一个或多个n型掺杂剂。
尽管图1A一直到图1F将结半导体（第一半导体12、第二半导体14或第三半导体16）中的每一个图示作为单个且连续的材料层，但是结半导体可以包括多个子层或者由多个子层组成。当结半导体包括多个层时，包括在该结半导体中的层中的每一个都掺杂有相同极性的掺杂剂。当包括多个子层的结半导体被反掺杂时，包括在该结半导体中的子层中的一个或多个被反掺杂。反掺杂子层中的主掺杂剂的极性与包括在没有被反掺杂的结半导体中的任何其他子层的极性相同。
在图1A中，第一半导体12、第二半导体14和第三半导体16被示出为不同组件；然而，从由第一半导体12、第二半导体14和第三半导体16组成的组中选择的一个或多个组件可以是更大半导体的掺杂区。例如，上面图示的第一半导体12可以是包括第一半导体12或由第一半导体12组成的更大半导体的掺杂区。因此，从由第一半导体12、第二半导体14和第三半导体16组成的组中选择的一个或多个组件可以是更大半导体的掺杂区。
没有被反掺杂的半导体中的一个或多个主掺杂剂的总浓度可以是半导体在器件中的功能性和其他参数（诸如半导体的尺寸、周围组件的尺寸和要被施加给半导体的电场）的函数。没有被反掺杂的半导体中的一个或多个主掺杂剂的总浓度的示例包括大于1.0E16cm-3、5.0E18cm-3、或1.0E20cm-3和/或小于1.0E21cm-3、5.0E20cm-3、或1.0E20cm-3的浓度。
被反掺杂的半导体中的一个或多个主n型掺杂剂的适合总浓度包括但不限于：在针对半导体的导带的态密度的值前后的浓度或大于该值的浓度。在硅中，这意味着总浓度可以大于2.82E19cm-3。被反掺杂的半导体中的一个或多个主p型掺杂剂的适合总浓度包括但不限于：在针对半导体的价带的态密度的值前后的浓度或大于该值的浓度，其对于硅，这意味着大于1.82E19cm-3的值。因此，被反掺杂的半导体中的一个或多个主掺杂剂的总浓度包括但不限于：大于1.0E20cm-3、1.0E19cm-3、1.0E18cm-3和/或小于5.0E20cm-3的浓度。被反掺杂的半导体中的一个或多个反掺杂剂的总浓度可以是材料和/或半导体的功能性和/或其他参数（诸如半导体的尺寸、周围组件的尺寸和要被施加给半导体的电场）的函数。被反掺杂的半导体中的一个或多个反掺杂剂的总浓度的示例包括但不限于大于2.0E17cm-3、2.0E18cm-3、或2.0E19cm-3和/或小于5.0E20cm-3、1.0E20cm-3、或5.0E19cm-3的浓度。反掺杂的半导体中的一个或多个反掺杂剂的总浓度可以多于反掺杂半导体中的掺杂剂的总百分比的0.1%或25%和/或小于该总百分比的50%。反掺杂半导体中的反掺杂剂的浓度小于反掺杂半导体中的主掺杂剂的浓度。n型反掺杂半导体中的主掺杂剂是n型掺杂剂并且p型反掺杂剂半导体中的主掺杂剂是p型掺杂剂。
当结半导体包括多个子层，每个子层中的掺杂剂或主掺杂剂的浓度可以大于2.0E17cm-3、2.0E18cm-3、或2.0E19cm-3和/或小于5.0E20cm-3、1.0E20cm-3、或5.0E19cm-3。在某些情况下，从由掺杂剂、主掺杂剂和反掺杂剂组成的组中选择的一个或多个组分的浓度跨半导体或子层改变。例如，从由第一半导体12、第二半导体14、包括在第一半导体12中的一个或多个子层、和包括在第二半导体14中的一个或多个子层组成的组中选择的一个或多个组件可以包括从由掺杂剂、主掺杂剂和反掺杂剂组成的组中选择的一个或多个掺杂剂组分的平滑梯度或阶梯梯度。
反掺杂的结（尤其是异质结）可以具有用于放大的起始的令人惊讶的低电压。针对反掺杂结的起始电压是在其处电流增益大于1的电压。作为所施加的电压的函数的电流增益可以是信号电流和该结的泄漏电流（噪声电流）之间的差作为所施加的电压的函数的增大。在某些情况下，通过测量对于电压间隔的泄漏电流（噪声电流），之后是测量对于相同电压间隔的信号电流、从信号电流减去泄漏电流（噪声电流）、以及确定在什么电压处经作减法计算的值开始增大来确定对于反掺杂结的起始电压。
图2图示针对被制造为CMOS像素的感光元件的一系列并联光电二极管的电流比对偏压结果。该光电二极管中的每个都具有反掺杂的p-i-n异质结。通过对光电二极管施加反向偏压并且测量结果的光电流来采取测量。如在图2中示出的，放大的起始在大约0.5V处发生。不能通过碰撞电离来解释在这样令人惊讶的低水平电压处发生放大，并且在这样令人惊讶的低水平电压处发生放大是异质结光电二极管中的声子辅助放大机制的证明，在异质结光电二极管中至少一个半导体区是类型Si1-xGex、Si1-yCy、Si1-x-yGexCy的合金或其他IV族合金和/或包括从由Si、Ge、C、Sn、Pb组成的组中选择的一个或多个组分的超晶格。
可以通过改变反掺杂结中的一个或多个反掺杂半导体的掺杂分布来调整起始电压。掺杂分布的改变的示例包括增大或减小半导体中反掺杂剂的浓度和/或增大或减小半导体中主掺杂剂的浓度。因此，可以通过改变作为反掺杂剂的半导体中的掺杂剂的百分比来调整起始电压。可以在第一半导体12和/或第二半导体14中做出对掺杂剂浓度的这些改变。在某些情况下，调整起始电压以便大于0.3V、0.5V或0.8V和/或小于3V、2V或1V。可以通过改变反掺杂结中的一个或多个反掺杂半导体的异质结分布来调整起始电压。对异质结分布的改变的示例包括增大或减小导带偏移和/或价带偏移。因此，可以通过改变半导体组成来调整起始电压。可以在第一半导体12和/或第二半导体14中做出对半导体组成的这些改变。在某些情况下，调整起始电压以便大于0.3V、0.5V或0.8V和/或小于3V、2V或1V。
与异质结光电二极管中的声子辅助机制相关联的降低的起始电压可以提供更高效的光电二极管。图3A图示包括衬底20上的反掺杂结的光电二极管的一个示例。图3A是包括根据图1D一直到图1F中的任一个的反掺杂p-i-n异质结的光电二极管的横截面。反掺杂p-i-n异质结位于电接触件18之间并且可以与电接触件18直接物理接触。该电接触件18可以是电导体（诸如金属）并且优选地是被掺杂以便导电的半导体。例如，该电接触件18可以是退化（degeneratively）掺杂半导体。当电接触件18是退化掺杂半导体时，该半导体可以与包括在反掺杂p-i-n异质结中并且接触电接触件18的半导体相同。例如，位于衬底20和第一半导体12之间的电接触件18可以是相同的半导体。适合衬底20包括但不限于Si、Ge和SiGe弛豫缓冲层。
电绝缘体22位于反掺杂结和电接触件18上。适合的电绝缘体22包括但不限于：SiO2、Si3N4和HfO2。端子24延伸通过绝缘体22并且与电接触件18中的一个接触。适合的电接触件18包括但不限于硅化物（诸如NiSi或PtSi），和金属（诸如Al或Gu）。该端子24与可以向反掺杂结施加电位的电子装置电通信。例如，当器件被操作作为光电二极管时，该电子装置可以向反掺杂结施加反向偏压。
第一半导体12和/或第二半导体14可以被反掺杂。第一半导体12和/或第二半导体14中的掺杂剂、主掺杂剂和/或反掺杂剂的浓度可以是材料的函数。例如，当第一半导体12没有被反掺杂并且是硅时，掺杂剂的浓度可以是从2.0E17cm-3、5.0E20cm-3，并且当第一半导体12没有被反掺杂并且是锗时，掺杂剂的浓度可以是从1.0E17cm-3、1.0E20cm-3。因此，第一半导体12中的掺杂剂或主掺杂剂的适合总浓度的示例可以大于1.0E17cm-3、1.0E18cm-3、或1.0E19cm-3和/或小于2.0E19cm-3、5.0E19cm-3、或1.0E20cm-3。第二半导体14中的掺杂剂或主掺杂剂的浓度可以大于1.0E17cm-3、1.0E18cm-3、或1.0E19cm-3和/或小于2.0E19cm-3、5.0E19cm-3、或1.0E20cm-3。当第一半导体12被反掺杂时，第一半导体12中的反掺杂剂的浓度可以大于1.0E17cm-3、1.0E18cm-3、或1.0E19cm-3和/或小于2.0E19cm-3、5.0E19cm-3、或1.0E20cm-3。当第二半导体14被反掺杂时，第一半导体12中的反掺杂剂的浓度可以大于1.0E17cm-3、1.0E18cm-3、或1.0E19cm-3和/或小于2.0E19cm-3、5.0E19cm-3、或1.0E20cm-3。第三半导体16可以是本征的或者足够轻掺杂以保持有资格作为本征的。
在根据图3A构造的光电二极管的一个示例中，该第二半导体14与第三半导体16相同但与第一半导体12不同。例如，第一半导体12可以是SiGeC合金（包括Si、Ge和C，由Si、Ge和C组成、或基本上由Si、Ge和C组成），第三半导体16可以是硅并且第二半导体14可以是硅。另外或备选地，该光电二极管可以包括n型第一半导体12、p型第二半导体14和本征第三半导体16。
当第一半导体12是反掺杂n型半导体，该第二半导体14是反掺杂p型半导体，并且第三半导体16是本征半导体，并且第二半导体14与第三半导体16相同但与第一半导体12不同时；可以选取第一半导体12、第二半导体14和第三半导体16来提供诸如在图3B中示出的相对导带和价带。诸如图3B的能带图常常示出施主态和受主态，其是对半导体中的一个或多个进行反掺杂的产物。图3B的能带图示出具有相对于半导体16的显著更低（与热能KT相比）导带边缘（负的ΔEc）和相对于半导体16的可忽略地更高（与热能KT相比）价带（正的ΔEv）的半导体12。作为一个示例，可以使用如下各项来生成根据图3B的能带图：第一半导体12，其是应变（strain）至硅的反掺杂n型Si1-yCy合金（在这里y大于0并且小于或等于0.25）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；该第二半导体14是反掺杂p型Si；第三半导体16是本征硅；上电接触件18是退化掺杂硅；下电接触件18是应变至硅的退化掺杂p型Si1-yCy合金（在这里y大于0且小于或等于0.25）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；并且衬底20是p型硅。
在根据图3A构造的光电二极管的另一示例中，第一半导体12与第三半导体16相同但与第二半导体14不同。例如，第一半导体12可以是硅，第三半导体16可以是硅并且第二半导体可以是SiGeC合金。另外或备选地，该光电二极管可以包括n型第一半导体12、p型第二半导体14和本征第三半导体16。
当第一半导体12是反掺杂n型半导体，第二半导体14是反掺杂p型半导体，并且第三半导体16是本征半导体，并且第二半导体14与第三半导体16相同但与第一半导体12不同时；可以选取第一半导体12、第二半导体14和第三半导体16来提供诸如在图3C中示出的相对导带和价带。诸如图3C的能带图常常示出施主态和受主态，其是对半导体中的一个或多个进行反掺杂的产物。图3C的能带图示出具有相对于半导体16的显著更低（与热能KT相比）导带边缘（负的ΔEc）和相对于半导体16的可忽略地更高（与热能KT相比）价带（正的ΔEv）的半导体12。作为一个示例，可以使用以下各项来生成根据图3C的能带图：第一半导体12，其是应变至硅的反掺杂n型Si1-yCy合金（在这里y大于0并且小于或等于0.25）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；第二半导体14是反掺杂p型Si；第三半导体16是本征硅；上电接触件18是退化掺杂硅；下电接触件18是应变至硅的退化掺杂p型Si1-yCy合金（在这里y大于0且小于或等于0.25）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；并且衬底20是p型硅。
在根据图3A构造的光电二极管的另一示例中，第一半导体12与第三半导体16相同但与第二半导体14不同。例如，第一半导体12可以是硅，第三半导体16可以是硅并且第二半导体可以是SiGeC合金。另外或备选地，该光电二极管可以包括n型第一半导体12、p型第二半导体14和本征第三半导体16。
当第一半导体12是反掺杂n型半导体，第二半导体14是反掺杂p型半导体，并且第三半导体16是本征半导体时；可以选取第一半导体12、第二半导体14和第三半导体16来提供诸如在图3D中示出的相对导带和价带。图3D的能带图示出具有相对于半导体16的显著更低（与热能KT相比）导带边缘（负的ΔEc）和相对于半导体16的可忽略地更高（与热能KT相比）价带（正的ΔEv）的半导体12，以及具有相对于半导体16的显著更高（与热能KT相比）价带边缘（正的ΔEv）和相对于半导体16的可忽略地更低（与热能KT相比）导带（负的ΔEc）的半导体14。作为一个示例，当第一半导体12是应变至硅的反掺杂n型Si1-yCy合金（在这里y大于0并且小于或等于0.25）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25），第二半导体14是应变至硅的Si1-xGex合金（在这里x大于或等于0和/或小于或等于1）、和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）、和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25），第三半导体16是本征硅，上电接触件18是应变至硅的退化掺杂p型Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25），下电接触件18是应变至硅的退化掺杂n型Si1-yCy合金（在这里y大于0且小于或等于0.25）、和Si1-x-yGexCy（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25），并且衬底20是p型硅时，可以生成根据图3D的能带图。
光电二极管可以包括反掺杂pn结。例如，图3E是包括根据图1A一直到图1C中的任一个的反掺杂pn异质结的光电二极管的横截面。该反掺杂pn异质结位于电接触件18之间并且可以与电接触件18直接物理接触。该电接触件18可以是电导体（诸如金属）并且优选地是被掺杂以便导电的半导体。例如，该电接触件18可以是退化掺杂半导体。当电接触件18是退化掺杂半导体时，该半导体可以与包括在反掺杂pn异质结中并且接触电接触件18的半导体相同。例如，位于衬底20和第一半导体12之间的电接触件18可以是相同的半导体。适合衬底20包括但不限于Si、Ge和SiGe弛豫缓冲层。
电绝缘体22位于反掺杂结和电接触件18上。适合的电绝缘体22包括但不限于：SiO2、Si3N4和HfO2。端子24延伸通过绝缘体22并且与电接触件18中的一个接触。适合的电接触件18包括但不限于硅化物（诸如NiSi、PtSi），和金属（诸如Al或Gu）。端子24与可以向反掺杂结施加电位的电子装置电通信。例如，当器件被操作作为光电二极管时，该电子装置可以向反掺杂结施加反向偏压。
第一半导体12和/或第二半导体14可以被反掺杂。第一半导体12中的掺杂剂或主掺杂剂的浓度可以大于半导体的态密度。导带中的和价带中的态密度通常是不同的。因此，掺杂剂或主掺杂剂的浓度也取决于它是n型的还是p型的。因为半导体的态密度对于半导体材料是特定的，所以第一半导体12和/或第二半导体14中的掺杂剂或主掺杂剂的浓度可以是材料选择和掺杂剂类型（p或n）的函数。第二半导体14中的掺杂剂或主掺杂剂的适合浓度的示例大于1.0E18cm-3、1.0E19cm-3、或1.0E20cm-3和/或小于2.0E20cm-3、5.0E20cm-3、或5.0E20cm-3。当第一半导体12被反掺杂时，第一半导体12中的反掺杂剂的浓度的示例包括大于第一半导体12中的总掺杂剂浓度的0.1%或25%和/或小于该总掺杂剂浓度的50%的浓度。当第二半导体14被反掺杂时，第一半导体12中的反掺杂剂的浓度的示例包括大于第一半导体12中的总掺杂剂浓度的0.1%或25%和/或小于该总掺杂剂浓度的50%的浓度。
该第二半导体14与第一半导体12不同。例如，第一半导体12可以是应变至硅的Si1-yCy合金（在这里y大于0并且小于或等于0.25）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25），并且第二半导体14可以是应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25），所述Si1-x- yGexCy合金并且具有与包括在第一半导体12中的Si1-x-yGexCy合金不同的组成。另外或备选地，该光电二极管可以包括n型第一半导体12和p型第二半导体14。
当第一半导体12是反掺杂n型半导体，第二半导体14是反掺杂p型半导体时；可以选取第一半导体12和第二半导体14来提供诸如在图3F中示出的相对导带和价带。特别地，第一半导体12具有相对于第二半导体14的显著更低（与热能KT相比）导带边缘（负的ΔEc），并且第二半导体14具有相对于半导体12的显著更高（与热能KT相比）价带边缘（正的ΔEv）。作为一个示例，可以使用以下各项来生成根据图3F的能带图：第一半导体12，其是应变至硅的反掺杂n型Si1-yCy合金（在这里y大于0并且小于或等于0.25）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；第二半导体14是具有与第一半导体12不同的组成的应变至硅的反掺杂p型Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；第三半导体16是本征硅；上电接触件18是应变至硅的退化掺杂Si1-yCy合金（在这里y大于0并且小于或等于0.25）和Si1-x-yGexCy（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；下电接触件18是应变至硅的退化掺杂Si1-xGex合金（在这里x大于或等于0和/或小于或等于1）和应变至硅的Si1-x-yGexCy合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）；并且衬底20是p型硅。
如果包括在反掺杂结中的材料中的一个或多个是光吸收介质，则图3A一直到图3F的光电二极管可以具有改进的性能。例如，该光吸收介质可以是直接带隙材料。在某些情况下，该光吸收介质是直接带隙材料并且与硅外延兼容。作为一个示例，图3A中的第三半导体16可以是直接带隙材料。与硅外延兼容的适合直接带隙材料包括但不限于超晶格（其包括从由Si、Ge、C、Sn、Pb组成的组中选择的一个或多个组分并且被应变至硅表面，其可以具有不同于（100）面的结晶取向），合金和/或超晶格（其包括从由Si、Ge、C、Sn、Pb组成的组中选择的一个或多个组分或者由该一个或多个组分组成，并且被应变至硅表面，其可以具有不同于（100）面的结晶取向），合金和/或超晶格（其包括从由Si、Ge、C、Sn、Pb组成的组中选择的一个或多个组分并且被应变至硅表面，其可以具有不同于（100）面的结晶取向）。优选直接带隙材料是超晶格，诸如在2013年10月25日提交的题为“Superlattice Materials andApplications”且以其整体并入本文中的美国专利申请序列号61/895，971中以及还在2014年9月23日提交的题为“Superlattice Materials and Applications”且以其整体并入本文中的PCT专利申请PCT/US2014/057066、公开号WO 2105042610中公开的超晶格。
该光吸收介质不需要被包括在反掺杂结中以便提高光电二极管的效率。例如，该光吸收介质可以接触包括在反掺杂结中的一种或多种材料。例如，该光吸收介质可以在反掺杂结的外部但是与上面的光电二极管中的第一半导体12和/或第二半导体14物理接触。图3G提供其中光吸收介质28位于反掺杂结外部但是与反掺杂结直接接触的光电二极管的一个示例。该光电二极管根据图3E来构造但是在第二半导体14和电接触件18之间包括光吸收介质28。该光吸收介质28与第二半导体14直接物理接触。
图3A一直到图3G中公开的光电二极管是台面型二极管，其可以具有外延生长的至少一个半导体。因此，与边缘有关的泄漏电流可以是对二极管的总泄漏电流的相关贡献。可以通过在图3A一直到图3G中公开的光电二极管的台面外表面周围钉扎表面费米能级来使与边缘有关的泄漏急剧减小。例如，图3H图示根据图3A的具有位于反掺杂结和可选电绝缘体22之间的钉扎层的光电二极管。该钉扎层接触第一半导体12、第二半导体14、第三半导体16以及电接触件18的边缘。作为另一示例，图3I图示根据图3G的具有位于反掺杂结和可选电绝缘体22之间的钉扎层30的光电二极管。该钉扎层接触第一半导体12、第二半导体14、第三半导体16以及光吸收介质28的边缘。该钉扎层30的掺杂可以允许钉扎层提供与光吸收介质28的优质电接触。因此，该钉扎层30可以充当和/或替代电接触件18。
适合的钉扎层是导电的并且包括但不限于掺杂半导体。该钉扎层可以掺杂有与第二半导体14相同的极性。例如，当该第二半导体14被掺杂以便成为p型半导体时，该钉扎层可以被掺杂以便成为p型钉扎层。该钉扎层中的掺杂剂的浓度可以超过第二半导体14中的掺杂剂的浓度。在某些情况下，该钉扎层是退化掺杂的。用于钉扎层的适合材料包括但不限于Si、Ge、Si1-xGex的无序或有序合金（在这里x大于或等于0和/或小于或等于1）、Si1-yGey（在这里y大于0且小于或等于0.25）、以及Si1-x-yGexCy（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）。
尽管在光电二极管的上下文中公开了在图3A一直到图3I的上下文中公开的器件，但是上面的器件中的每一个都可以被操作作为二极管。
在图3A一直到图3I的上下文中公开的器件被描绘为独立器件。然而，与其他器件（诸如CMOS器件）集成对实现集成电路（IC）的制造以及实现使某些功能性成为可能的性能水平是至关重要的。图4A是包括电连接至NMOS晶体管的源极或漏极的光电二极管的光电子器件的横截面。在诸如一般的光传感器、CMOS图像传感器和光收发器的应用中使用光电二极管和晶体管的该布置。
例如，图4A是包括电连接至NMOS晶体管的源极或漏极的图3H的光电二极管的光电子器件的横截面。该器件被构建在具有基极区36、第一区38、源极区42和漏极区44的衬底34上。该第一区38、源极区42和漏极区44是衬底34的掺杂区。该源极区42和漏极区44延伸到第一区38中。浅沟槽隔离结构46延伸到衬底34中。该基极区36、第一区38、源极区42和漏极区44中的每一个都可以被掺杂以便成为n型区或p型区。在图4A中示出的示例中，该基极区36被掺杂以便成为p型基极区36，该第一区38被掺杂以便成为p型第一区并且可以充当p阱，该源极区42被掺杂以便成为n型源极区42，并且该漏极区44被掺杂以便成为n型漏极区44。第一区38中的掺杂剂的浓度可以大于基极区36中的掺杂剂浓度。漏极区44中的掺杂剂的浓度可以大于源极区42中的掺杂剂浓度，其可以大于第一区38中的掺杂剂浓度。漏极区44中的掺杂剂浓度可以足以使得漏极区44使半导体退化。用于衬底34的适合材料包括但不限于：硅、厚膜绝缘体上硅（SOI）、薄膜SOI、超薄膜（UTF）-SOI、薄膜绝缘体上锗（GOI或GeOI）、和超薄膜（UTF）-GOI、薄膜硅绝缘体上硅锗（GOI）、以及超薄膜（UTF）-绝缘体上硅锗。用于浅沟槽隔离结构46的适合材料包括但不限于介电材料（诸如氧化硅）。
绝缘体48、栅极50、和栅极绝缘体52位于衬底34上。该栅极绝缘体52位于衬底34和栅极50之间。反掺杂结位于源极区42和钉扎层30之间。特别地，第一半导体12、第三半导体16和第二半导体14在钉扎层30和衬底34之间。该钉扎层30可以与第一半导体12、第二半导体14和第三半导体16的边缘物理接触。该钉扎层30和源极区42可以包围反掺杂结。例如，该钉扎层30和源极区42可以包围第一半导体12、第二半导体14和第三半导体16。
该钉扎层30被掺杂有与第二半导体14相同的极性。例如，当第一区38被掺杂以便成为p型第一区38时，钉扎层30被掺杂以便成为p型钉扎层30。钉扎层30中的掺杂剂的浓度可以超过第二半导体14中的掺杂剂的浓度。在某些情况下，该钉扎层30是退化掺杂的。
电接触件60与钉扎层30、栅极50和漏极区44直接物理接触。用于电接触件60的适合材料包括但不限于硅化物（诸如镍硅化物）。电导体64通过绝缘体22延伸到电接触件60。电子装置（没有被示出）可以与电导体64电通信。因此，该电子装置可以向电导体64施加电能以便操作器件。
在该器件的操作期间，源极区42起图3H中图示的光电二极管的下电接触件的作用，并且钉扎层30起图3H中图示的光电二极管的上电接触件的作用。相应地，源极区42和钉扎层30起光电二极管的阳极和阴极的作用。电子装置向电导体64施加电能以便形成跨光电二极管的反向偏压。该电子装置可以控制钉扎层30的电位或者钉扎层30可以接地。响应于光被充当光吸收介质的第三半导体16吸收，电流流动通过光电二极管。
该源极区42、漏极区44和栅极50分别充当晶体管的源极、漏极和栅极。进一步地，该第一区38被掺杂以使得第一区38的最靠近栅极绝缘体52的部分充当晶体管的沟道。例如，该第一区38可以包括允许第一区38充当倒退阱（retrograde well）的掺杂剂浓度中的梯度。该电子装置可以将晶体管接通和断开以使得光电二极管在如以上描述的不同模式中操作。
该源极区42可以与光电二极管的电接触件分开。例如，图4B是包括电连接至NMOS晶体管的源极或漏极的图3H的光电二极管的光电子器件的横截面。该衬底34包括位于光电二极管的源极区42和下电接触件18之间的浅沟槽隔离结构46。另外，该衬底34包括与第一区38、源极区42和下电接触件接触的第二区70。该第二区被掺杂以便成为n型第二区并且可以充当n阱。该第二区提供在位于源极区42和下电接触件18之间的浅沟槽隔离结构46下面的导电路径。因此，第二区提供在源极区42和下电接触件18之间的电通信。
图4A和图4B中示出的器件可以被修改成使钉扎层30与包括在衬底34中的一个或多个次钉扎层74电通信。例如，图4C图示经过修改因此衬底34包括与钉扎层30接触且位于第一区38和浅沟槽隔离结构46之间的次钉扎层74的图4A的器件。该衬底34包括与钉扎层30和源极区42接触的另一次钉扎层74。该钉扎层30、一个或多个次钉扎层74和源极区42可以包围反掺杂结。例如，该钉扎层30、一个或多个次钉扎层74和源极区42可以包围第一半导体12、第二半导体14和第三半导体16。该一个或多个次钉扎层74可以是衬底34的掺杂区。当一个或多个次钉扎层74是衬底34的掺杂区时，该掺杂剂可以具有与钉扎层30相同的极性。
作为另一示例，图4D图示经过修改因此衬底34包括与钉扎层30、浅沟槽隔离结构46和电接触件接触的次钉扎层74的图4B的器件。该衬底34包括与钉扎层30、浅沟槽隔离结构46和源极区42接触的另一次钉扎层74。该钉扎层30、一个或多个次钉扎层74和电接触件18可以包围反掺杂结。例如，该钉扎层30、一个或多个次钉扎层74和电接触件18可以包围第一半导体12、第二半导体14和第三半导体16。该一个或多个次钉扎层74可以是衬底34的掺杂区。当一个或多个次钉扎层是衬底34的掺杂区时，该掺杂剂可以具有与钉扎层30相同的极性。
在图4C和图4D中，该钉扎层30与一个或多个次钉扎层74电通信。因此，可以通过向一个或多个次钉扎层74施加电压来设置钉扎层30以及一个或多个次钉扎层74的电压。相应地，如图4A和图4B中示出的连接至顶钉扎层30的电导体64和电接触件60没有被包括在图4C和图4D的器件中。在图4C和图4D中，该电接触件60和电导体64是可选的，并且可以通过与衬底钉扎层74的接触来设置钉扎层30的电位。
图4A一直到图4D的器件作为反掺杂结的降低的起始电压的结果而是更高效的。用于这些器件中的反掺杂结的适合起始电压可以小于3V、1V或0.5V和/或大于0.1V、0.2V或0.3V。
如在图4A中示出的光电二极管与CMOS器件的集成实现了集成电路（IC）的制造以及使某些功能性成为可能的性能水平。例如，CMOS图像传感器（CIS）中的光电二极管与MOSFET的紧密集成保持寄生电容足够低以允许电荷至电压的高转换效率。在没有光电二极管和MOSFET的该极紧（单片）集成的情况下，CIS的性能将显著更低。因此，CIS是用来说明CEP-SAM-PPD的集成的良好示例性案例因此，CIS是用来说明CEP-SAM-PPD（循环激发过程-单独吸收和倍增钉扎光电二极管）器件与常规CMOS器件的集成的良好示例性案例。器件与常规CMOS器件。
尽管图4A一直到图4D的器件包括图3H的光电二极管，但是可以用图3A一直到图3G的光电二极管和/或反掺杂结来取代图3A一直到图3G的光电二极管和/或反掺杂结中的任一个。
反掺杂结的使用还可以向诸如隧道晶体管的晶体管提供增加的放大电流。图5A是包括根据在图1D一直到图1F中公开的反掺杂p-i-n异质结中的任一个构造的反掺杂p-i-n异质结的隧道MOSFET的示意图。该反掺杂p-i-n异质结位于电接触件之间并且可以与电接触件直接物理接触。该电接触件可以是电导体（诸如金属）并且优选地是被掺杂以便导电的半导体。例如，该电接触件可以是退化掺杂半导体。当电接触件是退化掺杂半导体时，该半导体可以与包括在反掺杂p-i-n异质结中并且接触电接触件的半导体相同。
该反掺杂结包括第三半导体16、第一半导体12和第二半导体14，它们被布置成使得在晶体管的操作期间电荷通过第三半导体16在第一半导体12和第二半导体14之间流动。该第三半导体16位于第一半导体12和第二半导体14之间。该第三半导体16可以与第一半导体12和第二半导体14二者直接物理接触。第一半导体12可以是源极，第二半导体14可以是漏极，并且第三半导体16可以是沟道。第一半导体12被掺杂以便成为n型半导体或反掺杂n型半导体和/或该第二半导体14被掺杂以便成为p型半导体或反掺杂p型半导体，其中至少第一半导体12或第二半导体14被反掺杂。该第三半导体16可以是本征的。该反掺杂结可以是异质结。因此，从由第一半导体12、第二半导体14和第三半导体16组成的组中选择的半导体中的仅两个可以是相同的。当第一半导体12、第二半导体14和第三半导体16彼此不同时，可以实现图5B一直到图10F的能带对准。
栅极绝缘体82位于栅极电极86和第三半导体16之间。该栅极绝缘体82还可以可选地位于第一半导体12和栅极电极86之间和/或栅极电极86和第二半导体14之间。在某些情况下，该栅极绝缘体82、栅极电极86和第三半导体16以三明治来布置或者该栅极绝缘体82和栅极电极86包围第三半导体16。用于栅极绝缘体82的适合材料包括但不限于介电材料，诸如氧化硅、硅-氮氧化物、高K金属氧化物和金属氮氧化物材料（诸如铪-氧化物、Al-氧化物）、和金属合金氧化物（诸如HfAl-氧化物和HfAlZr-氧化物）。用于栅极电极86的适合材料包括但不限于导电材料（诸如高掺杂多晶硅）、金属（诸如Al、Cu等等），其可以与栅极绝缘体直接接合，或者可以被沉积在位于栅极氧化物和栅极电极86中间的（一种或多种）势垒金属上。“（一种或多种）势垒金属”（诸如TiN、TiSiN、TaN、WN以及其他），除了提供物理化学屏障以减少金属栅极电极86和栅极绝缘体82之间的化学反应的机会之外，还可以用于设计功函数，其强烈影响隧道晶体管的阈值电压（VT）。
第一半导体12中的掺杂剂或主掺杂剂的浓度可以大于2.0E19cm-3、5.0E19cm-3、或2.0E20cm-3和/或小于5.0E20cm-3、1.0E21cm-3、或2.0E20cm-3。该第二半导体14中的掺杂剂或主掺杂剂的浓度可以大于2.0E19cm-3、5.0E19cm-3、或2.0E20cm-3和/或小于5.0E20cm-3、1.0E21cm-3、或2.0E20cm-3。当第一半导体12被反掺杂时，第一半导体12中的反掺杂剂的浓度可以大于1.0E19cm-3、2.5.0E19cm-3、或1.0E20cm-3和/或小于5.0E20cm-3、1.0E21cm-3、或2.0E20cm-3。当该第二半导体14被反掺杂时，第一半导体12中的反掺杂剂的浓度可以大于1.0E19cm-3、2.5.0E19cm-3、或1.0E20cm-3和/或小于5.0E20cm-3、1.0E21cm-3、或2.0E20cm-3。该第三半导体16可以是本征的。
端子24与电接触件中的每一个电通信。例如，不同的端子24可以与电接触件中的每一个直接物理接触。适合的端子24包括但不限于硅化物（诸如NiSi或PtSi）、和金属（诸如Al或Gu）。该端子24与可以向反掺杂结施加电位的电子装置电通信。电子装置（没有被示出）可以与端子24中的每一个电通信并且可以被配置成向端子24施加电能以便操作晶体管。在某些情况下，调整反掺杂结的起始电压以便大于0V、0.1V或0.2V和/或小于0.5V、1V或3V。
隧道晶体管通常与非常低的断态电流相关联。虽然低断态电流是期望的，但这些相同的器件也与不期望地低的通态电流相关联。例如，隧道晶体管的通态电流一般比常规热电子MOSFET的通态电流更低两至三个数量级。与反掺杂结相关联的降低的起始电压可以增大隧道晶体管的通态电流。例如，现有的隧道晶体管通常不在小于0.2V的操作电压下操作；然而，降低的起始电压允许晶体管在小于0.2V下操作。该操作电压可以是电源的电压并且经常被指定为VDD。晶体管的所有功能性都以等于或小于操作电压的电压发生。对于隧道MOSFET，可以通过调整许多参数（诸如源极至沟道隧道结的设计）来降低操作电压。在这里异质结实现降低用于隧穿的势垒高度，这进而实现降低引起通过该势垒的显著隧穿所必要的电压。这是异质结如何产生优于小于0.2V的同质结的优点的示例；然而，降低的起始电压允许晶体管在小于0.2V下操作。可以通过在源极和沟道之间设计异质结隧穿势垒、以及通过控制隧穿势垒厚度（作为施加给栅极的电压的函数）的栅极绝缘体和电极来调整晶体管的操作电压。
可能利用隧道MOSFET的降低操作电压是由通过经由施加在栅极处的电压使隧穿势垒变薄来调节载流子从源极注入沟道和漏极的隧穿概率的能力引起的。因为势垒厚度的线性变化引起隧穿概率的指数变换，所以则有可能利用相当小的电压来模块从源极流动至漏极的电流中的大变化。用来降低操作电压的另一重要因素是带间隧穿的势垒高度的降低。异质结可以降低相对于同质结的该势垒高度。在同质结中，隧穿势垒高度是用于源极和沟道区的材料的带隙。在异质结中，从源极至漏极的隧穿势垒高度取决于源极和沟道材料之间的能带偏移或对准。例如，对于具有p型掺杂源极和n型掺杂漏极的NMOS器件，由沟道的导带边缘和源极的价带边缘之间的差来给出从源极至沟道的电荷注入的势垒高度。反过来，对于具有n型掺杂源极和p型掺杂漏极的PMOS，由沟道的价带边缘和源极的导带边缘的差来给出从源极到沟道的电荷注入的势垒高度。另外，可以沿着从源极至漏极的路径策略性地放置能带偏移，以便当载流子穿过异质结时向电荷载流子给予动能。因此，可以选择第一半导体12、第二半导体14和第三半导体16以及相关联的掺杂水平来提供能带偏移，其允许电荷载流子除了从所施加的电场获取的动能之外还从穿过界面获取动能。来自界面穿过的增大的动能可以足以补偿由降低所施加的电能（作为降低的操作电压的结果）而引起的动能中的任何损失。
当电子从第二半导体14至第三半导体16穿过界面时以及再次当从第三半导体16至第一半导体12穿过界面时，材料选择和掺杂可以使得导带能量下降或者保持恒定。另外或备选地，当空穴从第一半导体12至第三半导体16穿过界面时以及再次当从第三半导体16至第二半导体14穿过界面时，价带的能量降低或保持恒定。例如，当电子装置没有向晶体管施加电能时，可以选择材料选择和掺杂来提供根据图5B的能带图。图5C是在材料界面和费米能级的影响明显的情况下图5B示出的价带和导带的更真实版本。当从第二半导体14移动至第一半导体12时导带的能量在每个界面处降低，并且当从第一半导体12移动至第二半导体14时价带的能量在每个界面处增大。
图5A一直到图5C的晶体管可以仅依据所施加的电压而起PMOS和/或NMOS的作用。
图5D一直到图5G示出在晶体管的操作期间针对图5A一直到图5C的隧道晶体管的定性能带对准。例如，图5D示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS（漏极电压减去源极电压）> 0且VGS （栅极电压减去源极电压）> 0，或者对于T-PMOS，VDS <0且VGS = 0。图5E的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS>0，或者对于T-PMOS，VDS= 0且VGS = 0。图5F的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS= 0，或者对于T-PMOS，VDS< 0且VGS< 0。图5G的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS= 0，或者对于T-PMOS，VDS=0且VGS < 0。
还可以选择图5A的晶体管中的材料和掺杂以使得当从第二半导体14移动至第一半导体12时第三半导体16的能级降低。例如，还可以选择材料和掺杂来提供根据图6A和图6B的能带图。图6A表示当电子装置没有向晶体管施加电能时的能带图。图6B是在材料界面和费米能级的影响明显的情况下图6A示出的价带和导带的更真实版本。当从第二半导体14移动至第一半导体12时对于第三半导体16的导带和价带的能级降低。然而，当从第二半导体14移动至第一半导体12时导带的能量在每个界面处降低，并且当从第一半导体12移动至第二半导体14时价带的能量在每个界面处增大。可以通过将两种不同的半导体材料结合在一起来造成对于第三半导体16的价带和导带的能量的降低，该两种不同的半导体材料被精确结合以实现该效果。该降低可能是有利的，因为当电荷载流子穿过异质结时势能的降低可以被转换成电荷载流子的动能，并且可以获取足够的能量来随后引起声子辅助杂质散射事件，其导致电荷载流子倍增（即在低电压下的电流增益）。
图6C一直到图6F示出在晶体管的操作期间针对图6A和图6B的隧道晶体管的定性能带对准。例如，图6C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS（漏极电压减去源极电压）> 0且VGS （栅极电压减去源极电压）> 0，或者对于T-PMOS，VDS < 0且VGS = 0。图6D的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS= 0且VGS> 0，或者对于T-PMOS，VDS= 0且VGS = 0。图6E的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS> 0，或者对于T-PMOS，VDS< 0且VGS = 0。图6F的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS < 0。
在某些情况下，图5A的晶体管中的第三半导体16包括多于一个材料层。例如，还可以选择材料和掺杂来提供根据图7A和图7B的能带图。图7A表示当电子装置没有向晶体管施加电能时的能带图。图7B是在材料界面和费米能级的影响明显的情况下图7A示出的价带和导带的更真实版本。第三半导体16包括第一部分和第二部分。该第一部分在第二部分和第二半导体14之间并且该第二部分在第一部分和第一半导体12之间。
该第一部分可以是由与第二部分不同的材料构造的。如从图7A和图7B明显的，选择材料和掺杂以使得当从第二半导体14移动至第一半导体12时导带的能量在每个界面处降低，并且当从第一半导体12移动至第二半导体14时价带的能量在每个界面处增大。由多个不同的层来构造第三半导体16可以是有利的，因为在从源极至漏极的路径上具有带有适合能带对准的多个异质结提供在不必施加大电压的情况下向电荷载流子提供额外动能的可能。增大载流子的动能增大实现产生循环激发过程（CEP）的散射过程的可能性。
图7C一直到图7F示出在晶体管的操作期间针对图7A和图7B的隧道晶体管的定性能带对准。例如，图7C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS（漏极电压减去源极电压）> 0且VGS（栅极电压减去源极电压）> 0，或者对于T-PMOS，VDS < 0且VGS = 0。图7D的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS =0且VGS> 0，或者对于T-PMOS，VDS= 0且VGS = 0。图7E的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS= 0，或者对于T-PMOS，VDS< 0且VGS < 0。图7F的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS= 0，或者对于T-PMOS，VDS=0且VGS < 0。
第一部分和/或第二部分可以被构造成使得价带和/或导带具有变化的能级。例如，还可以选择材料和掺杂来提供根据图8A和图8B的能带图。图8A表示当电子装置没有向晶体管施加电能时的能带图。图8B是在材料界面和费米能级的影响明显的情况下图8A示出的价带和导带的更真实版本。如从图8A明显的，第一部分的价带在第一半导体12和第二半导体14之间连续降低。第二部分的导带在第一半导体12和第二半导体14之间连续降低。当从第二半导体14移动至第一半导体12时在每个界面处导带的能量降低或保持恒定，并且当从第一半导体12移动至第二半导体14时在每个界面处价带的能量增加或保持恒定。可以通过针对器件的不同部分的多个材料的明智选择来导致针对第一部分和/或第二部分的价带和/或导带的能量的降低。这些降低可能是有利的，因为它提供在不必施加大电压的情况下向电荷载流子提供额外动能的可能。增加动能，电荷载流子增加了实现产生循环激发过程（CEP）的散射过程的可能性。
图8C一直到图8F示出在晶体管的操作期间针对图8A和图8B的隧道晶体管的定性能带对准。例如，图8C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS（漏极电压减去源极电压）> 0且VGS（栅极电压减去源极电压）> 0，或者对于T-PMOS，VDS < 0且VGS = 0。图8D的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS =0且VGS> 0，或者对于T-PMOS，VDS= 0且VGS = 0。图8E的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。图8F的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS< 0。
尽管图8A将第一部分和第二部分图示为具有基本上恒定能级的价带或导带，但是可以将第一部分和第二部分构造成使得价带和导带具有变化的能级。例如，还可以选择材料和掺杂以提供根据图9A和图9B的能带图。图9A表示当电子装置没有向晶体管施加电能时的能带图。图9B是在材料界面和费米能级的影响明显的情况下图9A示出的价带和导带的更真实版本。如从图9A明显的，第一部分的价带和导带在第一半导体12和第二半导体14之间连续降低。第二部分的导带和价带在第一半导体12和第二半导体14之间连续降低。当从第二半导体14移动至第一半导体12时在每个界面处导带的能量降低或保持恒定，并且当从第一半导体12移动至第二半导体14时在每个界面处价带的能量增加或保持恒定。可以通过调节沟道材料的组成（因此带隙）来导致第一部分和/或第二部分的价带和导带能量的降低，以使得沟道材料88的价带边缘匹配（即对于空穴来说没有势垒）或基本上匹配半导体材料14的价带边缘，并且沟道材料90的导带边缘匹配（即对于电子来说没有势垒）或基本上匹配半导体材料12的导带边缘。材料88和90的组成以及因此带隙的调节确保相关电荷载流子不会看到能够引起驱动电流的降低的位垒。
图9C一直到图9F示出在晶体管的操作期间针对图9A和图9B的隧道晶体管的定性能带对准。例如，图9C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS（漏极电压减去源极电压）> 0且VGS（栅极电压减去源极电压）> 0，或者对于T-PMOS，VDS < 0且VGS = 0。图9D的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS =0且VGS> 0，或者对于T-PMOS，VDS= 0且VGS = 0。图9E的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。图9F的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS< 0。
如上面指出的，当从第二半导体14移动至第一半导体12时在每个界面处导带的能量可以保持恒定，并且当从第一半导体12移动至第二半导体14时在每个界面处价带的能量可以保持恒定。例如，还可以选择材料和掺杂来提供根据图10A和图10B的能带图。图10A表示当电子装置没有向晶体管施加电能时的能带图。图10B是在材料界面和费米能级的影响明显的情况下图10A示出的价带和导带的更真实版本。图10A与图6A相似之处在于，当从第二半导体14移动至第一半导体12时第三半导体16的价带和导带的能级降低；然而，价带的能量在第二半导体14和第三半导体16之间的界面处保持基本上恒定。类似地，导带的能量在第三半导体16和第二半导体14之间的界面处保持基本上恒定。通常可以通过针对器件的不同部分的多个材料的明智选择来实现价带和/或导带的能级在两种材料的界面处的匹配。这些降低可能是有利的，因为它提供在不必施加大电压的情况下向电荷载流子提供额外动能的可能。增大动能，电荷载流子增大实现产生循环激发过程（CEP）的散射过程的可能性。
图10C一直到图10F示出在晶体管的操作期间针对图10A和图10B的隧道晶体管的定性能带对准。例如，图10C示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS（漏极电压减去源极电压）> 0且VGS（栅极电压减去源极电压）> 0，或者对于T-PMOS，VDS< 0且VGS = 0。图10D的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS = 0且VGS> 0，或者对于T-PMOS，VDS= 0且VGS = 0。图10E的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS > 0且VGS=0，或者对于T-PMOS，VDS< 0且VGS < 0。图10F的能带图示出对于偏压状况的能带对准，在该偏压状况下对于T-NMOS，VDS=0且VGS=0，或者对于T-PMOS，VDS=0且VGS< 0。
其他晶体管类型还可以包括反掺杂结。例如，异质结双极型晶体管（HBT）通常包括共享共同区的两个pn结。该pn结中的一个多个可以是反掺杂异质结。在某些情况下，异质结双极型晶体管（HBT）的基极和集电极之间的结是反掺杂异质结。在某些情况下，基极和集电极之间的结是反掺杂异质结并且基极和集电极之间的结是反掺杂异质结。包括在异质结双极型晶体管（HBT）中的一个或多个反掺杂异质结中的每一个都可以根据图1A一直到图1C中公开的反掺杂异质结中的任一个来构造。
图11A是包括异质结双极型晶体管（HBT）的器件的一部分的横截面。该异质结双极型晶体管（HBT）包括位于集电极102和发射极104之间的基极100以使得电荷通过基极100在集电极102和发射极104之间流动。基极100与集电极102和发射极104二者直接物理接触。发射极电接触件106与发射极104电通信。集电极电接触件108与集电极102电通信。基极电接触件110与基极100电通信。绝缘间隔物112位于基极电接触件110中的每一个和发射极104之间并且可以在基极电接触件110和发射极104之间提供电绝缘。可以使用发射极电接触件106、集电极电接触件108和基极电接触件110来在晶体管的操作期间向晶体管施加电能。浅沟槽隔离结构114可以延伸至集电极102中。
用于间隔物112的适合材料包括但不限于介电材料（诸如氧化硅）。用于浅沟槽隔离结构114的适合材料包括但不限于介电材料（诸如氧化硅）。用于集电极102的适合材料包括但不限于硅、SiGe和/或SiGeC合金、Si-Ge-C超晶格。用于发射极104的适合材料包括但不限于SiGe和/或SiGeC合金、Si-Ge-C超晶格、单晶硅（其可以在形成基极100的相同生长序列中外延生长）、以及多晶硅（其通常在将单层厚的氧化硅形成在基极100的顶部上之后沉积）。用于基极100的适合材料包括但不限于SiGe和/或SiGeC合金、Si-Ge-C超晶格。
当图11A的晶体管是NPN异质结双极型晶体管（HBT）时，发射极104可以被掺杂以便成为n型发射极，基极100可以被掺杂以便成为p型基极，并且集电极102可以被掺杂以便成为n型集电极。在这些情况下，图1A一直到图1C任一个的第一半导体12可以用作集电极102，图1A一直到图1C中的任一个的第二半导体14可以用作基极100。当图11A的晶体管是PNP异质结双极型晶体管（HBT）时，发射极104可以被掺杂以便成为p型发射极，基极100可以被掺杂以便成为n型基极，并且集电极102可以被掺杂以便成为p型集电极102。在这些情况下，基极100可以用作图1A一直到图1C的第一半导体12，并且集电极102可以用作图1A一直到图1C中的任一个的第二半导体14。在这些示例中的每一个中，在基极100和发射极104之间的pn结可以可选地是上面公开的反掺杂异质结中的一个。例如，当第一半导体12用作基极100时，来自上面公开的反掺杂结中的一个的第二半导体14可以用作发射极。当第二半导体14用作基极100时，来自上面公开的反掺杂结中的一个的第一半导体12可以用作发射极。备选地，没有被包括在上面公开的反掺杂结中的一个中的第四半导体可以用作发射极。该材料可以被可选地组合，因此HBT是双异质结双极型晶体管（DHBT）或单异质结双极型晶体管（DHBT）。
如上面指出的，在反掺杂结中的第一半导体12和/或第二半导体14可以包括多个子层或者由多个子层组成，该多个子层中的每一个都是半导体。图11B图示包括经过修改以使得集电极102包括多个子层的图11A的异质结双极型晶体管的器件的一部分。例如，该器件包括衬底120。该衬底120的一部分包括第一区122和第二区124。该第一区122的至少一部分位于基极100和第二区124之间。该第一区122可以与基极100直接物理接触。该第一区122、第二区124和衬底120的至少一部分被掺杂有相同的极性。该第一区122、第二区124和衬底120的至少一部分充当集电极102。当集电极102被反掺杂时，从由第一区122、第二区124和衬底120组成的组中选择的至少一个组件可以被反掺杂。在某些情况下，第二区124被反掺杂。没有被反掺杂的组件中的掺杂剂的浓度和任何反掺杂组件中的主掺杂剂的浓度中的每一个都可以大于5E18cm-3、1E19cm-3、或5E19cm-3和/或小于1E21cm-3、5E20cm-3、或1E20cm-3。
在图11B中，集电极102的不同层是相同衬底120的不同区。当衬底120包括单个半导体时，收集部的不同子层可以包括相同的半导体；然而，第一半导体12、第二半导体14和/或第三半导体16的不同层可以包括不同半导体。例如，图11C图示包括经过修改以使得集电极102包括多个子层的图11A的异质结双极型晶体管的器件的一部分。例如，该器件包括衬底120上的第一子层126、第二子层128和第三子层130。衬底120的至少一部分用作集电极102的子层中的一个。第二子层128位于第一子层126和第三子层130之间。第一子层126的至少一部分位于基极100和第二子层128之间，并且第三子层130的至少一部分位于衬底120和第二子层128之间。第一子层126可以与基极100直接物理接触并且第三子层130可以与基极100直接物理接触。该第一子层126、第二子层128、第三子层130和衬底120被掺杂有相同的极性。该第一子层126、第二子层128、第三子层130和衬底120一起充当集电极102。当集电极102被反掺杂时，从由第一子层126、第二子层128、第三子层130和衬底120组成的组中选择的至少一个组件可以被反掺杂。在某些情况下，该第二子层128被反掺杂。没有被反掺杂的组件中的掺杂剂的浓度和任何反掺杂组件中的主掺杂剂的浓度中的每一个都可以大于5E18cm-3、1E19cm-3、或5E19cm-3和/或小于1E21cm-3、5E20cm-3、或1E20cm-3。
尽管图11B将集电极102的不同层图示为相同衬底120的不同区，但是衬底120的不同区可以是不同的子层（如在图11C中图示的）。例如，可以使用具有图11C中图示的第一子层126和第二子层128并且排除第三子层130的器件来实施图11B的器件。在这样的器件中，第一区122的功能由第一子层126来执行并且第二区124的功能由第二子层128来执行。
常常通过向发射极104和基极100之间的结施加正向偏压并且向基极100和集电极102的结施加反向偏压来操作异质结双极型晶体管。输入信号的放大在基极100和集电极102之间的结中发生。对于基极100和集电极102之间的结使用反掺杂异质结允许集电极电流的放大。
图11A一直到图11C的晶体管可以被操作作为光传感器。当晶体管是根据图11A构造的NPN HBT和/或光传感器时；可以选择基极100和集电极102材料和掺杂以提供诸如在图11D和图11E中示出的相对导带和价带。图11E图示在电子装置向HBT施加偏压之前的能带图并且图12C图示在电子装置操作HBT以便生成光信号时的能带图。特别地，基极和集电极之间的能带对准可以使得集电极中的导带边缘比基极中的更低（负的ΔEc），并且基极中的价带边缘比集电极中的更高（正的ΔEv）。作为一个示例，可以使用如下各项来生成根据图11D的能带图：集电极102（第一半导体12），该集电极102可以包括反掺杂n型Si和/或反掺杂n型SiGeC合金；基极100（第二半导体14），该基极100是反掺杂p型SiGeC合金；和发射极104，该发射极104可以包括反掺杂n型Si和/或反掺杂n型SiGeC合金。
当HBT包括基极100和集电极102之间的反掺杂结时，可以选择基极100和集电极材料和掺杂以便向反掺杂异质结提供大于0.1V、0.3V、0.5V或0.8V和/或小于3V、2V或1V的起始电压。
基极100、发射极104和集电极102所使用的半导体的示例包括异质结材料、无序合金或通过诸如外延生长之类的技术生成的有序合金。然而，从由基极100、发射极104和集电极102组成的组中选择的组件中的一个或多个可以是超晶格。在某些情况下，晶体管的至少基极100包括超晶格或者由超晶格组成。用于包括在晶体管的基极100中的适合超晶格包括但不限于Si-Ge-C超晶格。下面公开关于适合超晶格的附加细节。超晶格可以具有更低的电子和/或空穴质量，这可以提高晶体管的电性能。进一步地，该超晶格可以被用来在发射极104和基极100之间或在基极100和集电极102之间的界面处实现价带和/或导带偏移，其利用通常使用的SiGe和/或SiGeC无序合金不可能实现。
该超晶格可以具有直接带隙（其具有大的振子强度）。因此，这些材料能够实现高效光吸收和光发射。所以，在基极100中包括这些超晶格允许所图示的晶体管操作作为光源。例如，图11A一直到图11C的晶体管中的任一个可以包括具有直接带隙的超晶格并且可以被操作作为光源。备选地，可以将反射层添加至图11A一直到图11C的晶体管中的任一个以提供允许光源操作作为激光腔的谐振腔。例如，图12A图示经过修改以便操作作为可以是HBT激光器或DHBT激光器的激光器的图11B的晶体管。激光器包括基极反射器132和第二反射器134。基极反射器132和第二反射器134可以被配置成提供法布里-珀罗（FP）激光腔。例如，基极反射器132和/或第二反射器134是部分透射的以提供来自激光腔的输出。当基极反射器132是部分透射的时，第二反射器134可以是部分透射或全反射的。当第二反射器134是部分透射的时，基极反射器132可以是部分透射或全反射的。用于基极反射器132和第二反射器134的适合材料包括但不限于Si、Ge、Si1-xGex的无序合金（在这里x大于或等于0和/或小于或等于1）、以及Si1-x-yGexCy的无序合金（在这里x大于0且小于或等于1并且y大于0且小于或等于0.25）。
当与现有HBT激光器相比较时，在光源中使用反掺杂结使电信号和光信号放大。另外，可以通过增加基极100（在这里发生复合）中的载流子的约束来增加光输出的效率。因此，基极100和集电极102的能带偏移可以使得电子和空穴被约束在基极100中。该约束可以利用由直接带隙Si-Ge-C超晶格组成的基极材料来实现，该直接带隙Si-Ge-C超晶格的导带边缘比发射极和集电极区（类型I、或嵌套的能带对准）的导带边缘更低，并且直接带隙Si-Ge-C超晶格的价带边缘比所述发射极和集电极区（类型I、或嵌套的能带对准）的价带边缘更高。
当HBT和/或光源包括具有诸如在图12A中图示的三个子层的集电极102时；可以选择基极100、发射极104、和集电极材料和掺杂以提供诸如在图12B和12C中示出的相对导带和价带。图12B图示在电子装置向HBT和/或光源施加偏压之前的能带图，并且图12C图示在电子装置操作HBT和/或光源以便生成光信号时的能带图。在这些能带图中，基极100的导带边缘比发射极104和集电极102的导带边缘更低（负的ΔEc），并且基极100的价带边缘比发射极104和集电极102的价带边缘更高（正的ΔEv）。该基极100具有相对于发射极106和集电极126的零ΔEc，和相对于发射极106和集电极126的正的ΔEv，由此实现电子从发射极106通过基极100并且到集电极126中的平滑流动。基极100内部和集电极102内部的反掺杂区通过声子辅助的电子和空穴与杂质的散射来提供电流增益。在常规HBT或光电晶体管中不存在这样的电流增益。
当HBT和/或光源包括具有诸如在图11C中图示的四个子层的集电极102时，可以选择基极100、发射极104和集电极材料和掺杂以提供诸如在图11D和11E中示出的相对导带和价带。图11D图示在电子装置向光源施加偏压之前的能带图，并且图11E图示在电子装置操作光源以便生成光信号时的能带图。在这些能带图中，该基极100具有相对于发射极106和集电极126的负的ΔEc，和相对于发射极106和集电极126的正的ΔEv，由此将电子和空穴约束在基极100中并且增加来自电子-空穴复合的光子发射的概率。基极100内部和集电极102内部的反掺杂区通过声子辅助的电子和空穴与杂质的散射来提供电流增益。在常规HBT或HBT光源中不存在这样的电流增益。作为一个示例，可以通过将n型硅用作发射极104、将反掺杂p型超晶格用作基极100、将n型硅用作第一子层126、将反掺杂n型SiGeC用作第二子层128、将n型Si-Ge-C合金用作第三子层130并且将n型硅用作衬底120来生成根据图12B和图12C的能带图。适合的超晶格的一个示例是包括硅、锗和碳的超晶格。如从图12B明显的，在第二子层128和衬底120之间，第三子层130的导带可以具有增加的能级。可以通过改变SiGeC合金的组成来生成该梯度。在某些情况下，更改SiGeC合金的组成以使得在衬底120附近该组成是几乎纯硅，因为在子层128附近Ge和C的百分比最高并且因此带隙最小。
图11A一直到图12C的晶体管和光源包括在发射极104和基极100之间的结处并且还在集电极102和基极100之间的结处的pn结。然而，这些结中的一个或多个可以是p-i-n结。例如，在图11A一直到图12C的上下文中公开的晶体管可以包括作为发射极104和基极100之间的结的反掺杂p-i-n结。作为一个示例，图13A图示具有光传感器的器件的一部分，该光传感器包括经过修改成包括作为发射极104和基极100之间的结的反掺杂p-i-n结的图11C的晶体管。第三半导体16位于基极100和发射极104之间。第三半导体16可以是反掺杂p-i-n结的本征半导体。当第一半导体用作基极100时，来自上面公开的反掺杂结中的一个的第二半导体14可以用作发射极。当第二半导体用作基极100时，来自上面公开的反掺杂结中的一个的第一半导体12可以用作发射极。备选地，没有被包括在上面公开的反掺杂结中的一个中的第四半导体可以用作发射极。
在某些情况下，在发射极104和基极100之间的反掺杂p-i-n结是异质结。当该器件包括在发射极104和基极100之间的反掺杂p-i-n结和在基极100和集电极102之间的反掺杂pn结时，反掺杂p-i-n结可以被配置成具有大于0.3V、0.5V或0.8V和/或小于3V、2V或1V的起始电压，并且反掺杂pn结可以被配置成具有大于0.3V、0.5V或0.8V和/或小于3V、2V或1V的起始电压。
当根据图13A来构造HBT和/或光传感器时，可以选择基极100、发射极104、第三半导体16和集电极材料和掺杂以提供诸如在图13B和13C中示出的导带和价带。图13B图示在电子装置向光传感器施加偏压之前的能带图，并且图13C图示在电子装置操作光传感器以便生成光电流时的能带图。如在图13C中示出的，在基极100和第三半导体16的界面处，第三半导体16的导带的能量可以超过发射极104的导带的能量。因此，第三半导体16可以用作基极100和发射极104之间的隧穿势垒。该隧穿势垒可以加速注入的电子并且提高电子通过基极100朝向集电极的行进速度并且相应地增强HBT的性能。
另外，在图13B和13C中，隧道势垒16具有相对于发射极106和基极100的正的ΔEc。隧穿势垒16具有相对于基极100的负的ΔEv，并且可以具有相对于发射极106的为零或正的ΔEv。该隧道注入器可以加速通过基极100的电子并因此提高HBT的性能。基极100内部和集电极102内部的反掺杂区通过声子辅助的电子和空穴与杂质的散射来提供电流增益。在常规HBT或光电晶体管中不存在这样的电流增益。作为一个示例，可以通过将n型硅用作发射极104、将未掺杂硅用作第三半导体16、将反掺杂p型超晶格用作基极100、将n型Si-Ge-C合金用作第一子层126、将反掺杂n型Si-Ge-C合金用作第二子层128、将n型Si-Ge-C合金用作第三子层130、和将n型硅用作衬底120来生成根据图13C和图13D的能带图。适合的超晶格的一个示例是包括硅、锗和碳的超晶格。如从图13D明显的，在基极100和第二子层128之间，第一子层126的导带可以具有增加的能级。另外，在第二子层128和衬底120之间，第三子层130具有增加的能级。可以通过改变这些层中的材料的组成来生成第一子层126和第三子层130的能级中的这种梯度。例如，当这些层中的一个或多个是SiGeC合金时，可以改变该组成以使得在衬底120附近，该组成是几乎纯硅（在子层128附近，Ge和C的百分比最高并且因此带隙最小）。
可以通过在基极100和集电极102之间或者在基极100和集电极102的子层之间提供势垒来进一步增强基极100中的约束以在价带以及和/或导带中提供势垒。例如，在基极100和集电极102的界面处，集电极102的导带的能量可以超过基极100的导带的能量。当在图13B和图13C的能带图中实现该布置时，该器件操作作为具有从发射极到基极的隧道注入的光源。作为另一示例，在基极100和集电极102的界面处，图11B或图12A的第一区122或者图11C或图13A的第一子层126的导带的能量可以超过基极100的导带的能量。在这些示例中，集电极102的层用作基极100和集电极102之间的约束势垒。该约束势垒可以增强基极100中的电子和空穴约束，以使得在基极（从这里发射光子）中存在电子与空穴的复合的增大的概率。
作为一个示例，可以选择基极100、发射极104、第三半导体16和集电极102材料和掺杂以提供诸如在图13D和图13E中示出的导带和价带。图13D图示在电子装置向光传感器施加偏压之前诸如图11C或图13A中示出的器件的能带图，并且图13E图示在电子装置操作光传感器或晶体管以便生成光信号时的能带图。如从图13E明显的，在基极100和集电极102之间并且还在基极100和发射极104之间存在隧穿势垒。例如，图13E示出在发射极104和第三半导体16的界面处，第三半导体16的导带能量超过发射极104的导带能量并且还示出在基极100和集电极102的界面处，第一子层126的导带能量超过基极100的导带能量。另外，当基极100具有相对于隧穿势垒16和集电极102二者的负的ΔEc和正的ΔEv时，可以完成电子和空穴在基极100中的约束。电子和空穴在基极100中的改进的约束增加通过电子-空穴复合的光子发射的概率。基极100内部和集电极102内部的反掺杂区通过声子辅助的电子和空穴与杂质的散射来提供电流增益。在常规HBT或HBT光源中不存在这样的电流增益。作为一个示例，可以通过将n型硅用作发射极104、将未掺杂硅用作第三半导体16、将反掺杂p型超晶格用作基极100、将n型Si-Ge-C合金用作第一子层126、将反掺杂n型Si-Ge-C合金用作第二子层128、将n型Si-Ge-C合金用作第三子层130、和将n型硅用作衬底120来生成根据图13D和图13E的能带图。适合的超晶格的一个示例是包括硅、锗和碳的超晶格。如从图13D明显的，在基极100和第二子层128之间，第一子层126的导带可以具有增加的能级。另外，在第二子层128和衬底120之间，第三子层130的导带具有增加的能级。可以通过改变这些层中的材料的组成来生成第一子层126和第三子层130的能级中的该梯度。例如，当这些层中的一个或多个是SiGeC合金时，可以改变该组成以使得在衬底120附近，该组成是几乎纯硅（在子层128附近，Ge和C的百分比最高并且因此带隙最小）。
有可能通过将器件构造成使得发射极104经由隧穿过程（其跨从发射极104至基极100的带隙发生）将电荷注入基极100中来抑制载流子从发射极104至基极100的热电子注入。在这些情况下，基极100和发射极104可以被掺杂有相同的极性。该布置可以提供从发射极至基极的注入以便抑制从发射极至基极的温度诱导热电子注入（其是不想要的）。当晶体管或HBT具有p型基极100时，发射极104可以被掺杂以便成为p型发射极104并且当晶体管或光传感器具有n型基极100时，发射极104可以被掺杂以便成为n型发射极。在该掺杂配置的情况下，发射极104和基极100之间的位垒必须足够大以防止多数载流子在发射极和基极之间的自由流动，以便防止在发射极104和基极100之间的“短路”。例如，当该器件具有p型基极时，发射极104和基极100之间的位垒必须足够大以防止空穴流动至发射极和/或从发射极流出。备选地，当该器件具有n型基极时，发射极104和基极100之间的位垒必须足够大以防止电子流动至发射极和/或从发射极流出。可以通过改变发射极和基极在具有势垒的界面处的组成来更改位垒的尺寸。
作为一个示例，可以选择基极100、发射极104、第三半导体16和集电极材料和掺杂以提供诸如在图13F和图13G中示出的导带和价带。图13F图示在电子装置向HBT施加偏压之前诸如图11C或图13A中示出的器件的能带图，并且图13G图示在电子装置操作光传感器或晶体管以便执行电子放大时的能带图。图13F示出在向器件施加偏压之前，发射极104价带的能级在基极价带的能级和基极导带的能级之间。然而，如在图13G中示出的，当电子装置向基极100施加比施加给发射极104的电位更正性的电位时，发射极价带的能级朝向基极导带的能级移动。电位差（即所施加的电压）可以增加直到至基极导带中的隧穿变得显著同时在发射极价带和基极价带之间的位垒防止从基极价带至发射极价带中的注入为止。这些条件可以在能带偏移使得发射极价带和基极导带之间的能量中的势垒（在图13F中标记ΔBT）足够小以可以利用跨第三半导体16的小电压来实现通过隧穿的注入时实现。另外，基极价带顶和第三半导体16价带顶之间的能量势垒（在图13F中标记ΔEVT）比ΔBT更大。在某些情况下，ΔEVT是ΔBT值的多于2倍、3倍或4倍。另外，可以通过在图13F与13G中示出的能带对准（在其中，隧穿势垒16具有比发射极106和基极100的导带边缘更高的导带边缘（正的ΔEc），并且具有比发射极106和基极100的价带边缘更低的价带边缘（负的ΔEv））来完成电子通过发射极100和基极100之间的隧穿势垒16从发射极106的价带至基极100中的带间注入。该注入机制抑制电子从发射极至基极的热电子注入。基极100内部和集电极102内部的反掺杂区通过声子辅助的电子和空穴与杂质的散射来提供电流增益。在常规HBT或光电晶体管中不存在这样的电流增益。作为一个示例，可以通过将p型硅用作发射极104、将未掺杂硅用作第三半导体16、将反掺杂p型超晶格用作基极100、将n型Si-Ge-C合金用作第一子层126、将反掺杂n型Si-Ge-C合金用作第二子层128、将n型Si-Ge-C合金用作第三子层130、和将n型硅用作衬底120来生成根据图13F和图13G的能带图。适合的超晶格的一个示例是包括硅、锗和碳的超晶格。如从图13F明显的，在基极100和第二子层128之间，第一子层126的导带可以具有增加的能级。另外，在第二子层128和衬底120之间，第三子层130的导带具有增加的能级。可以通过改变这些层中的材料的组成来生成第一子层126和第三子层130的能级中的这种梯度。例如，当这些层中的一个或多个是SiGeC合金时，可以改变该组成以使得在衬底120附近，该组成是几乎纯硅（在子层128附近，Ge和C的百分比最高以降低带隙）。
可以与跨从发射极104至基极100（即，从发射极104的价带至基极的导带）的带隙的隧穿结合使用还可以通过使用在基极100和集电极102之间的隧穿势垒来增强的在基极100中的载流子约束。例如，图13F和图13G的器件可以被修改成包括在基极100和集电极102的子层之间的隧穿势垒（如在图13D和图13E的上下文中公开的）。作为一个示例，可以选择基极100、发射极104、第三半导体16和集电极材料和掺杂以提供诸如在图13H和图13I中示出的相对导带和价带。图13H图示在电子装置向光传感器施加偏压之前诸如图13A中示出的器件的能带图，并且图13I图示在电子装置操作光传感器或晶体管以便生成光信号时的能带图。图13H示出在向器件施加偏压之前，发射极价带的能级在基极价带的能级和基极导带的能级之间。图1 3 I 示出从发射极104的价带至基极100的导带的隧穿。另外，隧穿势垒存在于基极100和集电极102之间。例如，图13I示出在基极100和集电极102的界面处，第一子层126的导带能量超过基极100的导带能量。从基极至集电极的导带中的势垒可以提供约束。另外，可以通过在图13F与13G中示出的能带对准（在其中，隧穿势垒16具有比发射极106和基极100的导带边缘更高的导带边缘（正的ΔEc），并且具有比发射极106和基极100的价带边缘更低的价带边缘（负的ΔEv））来完成电子通过发射极100和基极100之间的隧穿势垒16从发射极106的价带至基极100中的带间注入。伴随地，该集电极102具有比基极100更高的导带边缘（正的ΔEc）和比基极100更低的价带边缘（负的ΔEv），以使得电子和空穴被约束在基极100中，并且因此与光子的发射的复合的概率被增强。基极100内部和集电极126内部的反掺杂区通过声子辅助的电子和空穴与杂质的散射来提供电流增益。在常规HBT或HBT光源中不存在这样的电流增益。作为一个示例，可以通过将p型硅用作发射极104、将未掺杂硅用作第三半导体16、将反掺杂p型超晶格用作基极100、将n型Si-Ge-C合金用作第一子层126、将反掺杂n型Si-Ge-C合金用作第二子层128、将n型Si-Ge-C合金用作第三子层130、和将n型硅用作衬底120来生成根据图13H和图13I的能带图。适合的超晶格的一个示例是包括硅、锗和碳的超晶格。如从图13H明显的，在第二子层128和衬底120之间，第三子层130的导带具有增加的能级。可以通过改变这些层中的材料的组成来生成第一子层126和第三子层130的能级中的这种梯度。例如，当这些层中的一个或多个是SiGeC合金时，可以改变该组成以使得在衬底120附近，该组成是几乎纯硅，Ge和C的百分比增加以降低在子层128附近的带隙。
为了简化该公开内容的目的，在图4A一直到图13I的上下文中公开的晶体管通常被视为NPN晶体管。然而，掺杂极性可以被反过来以便提供如本领域中熟知的PNP晶体管。另外，该第一半导体和第二半导体通常被公开为二者都被反掺杂；然而，如在图1以及该说明书中的别的地方指出的，不需要该第一半导体和第二半导体二者都被掺杂以便实现通过声子辅助机制的放大。因此，在上述器件的某些情况下，该第一半导体被反掺杂而没有对第二半导体进行反掺杂，或者第二半导体被反掺杂而没有对第一半导体进行反掺杂。
供在反掺杂结中使用的适合第一半导体12包括但不限于：Si、Si1-xGex、Si1-yCy、和Si1-x-yGexCy。供在反掺杂结中使用的适合第二半导体14包括但不限于：Si、Si1-xGex、Si1-yCy、和Si1-x-yGexCy。供在反掺杂结中使用的适合第三半导体16包括但不限于：Si、Si1-xGex、Si1- yCy、和Si1-x-yGexCy。供在反掺杂结中使用的适合n型掺杂剂包括但不限于：P、As和Sb。供在反掺杂结中使用的适合p型掺杂剂包括但不限于：B、Ga和In。
如上面指出的，该第三半导体16可以包括超晶格（诸如上面公开的SiGeC超晶格以及上面公开的其他超晶格）或者由所述超晶格组成。另外或备选地，该器件可以包括光吸收介质、增益介质、光传感器或光源，其包括超晶格或由超晶格组成。这些超晶格可以包括重复多次以便形成超晶格的单元。每个超晶格单元都具有彼此平行的多个原子面。例如，图14是超晶格系统的横截面。该超晶格系统包括位于衬底152上的超晶格150。该超晶格150包括各种各样的超晶格单元154。每个超晶格单元154都是可以被重复以便创建超晶格150的最小单位。该单元154中的每一个都包括布置在多个原子面156中的原子，该多个原子面156中的每一个都与超晶格150位于其上的衬底152的表面平行或基本平行并且彼此平行或基本平行。
可以使用下面的符号（CC1）ap1-（CC2）ap2…-（CCn）apn来表述超晶格单元154的组成，在这里CCn表示原子面n的化学组成并且apn表示具有由CCn表示的化学组成的原子面156的数目。当apn大于1时，相关联的原子面156在超晶格单元154中互相直接邻近。例如，当apn大于1时，相关联的原子面156可以互相共价键合。超晶格单元154中的原子面156中的至少两个具有不同的化学组成。
在某些情况下，该超晶格单元中的原子面中的至少两个具有不同的化学组成。该超晶格单元中的原子面中的一个或多个可以包括碳。包括碳的一个或多个原子面中的一个或多个中的每一个还可以包括10%或更多的替代碳。在某些情况下，该超晶格单元包括小于或等于40、20、10或5的原子面的总数目。在某些情况下，该超晶格单元中的原子面中的一个或多个包括锡和/或铅。该超晶格可以具有从由以下各项组成的组中选择的一个、两个、三个或更多特征：具有不同化学组成的超晶格单元中的原子面中的至少两个、包括碳的超晶格单元中的原子面中的一个或多个、包括10%或更多的替代碳的一个或多个原子面中的一个或多个，该超晶格单元包括小于或等于40、10或5的原子面的总数目，并且该超晶格单元中的原子面中的一个或多个包括锡和/或铅。
在某些情况下，原子面中的至少一个具有在布里渊区的Z点（和/或其等效Y）处具有价带最大值的材料的化学组成。例如，该原子面中的至少一个具有在布里渊区的从由Z点和Y点组成的组中选择的点处具有价带最大值的材料的化学组成。在一个示例中，该至少一个原子面具有由Si2Sn2C表示的化学组成。
在某些情况下，超晶格单元被重复多次以便形成超晶格。每个超晶格单元都具有互相平行的多个原子面。该超晶格在布里渊区的K或K’点处具有导带最大值。在某些情况下，该超晶格由（Si5）4-（Si5C）4来表示。
在某些情况下，包括在超晶格中的一个或多个原子面是有序的原子面，其具有从由以下各项组成的组中选择的化学组成：Si4C、Ge4C、Sn4C、Si4Ge、Ge4Si、Si6C2、Ge6C2、Sn6C2、SiGe3C、Si2Ge2C、Si3GeC、SiSn3C、Si2Sn2C、Si3SnC、GeSn3C、Ge2Sn2C、和Ge3SnC。当一个面是有序的时，不同超晶格单元中的对应晶格点中的每一个都被相同元素的原子占用。在某些情况下，包括在超晶格中的一个或多个原子面不是有序的并且具有从由以下各项组成的组中选择的化学组成：Si1-xGex（在这里x大于或等于0和/或小于或等于1）、Si1-yCy（在这里y大于或等于0或0.1和/或小于或等于0.25）、Si1-x-yGexCy（在这里x大于或等于0或0.1和/或小于或等于1，并且y大于或等于0或0.01和/或小于或等于0.25）、Si1-zSnz（在这里z大于或等于0或0.01和/或小于或等于0.1）、Ge1-zSnz（在这里z大于或等于0或0.01和/或小于或等于0.05）、C1-zSnz（在这里z大于或等于0和/或小于1，并且在一个示例中z是0.20或0.25）、Si1-x-zGexSnz（在这里x大于或等于0或0.1和/或小于或等于1，并且z大于或等于0或0.01和/或小于或等于0.1）、Si1-y-zCySnz（在这里y大于或等于0或0.01和/或小于或等于0.25，并且z大于或等于0或0.01和/或小于或等于0.1）、Ge1-y-zCySnz（在这里y大于或等于0或0.01和/或小于或等于0.25，并且z大于或等于0或0.01和/或小于或等于0.25）、Si1-x-y-zGexCySnz（在这里x大于或等于0或0.1和/或小于或等于1，并且y大于或等于0或0.01和/或小于或等于0.25，并且z大于或等于0或0.01和/或小于或等于0.25）、Si1-xPbx（在这里x大于或等于0.001或0.01和/或小于或等于0.1）、Si1-x-yPbxCy（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25）、Si1-x-y-zPbxCyGez（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95）、Si1-x-y-z- tPbxCyGezSnt（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95，并且t大于或等于0.001或0.01和/或小于或等于0.25）、Ge1-xPbx（在这里x大于或等于0.001或0.01和/或小于或等于0.1）、Ge1-x-yPbxCy（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25）、Ge1-x-y-zPbxCySnz（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.25）。
在某些情况下，包括碳的一个或多个原子面中的一个或多个是有序的并且具有从由以下各项组成的组中选择的化学组成：Si4C、Ge4C、Sn4C、Si6C2、Ge6C2、Sn6C2、SiGe3C、Si2Ge2C、Si3GeC、SiSn3C、Si2Sn2C、Si3SnC、GeSn3C、Ge2Sn2C、和Ge3SnC。在某些情况下，包括碳的一个或多个原子面不是有序的并且具有从由以下各项组成的组中选择的化学组成：Si1- yCy（在这里y大于0或0.1和/或小于或等于0.25）、Si1-x-yGexCy（在这里x大于或等于0或0.1和/或小于或等于1，并且y大于0或0.01和/或小于或等于0.25）、C1-zSnz（在这里z大于或等于0并且小于1，并且在一个示例中z是0.20或0.25）、Si1-y-zCySnz（在这里y大于0或0.01和/或小于或等于0.25，并且z大于或等于0或0.01和/或小于或等于0.25）、Ge1-y-zCySnz（在这里y大于0或0.01和/或小于或等于0.25，并且z大于或等于0或0.01和/或小于或等于0.25）、以及Si1-x-y-zGexCySnz（在这里x大于或等于0或0.1和/或小于或等于1，并且y大于0或0.01和/或小于或等于0.25，并且z大于或等于0或0.01和/或小于或等于0.25）、Si1-x-yPbxCy（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25）、Si1-x-y-zPbxCyGez（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于0或大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95）、Si1-x-y-z-tPbxCyGezSnt（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于0或者大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95，并且t大于或等于0.001或0.01和/或小于或等于0.25）、Ge1-x-yPbxCy（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25）、Ge1-x-y-zPbxCySnz（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于0或者大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.25）。
在某些情况下，每一个都包括锡的一个或多个原子面中的一个或多个是有序的并且具有从由以下各项组成的组中选择的化学组成：Sn4C、Sn6C2、SiSn3C、Si2Sn2C、Si3SnC、GeSn3C、Ge2Sn2C、和Ge3SnC。在某些情况下，包括锡的一个或多个原子面中的一个或多个不是有序的并且具有从由以下各项组成的组中选择的化学组成：Si1-zSnz（在这里z大于0或0.01和/或小于或等于0.1）、Ge1-zSnz（在这里z大于0或0.01和/或小于或等于0.05）、C1-zSnz（在这里z大于0和/或小于1，并且在一个示例中z是0.20或0.25）、Si1-x-zGexSnz（在这里x大于或等于0或0.1和/或小于或等于1，并且z大于0或0.01和/或小于或等于0.1）、Si1-y-zCySnz（在这里y大于或等于0或0.01和/或小于或等于0.25，并且z大于0或0.01和/或小于或等于0.25）、Ge1-y-zCySnz（在这里y大于或等于0或0.01和/或小于或等于0.25，并且z大于0或0.01和/或小于或等于0.25）、Si1-x-y-zGexCySnz（在这里x大于或等于0或0.1和/或小于或等于1，并且y大于或等于0或0.01和/或小于或等于0.25，并且z大于0或0.01和/或小于或等于0.25）、Si1-x-y-z-tPbxCyGezSnt（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95，并且t大于0或者大于或等于0.001或0.01和/或小于或等于0.25）、以及Si1-x-y-z-tPbxCyGezSnt（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95，并且t大于0或者大于或等于0.001或0.01和/或小于或等于0.25）、以及Ge1-x-y-zPbxCySnz（在这里x大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.25）。
在某些情况下，包括铅的一个或多个原子面中的一个或多个不是有序的并且具有从由以下各项组成的组中选择的化学组成：Si1-xPbx（在这里x大于0或者大于或等于0.001或0.01和/或小于或等于0.1）、Si1-x-yPbxCy（在这里x大于0或者大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25）、Si1-x-y-zPbxCyGez（在这里x大于0或者大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95）、Si1-x-y-z-tPbxCyGezSnt（在这里x大于0或者大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.85或0.95，并且t大于或等于0.001或0.01和/或小于或等于0.25）、Ge1- xPbx（在这里x大于0或者大于或等于0.001或0.01和/或小于或等于0.1）、Ge1-x-yPbxCy（在这里x大于0或者大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25）、Ge1-x-y-zPbxCySnz（在这里x大于0或者大于或等于0.001或0.01和/或小于或等于0.1，并且y大于或等于0.001或0.01和/或小于或等于0.25，并且z大于或等于0.001或0.01和/或小于或等于0.25）。
上面的超晶格材料可以具有在适合于在上面的应用中使用的范围内的直接带隙。通常期望在诸如硅的材料上生长这些超晶格，这归因于其常用在CMOS技术中和/或归因于硅中存在的低缺陷水平。当在具有缺陷的表面上生长超晶格时，这些缺陷常常传播到超晶格自身中。然而，超晶格的性能水平常常随着缺陷水平增加而下降。当在硅衬底上生长现有的超晶格时，通常在衬底和超晶格之间需要具有比硅的晶格常数更大的晶格常数的弛豫缓冲层以便实现直接带隙并实现至少部分应变补偿。这些缓冲层是附加的缺陷源。当在诸如硅之类的衬底上生长时，所公开的超晶格材料中的许多不需要这些缓冲层。因此，这些超晶格更可能具有降低的缺陷水平。进一步地，仿真结果指示所公开的超晶格材料可以被用来设计具有特定带隙特征的超晶格。
进一步地，所公开的超晶格中的一个或多个面可以是在布里渊区的Z点（和/或其等效Y）处具有价带最大值的材料。在某些情况下，这些材料是直接带隙材料。将这些材料包括在所公开的超晶格中可以提供在布里渊区的不同于伽马点的区域中的垂直过渡（在k空间中）和跨异质结的垂直过渡（在k空间中），在其中一种材料在Z点（和/或其等效Y）处具有导带最小值并且其他还在Z点（和/或其等效Y）处具有价带最大值，但是在其中这些材料没有一个必然是直接带隙材料。
可以在2013年10月25日提交的题为“Superlattice Materials andApplications”且以其整体并入本文中的美国专利申请序列号61/895，971中以及还在2014年9月23日提交的题为“Superlattice Materials and Applications”且以其整体并入本文中的PCT专利申请PCT/US2014/057066、公开号WO 2105042610中找到关于上面的超晶格的附加信息。在某些情况下，上面的描述中的Si-Ge-C包括超晶格，该超晶格包括硅、锗和碳，由硅、锗和碳组成或基本由硅、锗和碳组成，并且如在美国专利申请序列号61/895，971中公开的那样构造。
如在图3B的上下文中公开的，半导体中的一个或多个的反掺杂在半导体中产生施主态和/或受主态。为了简化该说明，在上面的能带能量图的许多中没有图示这些施主态和/或受主态。
鉴于这些教导，对本领域中的普通技术人员来说，该发明的其他实施例、组合和修改将容易发生。因此，本发明仅仅由所附权利要求来限制，当结合上面的说明书和附图来查看时该权利要求包括所有这样的实施例和修改。

Claims (25)

1.一种电器件，包括：
从由pn结或p-i-n结组成的组中选择的反掺杂异质结，该反掺杂异质结包括利用n型主掺杂剂掺杂的第一半导体和利用p型主掺杂剂掺杂的第二半导体；
从由第一半导体和第二半导体组成的组中选择的被反掺杂的第一反掺杂组件，该第一反掺杂组件被掺杂有一个或多个反掺杂剂，该一个或多个反掺杂剂具有与包括在该第一反掺杂组件中的主掺杂剂的极性相反的极性；以及
某一水平的n型主掺杂剂、p型主掺杂剂以及该一个或多个反掺杂剂，其使得该反掺杂异质结通过声子辅助机制来提供放大并且该放大具有小于1V的起始电压。
2.根据权利要求1所述的电器件，其中该起始电压大于0.1V并且小于0.9V。
3.根据权利要求1所述的电器件，其中该第一半导体和该第二半导体被反掺杂。
4.根据权利要求1所述的电器件，其中该第一反掺杂组件中的一个或多个反掺杂剂的总浓度多于该第一反掺杂组件中的掺杂剂的总百分比的10%并且小于该第一反掺杂组件中的掺杂剂的总百分比的50%。
5.根据权利要求4所述的电器件，其中该第一反掺杂组件中的一个或多个反掺杂剂的总浓度多于2.0E17cm-3。
6.根据权利要求5所述的电器件，其中该第一反掺杂组件中的主掺杂剂的总浓度多于包括在该第一反掺杂组件中的半导体的针对导带或者价带的态密度。
7.根据权利要求1所述的电器件，进一步包括第二反掺杂组件，
当该第一反掺杂组件是第二半导体时，该第二反掺杂组件是第一半导体，以及
当该第一反掺杂组件是第一半导体时，该第二反掺杂组件是第二半导体。
8.根据权利要求7所述的电器件，其中该第一反掺杂组件中的一个或多个反掺杂剂的总浓度多于该第一反掺杂组件中的掺杂剂的总百分比的1%并且小于该第一反掺杂组件中的掺杂剂的总百分比的50%；以及
该第二反掺杂组件中的一个或多个反掺杂剂的总浓度多于该第一反掺杂组件中的掺杂剂的总百分比的10%并且小于该第一反掺杂组件中的掺杂剂的总百分比的50%。
9.根据权利要求1所述的电器件，其中该反掺杂异质结是pn结。
10.根据权利要求1所述的电器件，其中该反掺杂异质结是p-i-n结，其包括在第一半导体和第二半导体之间的第三半导体，
该第三半导体是本征半导体，并且
该第三半导体是超晶格。
11.根据权利要求10所述的电器件，其中该超晶格包括被重复多次以便形成该超晶格的超晶格单元，
每一个超晶格单元都具有互相平行的多个有序原子面，
超晶格单元中的原子面中的至少两个具有不同的化学组成，并且超晶格单元中的原子面中的一个或多个包括碳。
12.根据权利要求11所述的电器件，其中包括碳的一个或多个原子面中的一个或多个中的每个都包括多于10%的替代碳。
13.根据权利要求10所述的电器件，其中该超晶格包括被重复多次以便形成该超晶格的超晶格单元，
每一个超晶格单元都具有互相平行的多个有序原子面，
超晶格单元中的原子面中的至少两个具有不同的化学组成并且超晶格单元中的原子面中的一个或多个包括铅。
14.根据权利要求11所述的电器件，其中包括碳的一个或多个原子面中的一个或多个中的每个都包括小于或等于10%的替代铅。
15.根据权利要求10所述的电器件，其中该超晶格包括被重复多次以便形成该超晶格的超晶格单元，
每一个超晶格单元都具有互相平行的多个有序原子面，
超晶格单元中的原子面中的至少两个具有不同的化学组成并且超晶格单元中的原子面中的一个或多个包括锡。
16.根据权利要求11所述的电器件，其中包括碳的一个或多个原子面中的一个或多个中的每个都包括多于10%的替代锡。
17.根据权利要求12所述的电器件，其中包括在该超晶格中的原子面的总数目小于或等于20。
18.根据权利要求1所述的电器件，其中该反掺杂异质结被包括在光电二极管中。
19.根据权利要求1所述的电器件，其中该反掺杂异质结被包括在晶体管中。
20.根据权利要求19所述的电器件，其中该晶体管是隧道晶体管，其包括源极、漏极和沟道。
21.根据权利要求20所述的电器件，其中该第一半导体是源极并且该第二半导体是漏极。
22.根据权利要求19所述的电器件，其中该晶体管是异质结双极型晶体管，其包括在发射极和集电极之间的基极。
23.根据权利要求22所述的电器件，其中该反掺杂异质结是在基极和集电极之间的结。
24.根据权利要求23所述的电器件，其中该反掺杂异质结是pn结，并且进一步包括：
在基极和发射极之间的p-i-n异质结。
25.根据权利要求1所述的电器件，其中该反掺杂异质结被包括在激光腔中。
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