KR20150031900A - 전계효과 트랜지스터 및 그 제조방법 - Google Patents

전계효과 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명의 실시 형태는 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명의 실시 형태에 따른 전계효과 트랜지스터는, 기판; 상기 기판 상에 배치된 절연층; 상기 절연층 상에 배치되는 전극; 상기 기판의 일측에 배치되고, 상기 기판과 에너지 밴드(energy band) 구조가 다른 제1 반도체 층; 및 상기 기판의 타측에 배치되고, 상기 기판과 에너지 밴드 구조가 다른 제2 반도체 층; 을 포함하고, 상기 기판의 에너지 밴드 갭(energy band gap)은 상기 제1 반도체 층 및 상기 제2 반도체 층의 에너지 밴드 갭보다 크다.

Description

전계효과 트랜지스터 및 그 제조방법 {FIELD EFFECT TRANSISTOR AND ITS MANUFACTURING METHOD}
본 발명은 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
전계효과 트랜지스터(Field-Effect Transistor, FET)는 소오스(source), 드레인(drain) 및 게이트(gate)를 갖는 반도체 소자이다. 이러한 전계효과 트랜지스터는 게이트와 소오스 간의 전압에 의해 발생하는 정전계(electrostatic field)로 소오스와 드레인 사이의 전류를 제어할 수 있는 반도체 소자이다. 또한, 전계효과 트랜지스터는 n 또는 p형 불순물을 주입(ion implantation)하여 n-p-n형 트랜지스터 또는 p-n-p형 트랜지스터로 제조된다.
종래의 전계효과 트랜지스터는 하나의 물질에 채널 영역, 소오스 영역 및 드레인 영역이 형성된다. 따라서, 종래의 전계효과 트랜지스터는 하나의 물질에 형성되기 때문에 채널 영역과 소오스 영역의 경계면에 접합(junction)이 형성되고, 채널 영역과 드레인 영역의 경계면에 접합이 형성된다.
이러한 전계효과 트랜지스터의 경우 작은 크기로 스케일링(scaling)하였을 때 게이트 길이가 감소하게 되면서 단 채널 효과(short channel effect)가 발생하였다. 여기서, 단 채널 효과는 pn접합에서 일어나는 역 바이어스 전류(reverse bias current) 및 문턱전압 이하(subthreshold)의 누설전류(leakage current) 등에 의하여 발생한다.
이러한, 단 채널 효과를 해결하기 위해 게이트 조종성이 좋은 핀펫(Fin Field Effect Transistor, FinFET), 이동도를 극대화하기 위한 III-V족 화합물 전계효과 트랜지스터 및 전계에 따른 드리프트(drift) 효과를 쓰지 않고 터널링(tunneling) 효과에 의존하는 터널링 펫(Tunneling FET) 등의 다양한 소자들이 대두되고 있으나 뚜렷한 해결책은 아직 불분명한 상태이다.
따라서, 이러한 단 채널 효과를 해결하기 위해 역 바이어스 전류 및 문턱전압 이하의 누설전류를 줄일 수 있는 전계효과 트랜지스터의 연구가 필요하게 되었다.
본 발명은 pn접합에서 일어나는 역 바이어스 전류를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법을 제공한다.
또한, 본 발명은 문턱전압 이하의 누설전류를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법을 제공한다.
본 발명의 실시 형태에 따른 전계효과 트랜지스터는, 기판; 상기 기판 상에 배치된 절연층; 상기 절연층 상에 배치되는 전극; 상기 기판의 일측에 배치되고, 상기 기판과 에너지 밴드(energy band) 구조가 다른 제1 반도체 층; 및 상기 기판의 타측에 배치되고, 상기 기판과 에너지 밴드 구조가 다른 제2 반도체 층; 을 포함하고, 상기 기판의 에너지 밴드 갭(energy band gap)은 상기 제1 반도체 층 및 상기 제2 반도체 층의 에너지 밴드 갭보다 크다.
여기서, 상기 제1 반도체 층과 상기 기판의 경계면 및 상기 기판과 상기 제2반도체 층의 경계면에 공핍 영역(depletion region)이 형성되지 않을 수 있다.
여기서, 상기 제1 반도체 층 및 상기 제2 반도체 층은 p형 불순물을 포함하고, 상기 기판의 밸런스 밴드(valence band)는 상기 제1 반도체 층 및 상기 제2 반도체 층의 밸런스 밴드보다 낮을 수 있다.
여기서, 상기 제1 반도체 층 및 상기 제2 반도체 층은 n형 불순물을 포함하고, 상기 기판의 컨덕션 밴드(conduction band)는 상기 제1 반도체 층 및 상기 제2 반도체 층의 컨덕션 밴드보다 높을 수 있다.
여기서, 상기 기판은 진성 반도체를 포함할 수 있다.
한편, 본 발명의 실시 형태의 다른 카테고리로서, 전계효과 트랜지스터의 제조방법은, 기판 상에 절연층을 형성하는 절연층 형성 단계; 상기 절연층 상에 전극을 형성하는 전극 형성 단계; 상기 전극을 패터닝(patterning)하는 패터닝 단계; 상기 절연층 및 상기 기판을 식각하는 식각 단계; 상기 기판의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 제1 반도체 층을 상기 식각된 기판의 일측에 형성하고, 상기 기판의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 제2 반도체 층을 상기 식각된 기판의 타측에 형성하는 제1 반도체 층 및 제2 반도체 층 형성 단계; 및 상기 제1 반도체 층 및 상기 제2 반도체 층에 불순물을 주입하는 이온주입(Ion Implantation) 단계; 를 포함한다.
여기서, 상기 이온주입 단계는, 상기 제1 반도체 층 및 상기 제2 반도체 층에 상기 기판의 밸런스 밴드보다 높은 밸런스 밴드를 갖도록 p형 불순물을 주입하는 단계일 수 있다.
여기서, 상기 이온주입 단계는, 상기 제1 반도체 층 및 상기 제2 반도체 층에 상기 기판의 컨덕션 밴드보다 낮은 컨덕션 밴드를 갖도록 n형 불순물을 주입하는 단계일 수 있다.
여기서, 상기 기판은 진성 반도체를 포함할 수 있다.
본 발명의 실시 형태에 따른 전계효과 트랜지스터 및 그 제조방법은 pn접합에서 일어나는 역 바이어스 전류를 줄일 수 있는 이점이 있다.
또한, 본 발명의 실시 형태는 문턱전압 이하의 누설전류를 줄일 수 있는 이점이 있다.
또한, 본 발명의 실시 형태는 온 상태에서 전류를 더 높일 수 있는 이점이 있다.
도 1은 실시 형태에 따른 전계효과 트랜지스터의 단면도이다.
도 2a 내지 도 2d는 실시 형태에 따른 전계효과 트랜지스터의 제조과정을 도시한다.
도 3a 및 도 3b는 각각 종래의 전계효과 트랜지스터의 순수 도핑 농도 그래프 및 실시 형태에 따른 전계효과 트랜지스터의 순수 도핑 농도 그래프이다.
도 4는 실시 형태에 따른 전계효과 트랜지스터의 플랫 밴드 상태의 에너지 밴드 다이어그램이다.
도 5는 실시 형태에 따른 전계효과 트랜지스터의 오프 상태의 에너지 밴드 다이어그램이다.
도 6은 실시 형태에 따른 전계효과 트랜지스터의 온 상태의 에너지 밴드 다이어그램이다.
도 7은 실시 형태에 따른 전계효과 트랜지스터와 종래의 전계효과 트랜지스터의 VG-ID 비교 그래프이다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 발명에 따른 실시 형태의 설명에 있어서, 어느 한 element가 다른 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 형태에 따른 전계효과 트랜지스터 및 그 제조방법을 설명한다.
<실시 형태>
도 1은 실시 형태에 따른 전계효과 트랜지스터의 단면도이다.
도 1을 참조하면, 실시 형태에 따른 전계효과 트랜지스터(10)는 기판(substrate, 100), 절연층(insulation layer, 200), 전극(electrode, 300), 제1 반도체 층(first semiconductor layer, 400) 및 제2 반도체 층(second semiconductor layer, 500)을 포함할 수 있다.
기판(100)에는 채널(channel) 영역이 형성될 수 있다. 구체적으로, 채널 영역은 제1 반도체 층(400)과 제2 반도체 층(500) 사이에 형성될 수 있다.
기판(100)은 진성(intrinsic) 반도체(i)를 포함할 수 있다. 여기서, 상기 진성 반도체(i)는 Ⅳ족 원소로서, 최외각전자(peripheral electron)가 4개인 물질을 뜻한다.
기판(100)의 에너지 밴드 갭(energy band gap)은 후술하게 될 제1 반도체 층(400) 및 제2 반도체 층(500)의 에너지 밴드 갭보다 클 수 있다. 따라서, 기판(100)은 에너지 포텐셜 장벽(energy potential barrier)을 가질 수 있다. 여기서, 에너지 포텐셜 장벽은 제1 반도체 층(400)과 제2 반도체 층(500) 사이에서 전자(electron)의 이동을 방해하는 장벽이다.
절연층(200)은 기판(100)과 전극(300) 사이에 배치되어 기판(100)과 전극(300) 사이의 캐리어(carrier)들의 이동을 막고 전기의 절연을 시켜주는 절연체의 역할을 한다. 절연층(200)은 산화막(Oxide) 및 질화막(Nitride)이거나 액체(liquid) 및 기체(gas) 중 하나일 수 있다.
전극(300)은 절연층(200) 상에 배치될 수 있다. 전극(300)은 게이트(gate) 전극일 수 있다. 따라서, 전극(300)에 전압을 인가하면, 전계효과 트랜지스터(10)는 온(on) 또는 오프(off) 상태를 가질 수 있다. 여기서, 온 상태는 전극(300)에 동작 전압(operating voltage) 이상의 전압이 인가된 상태를 의미한다. 반대로, 오프 상태는 전극(300)에 동작 전압 미만의 전압이 인가된 상태를 의미한다. 전극(300)은 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등을 포함할 수 있다.
제1 반도체 층(400)은 기판(100)의 일측에 이종접합(heterojunction)으로 배치될 수 있고, 제2 반도체 층(500)은 기판(100)의 타측에 이종접합으로 배치될 수 있다. 여기서, 이종접합은 에너지 밴드 구조가 다른 두 물질을 접촉시키는 접합이다. 따라서, 제1 반도체 층(400)과 기판(100)은 서로 다른 에너지 밴드 구조를 갖고, 기판(100)과 제2 반도체 층(500)은 서로 다른 에너지 밴드 구조를 갖는다.
제1 반도체 층(400) 및 제2 반도체 층(500)은 실리콘(Si) 70%, 게르마늄(Ge) 30%의 비율인 실리콘-게르마늄(Si-Ge)을 포함하는 n+ 형 반도체 층일 수 있다. 제1 반도체 층(400) 및 제2 반도체 층(500)의 에너지 밴드 갭은 기판(100)의 에너지 밴드 갭보다 작을 수 있다. 여기서, 제1 반도체 층(400)은 소오스(source) 영역이고, 제2 반도체 층(500)은 드레인(drain) 영역일 수 있다. 여기서, 제1 반도체 층(400) 및 제2 반도체 층(500)은 서로 같은 물질을 포함할 수 있고, 제1 반도체 층(400) 및 제2 반도체 층(500)은 서로 다른 물질을 포함할 수 있다.
제1 반도체 층(400)와 기판(100)의 경계면 및 기판(100)과 제2 반도체 층(500)의 경계면에는 공핍 영역(depletion region)이 형성되지 않을 수 있다. 자세하게는 도 3a 및 도 3b에서 설명하도록 한다.
이하에서는 도 1 및 도 2를 참조하여 실시 형태에 따른 전계효과 트랜지스터(10)의 제조방법을 순차적으로 설명하도록 한다.
도 2a 내지 도 2d는 실시 형태에 따른 전계효과 트랜지스터의 제조과정을 도시한다.
도 2a에 도시된 바와 같이, 먼저 기판(100), 절연층(200) 및 전극(300)을 형성한다. 구체적으로, 진성 반도체(i)를 포함하는 기판(100) 상에 산소 또는 수증기 등을 노출시켜 절연층(200)을 형성한 후, 절연층(200) 상에 전극(300)을 증착(evaporation)한다.
여기서, 기판(100)의 에너지 밴드 갭은 이후에 형성되는 제1 반도체 층(400) 및 제2 반도체 층(500)의 에너지 밴드 갭보다 클 수 있다. 따라서, 전계효과 트랜지스터(10)가 오프 상태일 때, 기판(100)은 에너지 포텐셜 장벽이 형성될 수 있다.
여기서, 절연층(200)은 산화막(Oxide) 및 질화막(Nitride)이거나 액체(liquid) 및 기체(gas) 중 하나일 수 있다.
여기서, 전극(300)은 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등을 포함할 수 있다.
도 2b에 도시된 바와 같이, 전극(300)을 패터닝(patterning)한다. 구체적으로, 패터닝 공정을 이용하여 전극(300)을 원하는 모양으로 패터닝한다.
도 2c에 도시된 바와 같이, 절연층(200) 및 기판(100)을 식각한다. 구체적으로, 전극(300)이 패터닝 되면, 식각 공정을 이용하여 절연층(200) 및 기판(100)을 식각한다.
여기서, 상기 절연층(200) 및 기판(100)의 식각은 상기 패터닝된 전극(300)을 마스크로 이용하여 식각할 수 있다. 여기서, 기판(100)에 식각된 영역은 제1 반도체 층(400) 및 제2 반도체 층(500)이 형성될 수 있는 영역일 수 있다.
도 2d에 도시된 바와 같이, 제1 반도체 층(400) 및 제2 반도체 층(500)을 형성한다. 구체적으로, 에피택시(epitaxy) 성장 공정을 이용하여 실리콘(Si) 70%, 게르마늄(Ge) 30%의 비율인 실리콘-게르마늄(Si-Ge)을 포함하는 제1 반도체 층(400) 및 제2 반도체 층(500)을 형성한다. 제1 반도체 층(400) 및 제2 반도체 층(500)이 형성되면 제1 반도체 층(400) 및 제2 반도체 층(500)에 이온 주입(ion implantation) 등을 이용하여 n형 불순물을 1019cm-3 이상 주입하여 n+형 반도체 층을 형성한다.
여기서, 제1 반도체 층(400) 및 제2 반도체 층(500)의 에너지 밴드 갭은 기판(100)의 에너지 밴드 갭보다 작을 수 있다. 여기서, 이온 주입에 사용되는 불순물의 종류(n형 또는 p형) 및 불순물의 농도(+, 0 및 -)는 선택적으로 변경된다.
상기 도 1 및 도 2에서는, n+-i-n+형 접합구조를 갖는 전계효과 트랜지스터를 설명하였지만, 이는 설명의 편의와 이해의 증진을 위한 것으로, 본 발명이 속하는 분야에 통상의 지식을 가진 자라면 기판(100), 제1 반도체 층(400) 및 제2 반도체 층(500)에 포함되는 물질에 따른 p+-i-p+ 형, p0-i-p0 형, p+-p--p+ 형, p+-p+-p+ 형, p0-p--p0 형, n0-i-n0 형, n+-n--n+ 형, n+-n+-n+ 형 및 n0-n--n0 형 접합구조를 갖는 전계효과 트랜지스터를 예측할 수 있을 것이다. 여기서, +는 도핑 농도(doping concentration)가 대략 1019cm-3 이상, 0은 도핑 농도가 대략 1018cm-3~1016cm-3, -는 도핑 농도가 대략 1016cm-3 이하를 의미한다.
구체적으로, 기판(100)은 진성 반도체(i), n+ 형 반도체, n- 형 반도체, p+ 형 반도체 및 p- 형 반도체 중 하나를 포함할 수 있다. 여기서, 기판(100)은 선택에 따라 실리콘 온 인슐레이터(SOI, Silicon-On-Insulator) 기판, 실리콘-게르마늄(Si-Ge) 기판, 게르마늄(Ge) 기판일 수 있다. 또한, 기판(100)은 선택에 따라 인화인듐(InP), 알루미늄갈륨비소(AlGaAs), 인듐갈륨비소(InGaAs), 갈륨비소(GaAs), 질화갈륨(GaN) 등의 Ⅲ-Ⅴ족 화합물 반도체 기판일 수 있다.
또한, 제1 반도체 층(400) 및 제2 반도체 층(500)은 p+ 형 반도체 또는 p0 형 반도체를 포함할 수 있다. 이때, 제1 반도체 층(400) 및 제2 반도체 층(500)은 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 등의 p형 불순물을 포함할 수 있다.
상기와 달리, 제1 반도체 층(400) 및 제2 반도체 층(500)은 n+ 형 반도체 또는 n0 형 반도체를 포함할 수 있다. 이때, 제1 반도체 층(400) 및 제2 반도체 층(500)은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 포함할 수 있다.
전계효과 트랜지스터(10)가 p+-i-p+ 형, p0-i-p0 형, p+-p--p+ 형, p+-p+-p+ 형 및 p0-p--p0 형 중 하나이면, 제1 반도체 층(400)과 제2 반도체 층(500)의 밸런스 밴드(valence band)는 기판(100)의 밸런스 밴드보다 낮다.
여기서, p+-i-p+ 형, p0-i-p0 형, p+-p--p+ 형, p+-p+-p+ 형 및 p0-p--p0 형 중 하나인 전계효과 트랜지스터(10)는 오프 상태일 때 제1 반도체 층(400)과 기판(100) 간의 밸런스 밴드의 오프셋(offset)과 제2 반도체 층(500)과 기판(100) 간의 밸런스 밴드의 오프셋이 클수록 전계효과 트랜지스터(10)의 오프 상태의 전류는 감소하고 전계효과 트랜지스터(10)의 온 상태의 전류는 증가한다.
전계효과 트랜지스터(10)가 n+-i-n+ 형, n0-i-n0 형, n+-n--n+ 형, n+-n+-n+ 형 및 n0-n--n0 형 중 하나이면, 제1 반도체 층(400)과 제2 반도체 층(500)의 컨덕션 밴드(conduction band)는 기판(100)의 컨덕션 밴드보다 높다.
여기서, n+-i-n+ 형, n0-i-n0 형, n+-n--n+ 형, n+-n+-n+ 형 및 n0-n--n0 형 중 하나인 전계효과 트랜지스터(10)는 오프 상태일 때 제1 반도체 층(400)과 기판(100) 간의 컨덕션 밴드의 오프셋과 제2 반도체 층(500)과 기판(100) 간의 컨덕션 밴드의 오프셋이 클수록 전계효과 트랜지스터(10)의 오프 상태의 전류는 감소하고, 전계효과 트랜지스터(10)의 온 상태의 전류는 증가한다.
이하에서는 도 1 내지 도 7을 참조하여 실시 형태에 따른 전계효과 트랜지스터(10)의 특성을 설명하도록 한다. 여기서, 도 3 내지 도 7에서는 제1 반도체 층(400)은 소오스(400)로, 기판(100)은 채널(100)로 및 제2 반도체 층(500)은 드레인(500)으로 대체하여 설명하도록 한다. 여기서, 종래의 전계효과 트랜지스터는 n+-p+-n+ 형이며, 실시 형태에 따른 전계효과 트랜지스터(10)와 같은 크기, 같은 조건에서 제조되었다.
도 3a 및 도 3b는 각각 종래의 전계효과 트랜지스터의 순수 도핑 농도 그래프 및 실시 형태에 따른 전계효과 트랜지스터의 순수 도핑 농도 그래프이다. 구체적으로, 도 3a 및 도 3b의 가로 축은 소오스, 채널 및 드레인의 위치 및 크기를 나타내고, 도 3a 및 도 3b의 세로 축은 도핑 농도를 나타낸다. 또한, 도 3a 및 도 3b의 빨간(red) 선은 소오스, 채널, 드레인 각각의 순수 도핑 농도를 나타낸다.
먼저 도 3a의 빨간 선을 참조하면, 종래의 전계효과 트랜지스터는 소오스(n+)와 채널(p+)의 경계면 및 채널(p+)과 드레인(n+)의 경계면에 공핍 영역이 형성되기 때문에 소오스(n+)와 채널(p+)의 경계면 및 채널(100)과 드레인(n+)의 경계면의 순수 도핑 농도가 채널(p+)의 순수 도핑 농도보다 낮다.
도 3b의 빨간 선을 참조하면, 실시 형태에 따른 전계효과 트랜지스터(10)는 이종접합 구조로 형성되기 때문에 소오스(400)와 채널(100)의 경계면 및 채널(100)과 드레인(500)의 경계면에 공핍 영역이 형성되지 않기 때문에 소오스(400)와 채널(100)의 경계면 및 채널(100)과 드레인(500)의 경계면의 순수 도핑 농도가 채널(100)의 순수 도핑 농도보다 낮지 않다.
따라서, 실시 형태에 따른 전계효과 트랜지스터(10)는 소오스(400)와 채널(100)의 경계면 및 채널(100)과 드레인(500)의 경계면에 공핍 영역이 형성되지 않기 때문에 소오스(400)와 채널(100)의 경계면 및 채널(100)과 드레인(500)의 경계면에 접합(junction)이 형성되지 않음을 확인할 수 있다.
도 4는 실시 형태에 따른 전계효과 트랜지스터의 플랫 밴드(flat band) 상태의 에너지 밴드 다이어그램(Energy Band Diagram)이다. 여기서, 플랫 밴드 상태는 채널(100), 소오스(400) 및 드레인(500)에 존재하는 양전하의 영향을 제거하여 채널(100), 소오스(400) 및 드레인(500)의 에너지 밴드가 평탄하게 된 상태이다.
구체적으로, 도 4의 가로 축은 소오스(400), 채널(100) 및 드레인(500)의 위치 및 크기를 나타내고, 도 4의 세로 축은 에너지 밴드를 나타낸다.
도 4를 참조하면, 실시 형태에 따른 전계효과 트랜지스터(10)는 플랫 밴드 상태에서 채널(100)의 에너지 밴드 갭이 소오스(400) 및 드레인(500)의 에너지 밴드 갭보다 큰 것을 확인할 수 있다.
도 5는 실시 형태에 따른 전계효과 트랜지스터의 오프 상태의 에너지 밴드 다이어그램이다. 여기서, 도 5는 채널(300)에 인가되는 전압이 0V인 오프 상태의 다이어그램이다.
구체적으로, 도 5의 가로 축은 소오스(400), 채널(100) 및 드레인(500)의 위치 및 크기를 나타내고, 도 5의 세로 축은 에너지 밴드를 나타낸다.
도 5를 참조하면, 실시 형태에 따른 전계효과 트랜지스터(10)는 오프 상태에서 소오스(400), 채널(100) 및 드레인(500)사이의 밸런스 밴드의 오프셋을 확인할 수 있다. 따라서, 실시 형태에 따른 전계효과 트랜지스터(10)는 단 채널 효과에 의한 역바이어스 전류와 문턱전압 이하(subthreshold)의 누설전류(leakage current)를 낮출 수 있다.
도 6은 실시 형태에 따른 전계효과 트랜지스터의 온 상태의 에너지 밴드 다이어그램이다. 여기서, 도 6에 도시된 다이어그램은 전극(300)에 인가되는 전압이 2V인 온 상태의 다이어그램이다.
구체적으로, 도 6의 가로 축은 소오스(400), 채널(100) 및 드레인(500)의 위치 및 크기를 나타내고, 도 6의 세로 축은 에너지 밴드를 나타낸다.
도 6을 참조하면, 실시 형태에 따른 전계효과 트랜지스터(10)는 온 상태에서 소오스(400)와 드레인(500) 사이의 컨덕션 밴드의 오프셋을 확인할 수 있다. 따라서, 실시 형태에 따른 전계효과 트랜지스터(10)는 캐리어 산란(scattering) 효과를 방지할 수 있다.
도 7은 실시 형태에 따른 전계효과 트랜지스터와 종래의 전계효과 트랜지스터의 VG-ID 비교 그래프이다. 구체적으로, 가로 축에 도시된 VG는 전극에 인가되는 전압(voltage)이고, 도 7의 세로 축에 도시된 ID는 드레인에 흐르는 전류(current)이다. 도 7의 빨간색(red)으로 표시된 선은 실시 형태에 따른 전계효과 트랜지스터(10)의 전압-전류를 나타낸 선이고, 도 7의 검은색(black)으로 표시된 선은 종래의 전계효과 트랜지스터의 전압-전류를 나타내는 선이다.
도 7을 참조하면, 전극에 인가되는 전압이 0V 이하인 오프 상태일 때는, 실시 형태에 따른 전계효과 트랜지스터(10)의 드레인 전류(ID)가 종래의 전계효과 트랜지스터의 드레인 전류(ID)보다 약 10~70배까지 감소된다. 또한, 전극에 인가되는 전압이 약 1V 이상일 때는, 실시 형태에 따른 전계효과 트랜지스터(10)의 드레인 전류(ID)가 종래의 전계효과 트랜지스터의 드레인 전류(ID)보다 미세하게 크다. 실시 형태에 따른 전계효과 트랜지스터(10)의 드레인 전류(ID)가 종래의 전계효과 트랜지스터의 드레인 전류(ID)보다 미세하게 큰 이유는 실시 형태에 따른 전계효과 트랜지스터(10)는 진성 반도체(i)를 사용하기 때문에 캐리어 산란 효과가 감소되기 때문이다.
이와 같이, 실시 형태에 따른 전계효과 트랜지스터(10)는 기판(100)에 진성 반도체를 사용하기 때문에 캐리어의 산란 효과가 감소된다.
또한, 실시 형태에 따른 전계효과 트랜지스터(10)는 오프상태에서 단 채널 효과에 의한 역바이어스 전류와 문턱전압 이하의 누설전류 문제를 해결할 수 있고, 온 상태에서 캐리어 산란 효과를 방지함으로써 전류를 증가시킬 수 있는 이점이 있다.
또한, 실시 형태에 따른 전계효과 트랜지스터(10)는 순방향 전압 인가 시에만 구동하고, 역방향 전압 인가 시에는 구동하지 않는 단방향성을 가지는 이점이 있다.
또한, 실시 형태에 따른 전계효과 트랜지스터(10)는 단 채널 효과에 강하기 때문에 소자가 작을수록 종래의 전계효과 트랜지스터보다 우수하다는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 형태를 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 200: 절연층
300: 전극 400: 제1 반도체 층
500: 제2 반도체 층

Claims (9)

  1. 기판;
    상기 기판 상에 배치된 절연층;
    상기 절연층 상에 배치되는 전극;
    상기 기판의 일측에 배치되고, 상기 기판과 에너지 밴드(energy band) 구조가 다른 제1 반도체 층; 및
    상기 기판의 타측에 배치되고, 상기 기판과 에너지 밴드 구조가 다른 제2 반도체 층; 을 포함하고,
    상기 기판의 에너지 밴드 갭(energy band gap)은 상기 제1 반도체 층 및 상기 제2 반도체 층의 에너지 밴드 갭보다 큰, 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 반도체 층과 상기 기판의 경계면 및 상기 기판과 상기 제2반도체 층의 경계면에 공핍 영역(depletion region)이 형성되지 않는, 전계효과 트랜지스터.
  3. 제2항에 있어서,
    상기 제1 반도체 층 및 상기 제2 반도체 층은 p형 불순물을 포함하고,
    상기 기판의 밸런스 밴드(valence band)는 상기 제1 반도체 층 및 상기 제2 반도체 층의 밸런스 밴드보다 낮은, 전계효과 트랜지스터.
  4. 제2항에 있어서,
    상기 제1 반도체 층 및 상기 제2 반도체 층은 n형 불순물을 포함하고,
    상기 기판의 컨덕션 밴드(conduction band)는 상기 제1 반도체 층 및 상기 제2 반도체 층의 컨덕션 밴드보다 높은, 전계효과 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 기판은 진성 반도체를 포함하는, 전계효과 트랜지스터.
  6. 기판 상에 절연층을 형성하는 절연층 형성 단계;
    상기 절연층 상에 전극을 형성하는 전극 형성 단계;
    상기 전극을 패터닝(patterning)하는 패터닝 단계;
    상기 절연층 및 상기 기판을 식각하는 식각 단계;
    상기 기판의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 제1 반도체 층을 상기 식각된 기판의 일측에 형성하고, 상기 기판의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 제2 반도체 층을 상기 식각된 기판의 타측에 형성하는 제1 반도체 층 및 제2 반도체 층 형성 단계; 및
    상기 제1 반도체 층 및 상기 제2 반도체 층에 불순물을 주입하는 이온주입(Ion Implantation) 단계; 를 포함하는, 전계효과 트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 이온주입 단계는,
    상기 제1 반도체 층 및 상기 제2 반도체 층에 상기 기판의 밸런스 밴드보다 높은 밸런스 밴드를 갖도록 p형 불순물을 주입하는 단계인, 전계효과 트랜지스터의 제조방법.
  8. 제6항에 있어서,
    상기 이온주입 단계는,
    상기 제1 반도체 층 및 상기 제2 반도체 층에 상기 기판의 컨덕션 밴드보다 낮은 컨덕션 밴드를 갖도록 n형 불순물을 주입하는 단계인, 전계효과 트랜지스터의 제조방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 기판은 진성 반도체를 포함하는, 전계효과 트랜지스터의 제조방법.
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