CN114914324A - 单光子雪崩二极管 - Google Patents

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Abstract

本申请涉及单光子雪崩二极管。一种单光子雪崩二极管可包括基板和由基板支撑的多个结结构。基板可具有彼此相对的上表面和下表面。结结构可由基板支撑以与基板的上表面接触。结结构可包括在垂直于基板的垂直方向上彼此交叠的部分。各个结结构可包括具有第一导电类型并且被设置为与基板的上表面接触的第一杂质区域以及具有第二导电类型并且被设置为与基板的上表面和第一杂质区域的底表面接触的第二杂质区域。各个结结构中的第一杂质区域和第二杂质区域可被配置为通过基板的上表面接收偏置电压。

Description

单光子雪崩二极管
技术领域
本专利文献中公开的技术和实现方式总体上涉及一种单光子雪崩二极管。
背景技术
最近备受关注的飞行时间(TOF)技术可包括从传感器中或传感器周围的光源向对象照射具有脉冲形状的光，接收反射光以测量对象与光源之间的时间，并且基于光速恒定原理提取对象与光源之间的距离。
为了准确地测量TOF，一通过光接收元件接收到光，就需要产生反应。因此，期望具有高灵敏度的光电转换元件。已广泛研究并开发了通过CMOS工艺技术制造的单光子雪崩二极管(SPAD)。
发明内容
所公开的技术的示例实施方式提供一种包括多耗尽区域的单光子雪崩二极管。
在所公开的技术的示例实施方式中，一种单光子雪崩二极管可包括基板以及由基板支撑的多个结结构(junction structure)。基板可具有彼此相对的上表面和下表面。结结构可由基板支撑以与基板的上表面接触。结结构可包括在垂直于基板的垂直方向上彼此交叠的部分。各个结结构可包括：第一杂质区域，其具有第一导电类型并且被设置为与基板的上表面接触；以及第二杂质区域，其具有第二导电类型并且被设置为与基板的上表面和第一杂质区域的底表面接触。各个结结构中的第一杂质区域和第二杂质区域可被配置为通过基板的上表面接收偏置电压。
在所公开的技术的示例实施方式中，一种单光子雪崩二极管可包括：基板、由基板支撑的具有第一导电类型的第一杂质区域、由基板支撑的具有第二导电类型的第二杂质区域、由基板支撑的具有第一导电类型的第三杂质区域以及由基板支撑的具有第二导电类型的第四杂质区域。基板可具有上表面和下表面。第一杂质区域可与基板的上表面接触。第二杂质区域可与基板的上表面部分地接触。第二杂质区域可与第一杂质区域的底表面和侧表面接触。第三杂质区域可与第二杂质区域的底表面接触。第四杂质区域可与基板的上表面部分地接触。第四杂质区域可与第三杂质区域的底表面和侧表面接触。
根据示例实施方式，结结构可彼此垂直交叠以形成包括多耗尽区域的单光子雪崩二极管。因此，该单光子雪崩二极管可具有与多耗尽区域的数量对应的多操作电压(multi-operational voltages)。因此，该单光子雪崩二极管可在各种环境和广泛应用领域中具有改进的检测灵敏度。
附图说明
所公开的技术的主题的以上和其它方面、特征和优点将从以下结合附图进行的详细描述更清楚地理解。
图1A是示出根据所公开的技术的示例实施方式的单光子雪崩二极管的平面图。
图1B是沿着图1A中的线I-I’截取的横截面图。
图2A是示出根据所公开的技术的示例实施方式的单光子雪崩二极管的平面图。
图2B是沿着图2A中的线I-I’截取的横截面图。
图3A是示出根据所公开的技术的示例实施方式的单光子雪崩二极管的平面图。
图3B和图3C是沿着图3A中的线I-I’截取的横截面图。
图4是示出包括根据所公开的技术的示例实施方式的单光子雪崩二极管的电子装置的示图。
图5是示出图4的像素阵列中的SPAD像素的等效电路图。
具体实施方式
将参照附图更详细地描述所公开的技术的各种实施方式。
所公开的示例实施方式可提供一种包括多耗尽区域并具有多个操作电压的单光子雪崩二极管。相比之下，传统单光子雪崩二极管的一些设计可仅具有一个操作电压。单光子雪崩二极管可具有与操作电压对应的光子检测灵敏度和应用领域。因此，当单光子雪崩二极管具有多个操作电压时，单光子雪崩二极管可广泛用在各种领域中。
例如，单光子雪崩二极管可用于包括感光P-N结的光电转换元件。单光子雪崩二极管可接收并检测来自对象的单光子以生成与所检测到的单光子对应的电流脉冲。在可施加高于击穿电压的反向偏置电压(包括阴极与阳极之间的电压)的盖革模式(Geiger mode)下，可由入射单光子触发雪崩击穿以生成电流脉冲。可在单光子雪崩二极管中的耗尽区域处生成雪崩击穿。当对单光子雪崩二极管施加反向偏置电压以增加电场时，通过吸收入射光子而生成的电子可能由于强电场的存在而移动，并且发生碰撞电离以生成电子-空穴对。在施加高于击穿电压的反向偏置电压的盖革模式下操作的单光子雪崩二极管中，载流子(例如，可通过入射光生成的电子或空穴以及可通过碰撞电离生成的电子和空穴)可彼此碰撞以生成大量载流子。因此，尽管单光子入射到单光子雪崩二极管，但是单光子可触发雪崩击穿以生成可测量电流脉冲。
以下，第一导电类型和第二导电类型是指互补导电类型。第一导电类型可为P型，第二导电类型可为N型。第一方向D1、第二方向D2和第三方向D3可彼此基本上垂直。例如，在XYZ坐标中，第一方向D1可为X方向，第二方向D2可为Y方向，第三方向D3可为Z方向。
图1A是示出根据示例实施方式的单光子雪崩二极管的平面图，图1B是沿着图1A中的线I-I’截取的横截面图。
参照图1A和图1B，示例实施方式的单光子雪崩二极管1可包括基板Sub以及多个结结构10、20、30和40。基板Sub具有上表面S1和下表面S2。结结构10、20、30和40可形成在基板Sub上以与基板Sub的上表面S1接触。结结构10、20、30和40可沿着第三方向D3彼此交叠。结结构10、20、30和40中的每一个可包括P-N结二极管。各个结结构的P-N结二极管的阳极和阴极中的每一个可被配置为接收偏置电压以操作单光子雪崩二极管。例如，可调节由不同结结构的阳极和阴极接收的偏置电压以提供二极管的不同操作电压。
此外，单光子雪崩二极管1可包括形成在基板Sub处的隔离区域50。隔离区域50可布置在结结构10、20、30和40中的任何两个相邻的结结构之间。各个隔离区域50可具有被配置为与基板Sub的上表面S1接触的管形状。各个隔离区域50可在第三方向D3上延伸。各个隔离区域50可包括具有第一导电类型的杂质区域或者沟槽型隔离层。沟槽型隔离层可包括形成在基板Sub的上表面S1上的沟槽以及形成在沟槽中的绝缘层。
基板Sub可包括块状单晶硅晶圆、绝缘硅(SOI)晶圆、诸如Si-Ge的化合物半导体晶圆、包括硅外延层的晶圆等。例如，基板Sub可包括掺杂有第一导电类型杂质(例如，P型杂质)的块状单晶硅晶圆。
基板Sub的上表面S1可以是前侧。尽管图中未描绘，可提供图4和图5中用于控制单光子雪崩二极管1的控制电路(例如，形成在基板Sub的上表面S1上)。基板Sub的下表面S2可以是后侧。此外，基板Sub的下表面S2可以是光可入射的入射表面。因此，尽管图中未描绘，滤光器、微透镜等可形成在基板Sub的下表面S2上。
结结构10、20、30和40中的每一个可包括具有第一导电类型的第一杂质区域11、21、31和41以及具有第二导电类型的第二杂质区域12、22、32和42。例如，当第一导电类型可为P型并且第二导电类型可为N型时，第一杂质区域11、21、31和41可对应于阳极并且第二杂质区域12、22、32和42可对应于阴极。结结构10、20、30和40中的每一个中的第一杂质区域11、21、31和41和第二杂质区域12、22、32和42可被配置为与基板Sub的上表面S1接触。第一杂质区域11、21、31和41和第二杂质区域12、22、32和42可被配置为通过基板Sub的上表面S1接收偏压。第二杂质区域12、22、32和42可被配置为围绕第一杂质区域11、21、31和41的侧表面和底表面。具体地，第二杂质区域12、22、32和42可被配置为与第一杂质区域11、21、31和41的侧表面和底表面接触。
位于结结构10、20、30和40的中央部分的第一结结构10的第一杂质区域11可具有板形状。第一结结构10的第二杂质区域12可具有被配置为围绕第一杂质区域的侧表面和底表面的圆柱形状。第一结结构10的第二杂质区域12可具有从基板Sub的上表面S1看的平面环形形状。第一结结构10的第二杂质区域12可具有从基板Sub的下表面S2看的平面板形状。第一结结构10的第二杂质区域12可具有横截面“U”形状。
结结构10、20、30和40当中的第二结结构20可被配置为围绕第一结结构10的侧表面和底表面。因此，第二结结构20中的第一杂质区域21和第二杂质区域22中的每一个可具有圆柱形状。隔离区域50可位于第一结结构10的第二杂质区域12与第二结结构20的第一杂质区域21之间。隔离区域50从基板Sub的上表面S1测量的深度可与隔离区域50内的第一结结构10的深度基本上相同。
在结结构10、20、30和40当中，任两个相邻结结构可被定位为使得两个结结构中的一个结结构相对更靠近基板的中央部分，两个结结构中的另一个结结构相对更靠近基板的边缘部分。相对更靠近基板的中央部分的一个结结构可被称为内结结构，相对更靠近基板的边缘部分的另一结结构可被称为外结结构。外结结构可被配置为围绕内结结构的侧表面和底表面。因此，第二结结构20至第四结结构40中的每一个中的第一杂质区域21、31和41和第二杂质区域22、32和42可具有圆柱形状。第N结结构40的第一杂质区域41可被配置为与第(N-1)结结构30的第二杂质区域32的底表面接触，由此N是大于1的整数。此外，第N结结构40的第一杂质区域41可与第(N-1)结结构30的第二杂质区域32的侧表面间隔开。因此，隔离区域50可被插入到第N结结构40的第一杂质区域41的侧表面与面向第N结结构40的第一杂质区域41的侧表面的第(N-1)结结构30的第二杂质区域32的侧表面之间。当隔离区域50可包括第一导电类型杂质区域时，隔离区域50的杂质掺杂浓度可低于第一杂质区域21、31和41的杂质掺杂浓度。
第二结结构20至第N结结构40中的第一杂质区域21、31和41和第二杂质区域22、32和42的垂直延伸部分的宽度可小于第二结结构20至第N结结构40中的第一杂质区域21、31和41和第二杂质区域22、32和42的水平延伸部分的垂直深度。
如上面提及的，多个结结构10、20、30和40可垂直层叠，使得结结构10、20、30和40中的任何两个相邻的结结构具有彼此接触的公共表面，从而提供具有多耗尽区域的单光子雪崩二极管1。因此，单光子雪崩二极管1可具有与多耗尽区域的数量对应的多操作电压。因此，单光子雪崩二极管1可在各种环境和广泛应用领域中具有改进的检测灵敏度。可在结结构10、20、30和40中的每一个结结构处生成一个耗尽区域。此外，也可在结结构10、20、30和40之间的各个接触区域处生成一个耗尽区域。
图2A是示出根据示例实施方式的单光子雪崩二极管的平面图，图2B是沿着图2A中的线I-I’截取的横截面图。以下，可参照图2A和图2B示出具有不同的三个操作电压的单光子雪崩二极管。
参照图2A和图2B，示例实施方式的单光子雪崩二极管2可包括基板Sub、第一结结构110和第二结结构120。基板Sub可具有上表面S1和下表面S2。第一结结构110可形成在基板Sub上以与基板Sub的上表面S1接触。第二结结构120可被配置为围绕第一结结构110的侧表面和底表面。第一结结构110和第二结结构120中的每一个可包括P-N结二极管。第一结结构110和第二结结构120中的每一个可包括被配置为接收偏压的第一阳极Anode1、第一阴极Cathode1、第二阳极Anode2和第二阴极Cathode2。
基板Sub可包括块状单晶硅晶圆、绝缘硅(SOI)晶圆、诸如Si-Ge的化合物半导体晶圆、包括硅外延层的晶圆等。例如，基板Sub可包括掺杂有第一导电类型杂质(例如，P型杂质)的块状单晶硅晶圆。基板Sub的上表面S1可以是前侧。尽管图中未描绘，图4和图5中用于控制单光子雪崩二极管1的控制电路可形成在基板Sub的上表面S1上。基板Sub的下表面S2可以是后侧。此外，基板Sub的下表面S2可以是光可入射的入射表面。因此，尽管图中未描绘，滤光器、微透镜等可形成在基板Sub的下表面S2上。
第一结结构110可包括具有第一导电类型的第一杂质区域112和具有第二导电类型的第二杂质区域114。当第一导电类型可为P型并且第二导电类型可为N型时，第一杂质区域112可充当第一阳极Anode1并且第二杂质区域114可充当第一阴极Cathode1。第一阳极Anode1和第一阴极Cathode1可被配置为接收偏压。
充当第一阳极Anode1的第一杂质区域112可形成在第二杂质区域114中以与基板Sub的上表面S1接触。第一杂质区域112可具有板形状。第一杂质区域112可位于单光子雪崩二极管2的中央部分。第一杂质区域112的底表面可被配置为与第二杂质区域114接触。用于提供第一操作电压的第一耗尽区域DR1可形成在第一杂质区域112与第二杂质区域114之间的界面区域处。用于将第一操作电压施加到单光子雪崩二极管2以使用第一耗尽区域DR1执行光电转换或变换的偏置电压可被施加到第一阴极Cathode1。接地电压可被施加到第一阳极Anode1、第二阳极Anode2和第二阴极Cathode2。
充当第一阴极Cathode1的第二杂质区域114可形成在基板Sub上以与基板Sub的上表面S1部分地接触。第二杂质区域114可被配置为围绕第一杂质区域112的侧表面和底表面。因此，第二杂质区域114可具有圆柱形状。即，第二杂质区域114可具有从基板Sub的上表面S1看的平面环形形状。相比之下，第二杂质区域114可具有从基板Sub的下表面S2看的平面板形状。此外，第二杂质区域114可具有横截面U形状。第二杂质区域114可通过阱形成工艺来形成。
图2A和图2B可示出第一杂质区域112和第二杂质区域114中的每一个的一个杂质区域。另选地，第一杂质区域112可包括在第三方向D3上层叠的具有第一导电类型的多个杂质区域。此外，第二杂质区域114可包括在第三方向D3上层叠的具有第二导电类型的多个杂质区域。第一杂质区域112和第二杂质区域114中的每一个的层叠的杂质区域可具有不同的掺杂浓度。不同的掺杂浓度可在基板Sub中从上表面S1到下表面S2逐渐减小以防止由耗尽区域的扩大导致的穿孔，从而改进击穿电压特性。
第一结结构110还可包括形成在第二杂质区域114中以围绕第一杂质区域112的侧表面的保护环116。保护环116可被配置为与第一杂质区域112的侧表面接触。保护环116从基板Sub的上表面S1测量的深度可大于第一杂质区域112的深度。当保护环116可包括具有第一导电类型的杂质区域时，保护环116的掺杂浓度可小于第一杂质区域112的掺杂浓度。当保护环116可包括沟槽型隔离层时，沟槽型隔离层可包括形成在基板Sub的上表面S1处的沟槽以及形成在沟槽中的绝缘层。
第二结结构120可包括具有第一导电类型的第三杂质区域122和具有第二导电类型的第四杂质区域124。当第一导电类型可为P型并且第二导电类型可为N型时，第三杂质区域122可充当第二阳极Anode2并且第四杂质区域124可充当第二阴极Cathode2。第二阳极Anode2和第二阴极Cathode2可被配置为接收偏压。
充当第二阳极Anode2的第三杂质区域122可被配置为与基板Sub的上表面S1部分地接触。第三杂质区域122可被配置为与第四杂质区域124的侧表面和底表面接触。为了改进单光子雪崩二极管2的击穿电压特性，第三杂质区域122的掺杂浓度可小于第一杂质区域112的掺杂浓度。此外，第三杂质区域122在第三方向D3上延伸的部分的水平宽度可大于第三杂质区域122在第一方向D1和第二方向D2上延伸的部分的垂直深度。
第三杂质区域122可被配置为围绕第一结结构110的侧表面和底表面。因此，第三杂质区域122可具有圆柱形状。第三杂质区域122可具有从基板Sub的上表面S1看的平面环形形状。第三杂质区域122可具有从基板Sub的下表面S2看的平面板形状。此外，第三杂质区域122可具有横截面U形状。第三杂质区域122可被配置为与第二杂质区域114的底表面接触。用于提供第二操作电压的第二耗尽区域DR2可形成在第二杂质区域114与第三杂质区域122之间的界面区域处。第二操作电压可高于第一操作电压。用于将第二操作电压施加到单光子雪崩二极管2以使用第二耗尽区域DR2执行光电转换的偏置电压可被施加到第一阴极Cathode1和第一阳极Anode1。接地电压可被施加到第二阳极Anode2和第二阴极Cathode2。
充当第二阴极Cathode2的第四杂质区域124可形成在基板Sub上以与基板Sub的上表面S1部分地接触。为了改进单光子雪崩二极管2的击穿电压特性，第四杂质区域124的掺杂浓度可小于第二杂质区域122的掺杂浓度。此外，第四杂质区域124在第三方向D3上延伸的部分的水平宽度可大于第四杂质区域124在第一方向D1和第二方向D2上延伸的部分的垂直深度。
第四杂质区域124可被配置为围绕第三杂质区域122的侧表面和底表面。因此，第四杂质区域124可具有圆柱形状。第四杂质区域124可具有从基板Sub的上表面S1看的平面环形形状。第四杂质区域124可具有从基板Sub的下表面S2看的平面板形状。此外，第四杂质区域124可具有横截面U形状。第四杂质区域124可被配置为与第三杂质区域122的侧表面和底表面接触。用于提供第三操作电压的第三耗尽区域DR3可形成在第三杂质区域122与第四杂质区域124之间的界面区域处。第三操作电压可高于第二操作电压。用于将第三操作电压施加到单光子雪崩二极管2以使用第三耗尽区域DR3执行光电转换的偏置电压可被施加到第二阴极Cathode2。接地电压可被施加到第一阳极Anode1、第二阳极Anode2和第一阴极Cathode1。
由于第四杂质区域124可被配置为与第三杂质区域122的侧表面以及第三杂质区域122的底表面接触，所以可容易地扩大第三耗尽区域DR3的面积。因此，单光子雪崩二极管2可具有改进的击穿电压特性。
第三杂质区域122和第四杂质区域124可通过阱形成工艺和深阱形成工艺来形成。因此，图2A和图2B可示出包括一个杂质区域的第三杂质区域122和第四杂质区域124中的每一个。另选地，第三杂质区域122和第四杂质区域124中的每一个可包括深阱区域和阱区域。深阱区域可形成在基板Sub中。深阱区域可具有板形状。阱区域可从基板Sub的上表面S1延伸。阱区域可具有管形状。具有管形状的阱区域可包括在第三方向D3上层叠的多个阱区域。
此外，第二结结构120还可包括被配置为围绕第一结结构110的侧表面的隔离区域126。隔离区域126可包括被配置为与第二杂质区域114接触的一个侧表面以及被配置为与第三杂质区域122接触的另一侧表面。隔离区域126从基板Sub的上表面S1测量的深度可与第二杂质区域114的深度基本上相同。即，隔离区域126的底表面可被设置为与第三杂质区域122接触。隔离区域126可包括具有第一导电类型的杂质区域或沟槽型隔离层。当隔离区域126可包括具有第一导电类型的杂质区域时，隔离区域126的掺杂浓度可小于第三杂质区域122的掺杂浓度。沟槽型隔离层可包括形成在基板Sub的上表面S1处的沟槽以及形成在沟槽中的隔离层。
如上面提及的，单光子雪崩二极管2可包括在第三方向D3上层叠的第一结结构110和第二结结构120，并且第一结结构110和第二结结构120的表面彼此交叠以提供三个耗尽区域DR1、DR2和DR3。因此，单光子雪崩二极管2可具有与三个耗尽区域DR1、DR2和DR3对应的三个操作电压。结果，单光子雪崩二极管2可在各种环境中具有改进的光子检测灵敏度以使得单光子雪崩二极管2可广泛用在各种应用中。
图3A是示出根据示例实施方式的单光子雪崩二极管的平面图，图3B和图3C是沿着图3A中的线I-I’截取的横截面图。以下，可参照图3A至图3C示出具有不同操作电压的单光子雪崩二极管。此外，相同的标号可表示相同的元件，并且为了简明，本文中可省略关于相同元件的任何进一步的例示。
参照图3A和图3B，示例实施方式的单光子雪崩二极管3可包括基板Sub、第一结结构110和第二结结构150。基板Sub可具有上表面S1和下表面S2。第一结结构110可形成在基板Sub上以与基板Sub的上表面S1接触。第二结结构150可被配置为围绕第一结结构110的底表面。第二结结构150可在第三方向D3上与第一结结构110交叠。第一结结构110和第二结结构150中的每一个可包括P-N结二极管。第一结结构110和第二结结构150中的每一个可包括被配置为接收偏压的第一阳极Anode1、第一阴极Cathode1、第二阳极Anode2和第二阴极Cathode2。因此，第一阳极Anode1、第一阴极Cathode1、第二阳极Anode2和第二阴极Cathode2接收不同的电压。
第一结结构110可包括具有第一导电类型的第一杂质区域112和具有第二导电类型的第二杂质区域114。第一结结构110还可包括形成在第二杂质区域114中以围绕第一杂质区域112的侧表面的保护环116。当第一导电类型可为P型并且第二导电类型可为N型时，第一杂质区域112可充当第一阳极Anode1并且第二杂质区域114可充当第一阴极Cathode1。第一阳极Anode1和第一阴极Cathode1可被配置为接收偏压。为了简明，本文中可省略关于第一结结构110的任何进一步的例示。
第二结结构150可包括具有第一导电类型的第三杂质区域130和具有第二导电类型的第四杂质区域140。当第一导电类型可为P型并且第二导电类型可为N型时，第三杂质区域130可充当第二阳极Anode2并且第四杂质区域140可充当第二阴极Cathode2。第二阳极Anode2和第二阴极Cathode2可被配置为接收偏压。
充当第二阳极Anode2的第三杂质区域130可包括第一深阱区域132和第一阱区域134。第一深阱区域132可形成在基板Sub中以与第二杂质区域114的底表面接触。第一阱区域134可与第一深阱区域132电连接。第一阱区域134可形成在基板Sub处以与基板Sub的上表面S1接触。第一阱区域134可具有柱形状。第一深阱区域132可具有与第二杂质区域114交叠的板形状。在图3B中，第一深阱区域132被设置为接触第二杂质区域114的整个底表面，但是其它实现方式也是可能的。在图3B中，第一阱区域134可包括一个杂质区域。另选地，第一阱区域134可包括在第三方向D3上层叠的多个杂质区域。
充当第二阴极Cathode2的第四杂质区域140可包括第二深阱区域142和第二阱区域144。第二深阱区域142可形成在基板Sub中以与第三杂质区域130的第一深阱区域132的底表面接触。第二阱区域144可与第二深阱区域142电连接。第二阱区域144可形成在基板Sub处以与基板Sub的上表面S1接触。第二阱区域144可具有柱形状。第二深阱区域142可具有与第二杂质区域114和第一深阱区域132完全交叠的板形状。在图3B中，第二阱区域144可包括一个杂质区域。另选地，第二阱区域144可包括在第三方向D3上层叠的多个杂质区域。
在图3A和图3B中，第一阱区域134和第二阱区域144中的每一个可具有平面条形状。另选地，第一阱区域134可具有与第二杂质区域114的侧表面间隔开以围绕第二杂质区域114的侧表面的管形状。类似地，第二阱区域144可具有被配置为与第一阱区域134一起围绕第一结结构110的侧表面的管形状。第二阱区域144可被配置为与第一阱区域134的侧表面接触。
参照图3A和图3C，在示例实施方式的单光子雪崩二极管4的第二结结构150中，第三杂质区域130可包括第一深阱区域132和第一垂直电极136。第一深阱区域132可形成在基板Sub处以与第二杂质区域114的底表面接触。第一垂直电极136可与第一深阱区域132电连接。第一垂直电极136可具有被配置为与基板Sub的上表面S1接触的柱形状。第一垂直电极136可包括第一沟槽136a、第一绝缘间隔物136b和第一导电层136c。第一沟槽136a可形成在基板Sub的上表面S1处。第一绝缘间隔物136b可形成在第一沟槽136a的侧表面上。第一导电层136c可形成在第一沟槽136a中。
类似地，在示例实施方式的单光子雪崩二极管4的第二结结构150中，第四杂质区域140可包括第二深阱区域142和第二垂直电极146。第二深阱区域142可形成在基板Sub处以与第一深阱区域132的底表面接触。第二垂直电极146可与第二深阱区域142电连接。第二垂直电极146可具有被配置为与基板Sub的上表面S1接触的柱形状。第二垂直电极146可包括第二沟槽146a、第二绝缘间隔物146b和第二导电层146c。第二沟槽146a可形成在基板Sub的上表面S1处。第二绝缘间隔物146b可形成在第二沟槽146a的侧表面上。第二导电层136c可形成在第二沟槽146a中。
在图3A和图3C中，第一阱区域134和第二阱区域144中的每一个可具有平面条形状。另选地，第一垂直电极136可具有与第二杂质区域114的侧表面间隔开以围绕第二杂质区域114的侧表面的管形状。类似地，第二垂直电极146可具有被配置为与第一垂直电极136一起围绕第一结结构110的侧表面的管形状。
图4是示出包括根据示例实施方式的单光子雪崩二极管的电子装置的示图。该电子装置可包括具有图像感测装置的拍摄装置。
参照图4，拍摄装置可包括被配置为拍摄静态图像的数字静止相机、被配置为拍摄视频的数字视频相机等。例如，拍摄装置可包括数字单镜头反光相机(DSLR)、无反光镜相机、蜂窝电话、智能电话等，但不限于特定类型。拍摄装置可以是包括被配置为拍摄对象并生成图像的镜头或成像装置的装置。
拍摄装置可包括图像感测装置200和图像信号处理器300。
图像感测装置200可使用飞行时间(TOF)的原理来测量距离。图像感测装置200可包括光源LS、透镜模块LM、像素阵列210、像素驱动器220、定时控制器230、光源驱动器240和读出电路250。
光源LS可响应于来自光源驱动器240的时钟信号MLS向对象TO照射光。光源LS可包括用于发射具有特定波长的光(例如，红外光或可见光)的激光二极管、发光二极管(LED)、近红外激光器(NIR)、点光源、白光灯、单色照明器及其组合。例如，光源LS可发射具有约800nm至约1000nm的波长的红外光。图4可示出一个光源LS。另选地，多个光源LS可围绕透镜模块LM布置。
透镜模块LM可收集从对象TO反射的光。透镜模块LM可将反射的光会聚在像素阵列210的像素上。透镜模块LM可包括具有玻璃表面或塑料表面的聚光透镜、圆柱光学元件等。透镜模块LM可包括具有至少一个透镜的透镜组。
像素阵列210可包括按二维矩阵结构依次布置的多个SPAD像素212。像素阵列210的SPAD像素212可在列方向和行方向上依次布置。各个SPAD像素212可对通过透镜模块LM的入射光执行光电转换，以生成并输出电信号作为与入射光对应的像素阵列。像素信号可包括与距对象OT的距离对应的信息，而非对象OT的颜色。各个SPAD像素212可包括示例实施方式的单光子雪崩二极管。
包括SPAD像素212的像素阵列210可使用直接TOF方式来检测距对象TO的距离。TOF技术可直接测量朝着对象TO的光照射时间与从对象TO的光入射时间之间的往复时间，以基于往复时间和光速来计算距对象TO的距离。
像素驱动器220可根据定时控制器230的控制来驱动像素阵列210。例如，像素驱动器220可生成猝灭(quenching)控制信号，其用于控制猝灭操作以将可施加到SPAD像素212的反向偏置电压减小为不超过击穿电压。此外，像素驱动器220可生成再充电控制信号，其用于控制再充电操作以向可与SPAD像素212连接的感测节点提供电荷。
读出电路250可布置在像素阵列210的一侧以计算参考脉冲与从各个SPAD像素220输出的脉冲信号之间的时间延迟。读出电路250可生成并存储与时间延迟对应的数字数据。读出电路250可包括被配置为执行上述功能的时间数字电路(time-to-digital circuit)。读出电路250可根据定时控制器230的控制将所存储的数字数据发送到图像信号处理器300。
定时控制器230可控制图像感测装置200的总体操作。定时控制器230可生成用于控制像素驱动器220和光源驱动器240的操作的定时信号。此外，定时控制器230可控制读出电路250的启用或停用。定时控制器230可将读出电路250中的数字数据同时或依次发送到图像信号处理器300。
光源驱动器240可根据定时控制器230的控制生成用于驱动光源LS的时钟信号。
图像信号处理器300可处理从图像感测装置200输入的数字数据以生成用于表示距对象TO的距离的深度图像。具体地，图像信号处理器300可基于从读出电路250接收的数字数据所表示的时间延迟来计算像素距对象OT的距离。
图像信号处理器300可控制图像感测装置200的操作。具体地，图像信号处理器200可分析从图像感测装置200输入的数字数据以确定图像感测装置200的模式。图像信号处理器300可控制图像感测装置200以确定的模式操作。
图像信号处理器300可从所生成的深度图像去除噪声。此外，图像信号处理器300可处理图像信号以改进图像质量。从图像信号处理器300输出的深度图像可自动地或应用户的请求被存储在拍摄装置、具有拍摄装置的其它装置的内部存储器或外部存储器等中。深度图像可被显示在显示装置上。从图像信号处理器300输出的深度图像可用于控制拍摄装置或其它装置的操作。
图5是示出图4的像素阵列中的SPAD像素的等效电路图。
参照图4和图5，SPAD像素212可包括作为光电转换元件的单光子雪崩二极管(SPAD)、猝灭电路QC、数字缓冲器DB和再充电电路RC。这里，SPAD可包括图1A和图1B中的结构、图2A和图2B中的结构、图3A和图3B中的结构或者图3A和图3C中的结构。SPAD可包括多耗尽区域以及与多耗尽区域对应的多操作电压。
SPAD可检测从对象TO反射的单光子以生成与单光子对应的电流脉冲。SPAD可包括具有感光P-N结的光电二极管。在可施加高于击穿电压的反向偏置电压(包括阴极与阳极之间的电压)的盖革模式下，可由入射单光子触发雪崩击穿以生成电流脉冲。雪崩过程可包括由单光子触发雪崩击穿以生成电流脉冲。
诸如SPAD的阴极的一个端子可接收用于施加高于击穿电压的反向偏置电压的第一偏置电压Vov。第一偏置电压Vov可对应于对SPAD的多操作电压中的任一个的操作电压。例如，第一偏置电压Vov可以是绝对值低于击穿电压的绝对值的正电压。诸如SPAD的阳极的另一端子可连接到感测节点NS。SPAD可检测单光子以将所生成的电流脉冲输出到感测节点NS。
猝灭电路QC可控制施加到SPAD的反向偏置电压。当雪崩过程的时间或时钟信号MLS的脉冲生成之后的时间可逝去时，猝灭电路QC的猝灭晶体管QX可响应于猝灭控制信号QCS而导通以将感测节点NS与接地端子电连接。因此，施加到SPAD的反向偏置电压可减小至小于击穿电压的值并且可发生猝灭以停止雪崩过程。
数字缓冲器DB可对输入到感测节点NS中的模拟电流脉冲进行采样以将模拟电流脉冲转换为数字脉冲信号。采样方式可包括根据电流脉冲的电平是否可不小于临界电平来将模拟电流脉冲转换为具有逻辑电平“0”或“1”的脉冲信号，但不限于特定方式。因此，从数字缓冲器DB输出的脉冲信号可作为像素输出信号PXout被发送到读出电路250。
再充电电路RC可向感测节点NS中注入电荷以使SPAD进入盖革模式以用于在通过猝灭电路QC猝灭雪崩过程之后引起雪崩击穿。例如，再充电电路RC可包括诸如晶体管的开关，其被配置为根据再充电控制信号选择性地将第二偏置电压与感测节点NS连接。当开关可导通时，感测节点NS的电压可达到第二偏置电压。例如，第二偏置电压的绝对值与第一偏置电压的绝对值之和可高于击穿电压的绝对值。第二偏置电压可以是负电压。因此，SPAD可进入盖革模式以通过从下一定时接收的单光子执行雪崩过程。
在示例实施方式中，猝灭电路QC和再充电电路RC可包括有源元件。另选地，猝灭电路QC和再充电电路RC可包括无源元件。例如，猝灭电路QC的猝灭晶体管QX可由电阻器代替。猝灭控制信号QCS和再充电控制信号可被发送到图4中的像素驱动器220。
读出电路250可包括数字逻辑和输出缓冲器。数字逻辑可计算SPAD像素212的脉冲信号与参考脉冲之间的时间延迟以生成数字数据。输出缓冲器可存储所生成的数字数据。数字逻辑和输出缓冲器可包括时间数字(TDC)电路。参考脉冲可包括时钟信号MLS的脉冲。
上述实施方式是所公开的技术的实现方式的示例。可基于本专利文献中公开和/或示出的内容进行所公开的实施方式和其它实施方式的变化和增强。
相关申请的交叉引用
本专利文献要求2021年2月9日提交的韩国专利申请号10-2021-0018102的优先权和权益，其整体通过引用并入本文。

Claims (20)

1.一种单光子雪崩二极管，该单光子雪崩二极管包括：
基板，该基板具有彼此相对的上表面和下表面；以及
多个结结构，所述多个结结构由所述基板支撑以与所述基板的上表面接触，所述结结构包括在垂直于所述基板的垂直方向上彼此交叠的部分，
其中，各个所述结结构包括：
第一杂质区域，该第一杂质区域具有第一导电类型并且被设置为与所述基板的上表面接触；以及
第二杂质区域，该第二杂质区域具有第二导电类型并且被设置为与所述基板的上表面和所述第一杂质区域的底表面接触，并且
其中，各个所述结结构中的所述第一杂质区域和所述第二杂质区域通过所述基板的上表面接收偏置电压。
2.根据权利要求1所述的单光子雪崩二极管，该单光子雪崩二极管还包括隔离区域，该隔离区域形成在所述基板处并且位于两个结结构之间。
3.根据权利要求2所述的单光子雪崩二极管，其中，所述隔离区域包括具有所述第一导电类型的杂质区域或者设置在所述基板的上表面上提供的沟槽中的隔离层。
4.根据权利要求2所述的单光子雪崩二极管，其中，所述隔离区域被设置为与所述基板的上表面接触并且具有在所述垂直方向上延伸的管形状。
5.根据权利要求2所述的单光子雪崩二极管，其中，所述两个结结构包括相对更靠近所述基板的中央部分设置的内结结构以及相对更靠近所述基板的边缘部分设置的外结结构，并且所述隔离区域的深度与所述内结结构的深度相同。
6.根据权利要求1所述的单光子雪崩二极管，其中，各个所述结结构中的所述第二杂质区域与所述第一杂质区域的侧表面和底表面接触以围绕所述第一杂质区域。
7.根据权利要求1所述的单光子雪崩二极管，其中，位于所述结结构的中央部分的第一结结构中的所述第一杂质区域具有板形状，并且所述第一结结构中的所述第二杂质区域具有围绕所述第一杂质区域的侧表面和底表面的圆柱形状。
8.根据权利要求7所述的单光子雪崩二极管，其中，所述第一结结构以外的结结构的所述第一杂质区域和所述第二杂质区域具有圆柱形状。
9.根据权利要求1所述的单光子雪崩二极管，其中，所述多个结结构当中的第N结结构围绕所述第N结结构内侧的第(N-1)结结构的侧表面和底表面，其中，N是不小于2的自然数。
10.根据权利要求9所述的单光子雪崩二极管，其中，所述第N结结构中的所述第一杂质区域与所述第(N-1)结结构中的所述第二杂质区域的底表面接触并且与所述第(N-1)结结构中的所述第二杂质区域的侧表面间隔开。
11.一种单光子雪崩二极管，该单光子雪崩二极管包括：
基板，该基板具有彼此相对的上表面和下表面；以及
第一杂质区域，该第一杂质区域具有第一导电类型并且被设置为与所述基板的上表面接触；
第二杂质区域，该第二杂质区域具有第二导电类型并且具有被设置为与所述基板的上表面接触的部分，该第二杂质区域与所述第一杂质区域的侧表面和底表面接触；
第三杂质区域，该第三杂质区域具有所述第一导电类型并且具有被设置为与所述基板的上表面接触的部分，该第三杂质区域与所述第二杂质区域的底表面接触；以及
第四杂质区域，该第四杂质区域具有所述第二导电类型并且具有被设置为与所述基板的上表面接触的部分，该第四杂质区域与所述第三杂质区域的侧表面和底表面接触。
12.根据权利要求11所述的单光子雪崩二极管，该单光子雪崩二极管还包括：
保护环，该保护环形成在所述第二杂质区域中并且被设置为与所述第一杂质区域的侧表面接触以围绕所述第一杂质区域；以及
隔离区域，该隔离区域设置在所述第二杂质区域的侧表面与所述第三杂质区域的侧表面之间的界面中。
13.根据权利要求12所述的单光子雪崩二极管，其中，所述保护环和所述隔离区域中的每一个包括具有所述第一导电类型的杂质区域或者设置在所述基板的上表面上提供的沟槽中的隔离层。
14.根据权利要求12所述的单光子雪崩二极管，其中，所述保护环和所述隔离区域被设置为与所述基板的上表面接触并且具有在垂直方向上延伸的管形状。
15.根据权利要求12所述的单光子雪崩二极管，其中，所述隔离区域的深度与所述第二杂质区域的深度相同。
16.根据权利要求11所述的单光子雪崩二极管，其中，所述第三杂质区域和所述第四杂质区域具有圆柱形状。
17.根据权利要求11所述的单光子雪崩二极管，其中，所述第三杂质区域包括第一深阱和第一阱，所述第一深阱具有板形状并且被设置为与所述第二杂质区域的底表面接触，所述第一阱的端部垂直延伸以分别与所述基板的上表面和所述第一深阱接触，并且所述第四杂质区域包括第二深阱和第二阱，所述第二深阱具有板形状并且被设置为与所述第三杂质区域的底表面接触，所述第二阱的端部垂直延伸以分别与所述基板的上表面和所述第二深阱接触。
18.根据权利要求17所述的单光子雪崩二极管，其中，所述第一阱和所述第二阱中的每一个包括多个垂直层叠的阱区域。
19.根据权利要求11所述的单光子雪崩二极管，其中，所述第三杂质区域包括第一深阱和第一电极，所述第一深阱具有板形状并且被设置为与所述第二杂质区域的底表面接触，所述第一电极的端部垂直延伸以分别与所述基板的上表面和所述第一深阱接触，并且所述第四杂质区域包括第二深阱和第二电极，所述第二深阱具有板形状并且被设置为与所述第三杂质区域的底表面接触，所述第二电极的端部垂直延伸以分别与所述基板的上表面和所述第二深阱接触。
20.根据权利要求19所述的单光子雪崩二极管，其中，所述第一电极和所述第二电极中的每一个包括：
沟槽，该沟槽形成在所述基板的上表面处；
绝缘间隔物，该绝缘间隔物形成在所述沟槽的侧表面上；以及
导电层，该导电层形成在所述沟槽中。
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