CN114900181A - 一种电荷泵失配校准电路、锁相环及校准方法 - Google Patents
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Abstract
本发明公开了一种电荷泵失配校准电路、锁相环及校准方法，包括鉴频鉴相器、电荷泵、失配监测调节单元；失配监测调节单元包括失配检测电路、与门和两个延迟链；失配检测电路的输入端接电荷泵的VO输出端，失配检测电路的输出端别接两个延迟链的延迟控制端；与门的输入端分别与鉴频鉴相器的UP输出端和DN输出端相连接，与门的输出端分别与两个延迟链的的输入端相连接；两个延迟链的的输出端分别与鉴频鉴相器的两个REST信号端相连接。本发明基于电流积分原理，将失配校准通过延迟链的方式补偿，因而仅需很小代价即可实现电荷泵电流失配的校准，有助于减小锁相环输出杂散，提高锁相环输出时钟品质。
Description
技术领域
本发明涉及半导体集成电路领域，特别是一种电荷泵失配校准电路、锁相环及校准方法，主要适用于时钟生成和频率综合器领域。
背景技术
锁相环电路广泛应用于各种领域中，无论是数字基带、微波射频无线通信，还是数模转换器，都需要一个高品质稳定的时钟。随着信息技术的不断发展，无线通信带宽不断提高，对无线收发系统提出了更高要求，这也对承载着频谱搬移功能的锁相环电路提出了更苛刻需求。锁相环核心模块之一的电荷泵电路，其电流失配会造成时钟杂散，恶化系统信噪比。电荷泵电路由P型电流镜和N型电流镜构成，受限于目前特性，电流失配不可避免。如图1所示的传统电荷泵电路，包括鉴频鉴相器和电荷泵，其电流源I1和电流源I2的失配不可避免。
目前已有的电荷泵失配校准办法，如采用可编程电流阵列对电荷泵电流进行补偿，如图2所示，其为已有专利中的一种电荷泵失配校准电路（申请号：201910955515.X）。此种方法的主要缺点是难以兼顾电荷泵大电流和高校准精度的要求，校准精度受限于可编程电流镜阵列最小电流镜单元的精度，首先极小电流的电流镜单元实现难度非常大，其次可编程电流镜阵列的增加，其漏电问题会变得更加复杂。如图3所示的已有专利中一种电荷泵失配校准电路（申请号：201911167004.8），其校准精度依然受可编程电流源阵列限制。
由此可见，电荷泵电路自身结构无法避免失配，而现有失配校准方案不仅精度受限，而且需要复杂可编程电流镜阵列。实现电荷泵高精度的失配检测和校准是本领域技术人员亟待解决的技术问题。
发明内容
本发明要解决的技术问题是针对上述现有技术的不足，而提供一种电荷泵失配校准电路、锁相环及校准方法，该电荷泵失配校准电路、锁相环及校准方法基于电流积分原理，理论检测精度为无穷大，失配调节利用可变延迟链控制电荷泵电流源导通时间实现，可变延迟链的精度提升难度远小于可编程电流阵列精度提升，将失配校准通过延迟链的方式补偿，可以解藕电荷泵电流和补偿电流阵列，对电荷泵电流和补偿电路分别进行，设计因此本发明提出的电荷泵失配校准电路易于实现高精度校准。本方法思路直观，电路简单，易于实现。
为解决上述技术问题，本发明采用的技术方案是：
一种电荷泵失配校准电路，包括鉴频鉴相器、电荷泵、失配监测调节单元。
鉴频鉴相器具有两个REST信号端、UP输出端和DN输出端。
电荷泵包括第一电流源I1、第二电流源I2、开关S1和开关S2。
第一电流源I1的一端接电源，另一端接开关S1，开关S1的通断控制输入端接UP输出端。
第二电流源I2的一端接电源或接地，另一端接开关S2，开关S2的通断控制输入端接DN输出端。
开关S1和S2相接后形成为VO输出端。
失配监测调节单元包括失配检测电路MIS_DET、与门、第一延迟链Delay Line1和第二延迟链Delay Line2。
失配检测电路MIS_DET的输入端接VO输出端，失配检测电路MIS_DET的输出端为UP_TUNE和DN_TUNE，分别接第一延迟链Delay Line1的延迟控制端和第二延迟链DelayLine2的延迟控制端。
与门的输入端分别与UP输出端和DN输出端相连接；与门的输出端分别与第一延迟链Delay Line1的输入端和第二延迟链Delay Line2的输入端相连接。
第一延迟链Delay Line1的输出端和第二延迟链Delay Line2的输出端分别与两个REST信号端相连接。
鉴频鉴相器模块包括两个D触发器和两个MUX。
两个D触发器分别为第一D触发器DFF1和第二D触发器DFF2；第一D触发器DFF1的输出端为UP输出端，第二D触发器DFF2的输出端为DN输出端；每个D触发器各具有一个REST信号端和一个时钟输入端。
两个MUX分别为MUX1和MUX2；每个MUX的输入端分别接参考时钟REFCLK和反馈时钟FBCLK；MUX1的输出端接第一D触发器DFF1的时钟输入端；MUX2的输出端接第二D触发器DFF2的时钟输入端。
失配检测电路MIS_DET包括比较器CMP和数字逻辑Digital；比较器CMP的正极接参考电压VREF，比较器CMP的负极接VO输出端；比较器CMP的输出端接数字逻辑Digital的输入端，数字逻辑Digital的输出端具有两个，分别为UP_TUNE和DN_TUNE。
鉴频鉴相器的VO输出端还并联一个接地电容。
第一延迟链Delay Line1和第二延迟链Delay Line2均为可变延迟链，能实现1e-15级别的电容值。
第一延迟链Delay Line1和第二延迟链Delay Line2均包括若干个相串联的电容阵列，相邻电容阵列之间通过反相器相连接；每个电容阵列均包括n个相并列的电容，每个电容均采用一个开关进行控制；其中，n≥2。
一种锁相环，包括上述任一项所述的电荷泵失配校准电路。
一种电荷泵失配校准方法，包括如下步骤。
步骤1、等宽度脉冲控制：当电荷泵失配需校准时，鉴频鉴相器中的两个MUX的输入均接参考时钟REFCLK，鉴频鉴相器的UP输出端和DN输出端输出等宽度脉冲信号分别控制电荷开关S1和电荷开关S2。
步骤2、VO输出端电压比较：失配检测电路MIS_DET包括比较器CMP和数字逻辑Digital；比较器CMP采集VO输出端电压，并将采集的VO输出端电压与内置的参考电压VREF进行比较。
步骤3、比较器CMP输出值控制：当VO输出端电压大于参考电压VREF时，第一电流源I1的电流大于第二电流源I2的电流，比较器CMP输出数字“0”；否则，输出数字“1”。
步骤4、延迟控制：数字逻辑Digital对比较器CMP的输出，进行实时采集，并进行如下的延迟控制：
A、当比较器CMP连续输出两个及以上的数字“0”时，数字逻辑Digital则增加第二延迟链Delay Line2的延迟或减小第一延迟链Delay Line1的延迟。
B、当比较器CMP连续输出两个及以上的数字“1”时，数字逻辑Digital则减小第二延迟链Delay Line2的延迟或者增加第一延迟链Delay Line1的延迟。
步骤5、变宽度脉冲控制：鉴频鉴相器中的第一D触发器DFF1根据步骤4中第一延迟链Delay Line1的输出结果，产生宽度为T1的脉冲信号用于控制电荷开关S1；鉴频鉴相器中的第二D触发器DFF2根据步骤4中第二延迟链Delay Line2的输出结果，产生宽度为T2的脉冲信号用于控制电荷开关S2；T1和T2的控制方法为：
A、当比较器CMP连续输出两个及以上的数字“0”时，T1＜T2。
B、当比较器CMP连续输出两个及以上的数字“1”时，T1＞T2。
步骤6、重复步骤2至步骤5，直至比较器CMP输出在数字“0”或“1”之间往复跳变，且跳变频率与参考时钟REFCLK的频率相等；此时，失配校准结束，锁存第一延迟链DelayLine1和第二延迟链Delay Line2的输入信号，鉴频鉴相器中的MUX1接参考时钟REFCLK，鉴频鉴相器中的MUX2接反馈时钟FBCLK。
步骤1中，电荷泵失配校准时机为比较器CMP连续输出两个及以上的数字“0”或“1”。
本发明具有如下有益效果：
1、本发明通过可变延迟连进行电荷泵失配校准，更易于实现高精度校准。
2、本发明电荷泵失配校准电路有助于提高锁相环电路输出时钟品质。
附图说明
图1显示了现有传统鉴频鉴相器和电荷泵的示意图。
图2显示了现有技术中一种电荷泵失配校准电路的示意图。
图3显示了现有技术中一种电荷泵失配校准电路的示意图。
图4显示了本发明中一种电荷泵失配校准电路的示意图。
图5显示了本发明中失配检测电路MIS_DET的示意图。
图6显示了本发明中可变延迟链的示意图。
图7显示了失配校准中，两个MUX均接参考时钟REFCLK时输出的UP和DN信号。
图8显示了第二电流源I2大于第一电流源I1时输出的UP和DN信号。
具体实施方式
下面结合附图和具体较佳实施方式对本发明作进一步详细的说明。
本发明的描述中，需要理解的是，术语“左侧”、“右侧”、“上部”、“下部”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，“第一”、“第二”等并不表示零部件的重要程度，因此不能理解为对本发明的限制。本实施例中采用的具体尺寸只是为了举例说明技术方案，并不限制本发明的保护范围。
如图4所示，一种电荷泵失配校准电路，包括鉴频鉴相器、电荷泵、失配监测调节单元。
鉴频鉴相器模块包括两个D触发器和两个MUX。
两个D触发器分别为第一D触发器DFF1和第二D触发器DFF2；第一D触发器DFF1的输出端为UP输出端，第二D触发器DFF2的输出端为DN输出端；每个D触发器各具有一个REST信号端和一个时钟输入端。
两个MUX分别为MUX1和MUX2；每个MUX的输入端分别接参考时钟REFCLK和反馈时钟FBCLK；MUX1的输出端接第一D触发器DFF1的时钟输入端；MUX2的输出端接第二D触发器DFF2的时钟输入端。
电荷泵包括第一电流源I1、第二电流源I2、开关S1和开关S2。
第一电流源I1的一端接电源，另一端接开关S1，开关S1的通断控制输入端接UP输出端。
第二电流源I2的一端接电源或接地，另一端接开关S2，开关S2的通断控制输入端接DN输出端。
开关S1和S2相接后形成为VO输出端。
失配监测调节单元包括失配检测电路MIS_DET、与门、第一延迟链Delay Line1和第二延迟链Delay Line2。
如图5所示，失配检测电路MIS_DET优选包括比较器CMP和数字逻辑Digital；比较器CMP的正极接参考电压VREF，比较器CMP的负极（也即MIS_DET的输入端）接VO输出端；比较器CMP的输出端接数字逻辑Digital的输入端，数字逻辑Digital的输出端具有两个，分别为UP_TUNE和DN_TUNE。其中，UP_TUNE和DN_TUNE，分别接第一延迟链Delay Line1的延迟控制端和第二延迟链Delay Line2的延迟控制端。
进一步，鉴频鉴相器的VO输出端还并联一个接地电容，用于滤波和积分。
作为替换，失配检测电路MIS_DET也可采用现有技术中的其他结构。
上述与门的输入端分别与UP输出端和DN输出端相连接；与门的输出端分别与第一延迟链Delay Line1的输入端和第二延迟链Delay Line2的输入端相连接。
第一延迟链Delay Line1的输出端和第二延迟链Delay Line2的输出端分别与两个REST信号端相连接。
上述第一延迟链Delay Line1和第二延迟链Delay Line2均为可变延迟链，能实现1e-15级别的电容值。由于可变延迟链的延迟是连续可调的，因此采用模拟延迟链可实现更高精度的校准。
如图6所示，第一延迟链Delay Line1和第二延迟链Delay Line2均包括若干个相串联的电容阵列，相邻电容阵列之间通过反相器相连接；每个电容阵列均包括n个相并列的电容，每个电容均采用一个开关进行控制；其中，n≥2。
作为替换，第一延迟链Delay Line1和第二延迟链Delay Line2也可采用现有技术中的其他结构的模拟延迟链或数字延迟链等。
现代CMOS工艺电容易于实现1e-15级别的电容值，通过小电容值从而实现飞秒级别的精细的延迟控制，本发明通过Delay Line1和Delay Line2控制电流镜I1和I2的导通时间达到电流失配校准的目的，由于Delay Line易于实现飞秒级别的延迟控制，所以本方案易于实现高精度电荷泵失配校准。而目前已有校准方案中均通过电流镜阵列进行校准（如图2和图3），现代CMOS工艺实现高精度电流镜阵列的代价远大于实现高精度延迟连的代价，因此本发明所提出的失配校准电路方法相较于已有方案具有更高的精度。
一种锁相环，包括上述任一项所述的电荷泵失配校准电路。
一种电荷泵失配校准方法，包括如下步骤。
步骤1、等宽度脉冲控制：当电荷泵失配需校准（也即比较器CMP连续输出两个及以上的数字“0”或“1”）时，鉴频鉴相器中的两个MUX的输入均接参考时钟REFCLK，鉴频鉴相器的UP输出端和DN输出端输出如图7所示的等宽度脉冲信号分别控制电荷开关S1和电荷开关S2。
步骤2、VO输出端电压比较：失配检测电路MIS_DET包括比较器CMP和数字逻辑Digital；比较器CMP采集VO输出端电压，并将采集的VO输出端电压与内置的参考电压VREF进行比较。
步骤3、比较器CMP输出值控制：当VO输出端电压大于参考电压VREF时，第一电流源I1的电流大于第二电流源I2的电流，比较器CMP输出数字“0”；否则，输出数字“1”。
步骤4、延迟控制：数字逻辑Digital对比较器CMP的输出，进行实时采集，并进行如下的延迟控制：
A、当比较器CMP连续输出两个及以上的数字“0”（也称长“0”）时，数字逻辑Digital则增加第二延迟链Delay Line2的延迟或减小第一延迟链Delay Line1的延迟。
B、当比较器CMP连续输出两个及以上的数字“1” （也称长“1”）时，数字逻辑Digital则减小第二延迟链Delay Line2的延迟或者增加第一延迟链Delay Line1的延迟。
步骤5、变宽度脉冲控制：鉴频鉴相器中的第一D触发器DFF1根据步骤4中第一延迟链Delay Line1的输出结果，产生宽度为T1的脉冲信号用于控制电荷开关S1；鉴频鉴相器中的第二D触发器DFF2根据步骤4中第二延迟链Delay Line2的输出结果，产生宽度为T2的脉冲信号用于控制电荷开关S2；T1和T2的控制方法为：
A、当比较器CMP连续输出两个及以上的数字“0”时，T1＜T2。
B、当比较器CMP连续输出两个及以上的数字“1”时，T1＞T2，此时鉴频鉴相器的UP输出端和DN输出端输出波形，如图8所示。
步骤6、重复步骤2至步骤5，直至比较器CMP输出在数字“0”或“1”之间往复跳变，且跳变频率与参考时钟REFCLK的频率相等；此时，失配校准结束，锁存第一延迟链DelayLine1和第二延迟链Delay Line2的输入信号，鉴频鉴相器中的MUX1接参考时钟REFCLK，鉴频鉴相器中的MUX2接反馈时钟FBCLK。
本发明仅需很小代价即可实现电荷泵电流失配的校准，有助于减小锁相环输出杂散，提高锁相环输出时钟品质。有益效果有：第一、该电路能够减小电荷泵电流失配，进而提高锁相环输出时钟品质；第二、该电路相较于传统数控电流阵列结构易于实现高精度校准；第三、该电路可应用于电荷泵锁相环、延迟锁相环等系统中，易于直接集成。
以上详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。
Claims (9)
1.一种电荷泵失配校准电路，其特征在于：包括鉴频鉴相器、电荷泵、失配监测调节单元；
鉴频鉴相器具有两个REST信号端、UP输出端和DN输出端；
电荷泵包括第一电流源I1、第二电流源I2、电荷开关S1和电荷开关S2；
第一电流源I1的一端接电源，另一端接电荷开关S1，电荷开关S1的通断控制输入端接UP输出端；
第二电流源I2的一端接电源或接地，另一端接电荷开关S2，电荷开关S2的通断控制输入端接DN输出端；
电荷开关S1和电荷开关S2相接后形成为VO输出端；
失配监测调节单元包括失配检测电路MIS_DET、与门、第一延迟链Delay Line1和第二延迟链Delay Line2；
失配检测电路MIS_DET的输入端接VO输出端，失配检测电路MIS_DET的输出端为UP_TUNE和DN_TUNE，分别接第一延迟链Delay Line1的延迟控制端和第二延迟链Delay Line2的延迟控制端；
与门的输入端分别与UP输出端和DN输出端相连接；与门的输出端分别与第一延迟链Delay Line1的输入端和第二延迟链Delay Line2的输入端相连接；
第一延迟链Delay Line1的输出端和第二延迟链Delay Line2的输出端分别与两个REST信号端相连接。
2.根据权利要求1所述的电荷泵失配校准电路，其特征在于：鉴频鉴相器模块包括两个D触发器和两个MUX；
两个D触发器分别为第一D触发器DFF1和第二D触发器DFF2；第一D触发器DFF1的输出端为UP输出端，第二D触发器DFF2的输出端为DN输出端；每个D触发器各具有一个REST信号端和一个时钟输入端；
两个MUX分别为MUX1和MUX2；每个MUX的输入端分别接参考时钟REFCLK和反馈时钟FBCLK；MUX1的输出端接第一D触发器DFF1的时钟输入端；MUX2的输出端接第二D触发器DFF2的时钟输入端。
3.根据权利要求1所述的电荷泵失配校准电路，其特征在于：失配检测电路MIS_DET包括比较器CMP和数字逻辑Digital；比较器CMP的正极接参考电压VREF，比较器CMP的负极接VO输出端；比较器CMP的输出端接数字逻辑Digital的输入端，数字逻辑Digital的输出端具有两个，分别为UP_TUNE和DN_TUNE。
4.根据权利要求1或3所述的电荷泵失配校准电路，其特征在于：鉴频鉴相器的VO输出端还并联一个接地电容。
5.根据权利要求1所述的电荷泵失配校准电路，其特征在于：第一延迟链Delay Line1和第二延迟链Delay Line2均为可变延迟链，能实现1e-15级别的电容值。
6.根据权利要求5所述的电荷泵失配校准电路，其特征在于：第一延迟链Delay Line1和第二延迟链Delay Line2均包括若干个相串联的电容阵列，相邻电容阵列之间通过反相器相连接；每个电容阵列均包括n个相并列的电容，每个电容均采用一个开关进行控制；其中，n≥2。
7.一种锁相环，其特征在于：包括权利要求1至6任一项所述的电荷泵失配校准电路。
8.一种电荷泵失配校准方法，其特征在于：包括如下步骤：
步骤1、等宽度脉冲控制：当电荷泵失配需校准时，鉴频鉴相器中的两个MUX的输入均接参考时钟REFCLK，鉴频鉴相器的UP输出端和DN输出端输出等宽度脉冲信号分别控制电荷开关S1和电荷开关S2；
步骤2、VO输出端电压比较：失配检测电路MIS_DET包括比较器CMP和数字逻辑Digital；比较器CMP采集VO输出端电压，并将采集的VO输出端电压与内置的参考电压VREF进行比较；
步骤3、比较器CMP输出值控制：当VO输出端电压大于参考电压VREF时，第一电流源I1的电流大于第二电流源I2的电流，比较器CMP输出数字“0”；否则，输出数字“1”；
步骤4、延迟控制：数字逻辑Digital对比较器CMP的输出，进行实时采集，并进行如下的延迟控制：
A、当比较器CMP连续输出两个及以上的数字“0”时，数字逻辑Digital则增加第二延迟链Delay Line2的延迟或减小第一延迟链Delay Line1的延迟；
B、当比较器CMP连续输出两个及以上的数字“1”时，数字逻辑Digital则减小第二延迟链Delay Line2的延迟或者增加第一延迟链Delay Line1的延迟；
步骤5、变宽度脉冲控制：鉴频鉴相器中的第一D触发器DFF1根据步骤4中第一延迟链Delay Line1的输出结果，产生宽度为T1的脉冲信号用于控制电荷开关S1；鉴频鉴相器中的第二D触发器DFF2根据步骤4中第二延迟链Delay Line2的输出结果，产生宽度为T2的脉冲信号用于控制电荷开关S2；T1和T2的控制方法为：
A、当比较器CMP连续输出两个及以上的数字“0”时，T1＜T2；
B、当比较器CMP连续输出两个及以上的数字“1”时，T1＞T2；
步骤6、重复步骤2至步骤5，直至比较器CMP输出在数字“0”或“1”之间往复跳变，且跳变频率与参考时钟REFCLK的频率相等；此时，失配校准结束，锁存第一延迟链Delay Line1和第二延迟链Delay Line2的输入信号，鉴频鉴相器中的MUX1接参考时钟REFCLK，鉴频鉴相器中的MUX2接反馈时钟FBCLK。
9.根据权利要求8所述的电荷泵失配校准方法，其特征在于：步骤1中，电荷泵失配校准时机为比较器CMP连续输出两个及以上的数字“0”或“1”。
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2022
- 2022-04-18 CN CN202210402979.XA patent/CN114900181A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115940939A (zh) * | 2023-01-10 | 2023-04-07 | 广州润芯信息技术有限公司 | 一种电荷泵的电流失配校准方法及系统 |
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