CN114895740A - 一种双环路无电容数字低压差线性稳压器 - Google Patents

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Abstract

本发明公开了一种双环路无电容数字低压差线性稳压器，涉及稳压器技术领域，该双环路无电容数字低压差线性稳压器包括：电压‑时间转换器、相位极性检测器、瞬态模式检测器、倍频调节控制器、Sigma‑Delta调节控制器、下冲抑制单元、第一PMOS开关阵列和第二PMOS开关阵列。本发明采用双回路控制方式，将Sigma‑Delta调制和倍频技术相结合提高了数字低压差线性稳压器的瞬态响应速度，抑制了输出电压的波纹，从而消除了极限环震荡现象。本发明还去除了负载电容的使用，增加了DLDO电路的集成度。

Description

一种双环路无电容数字低压差线性稳压器
技术领域
本发明涉及稳压器技术领域，特别是涉及一种双环路无电容数字低压差线性稳压器。
背景技术
随着集成电路行业的快速发展，片上系统(SOC)也被广泛的应用和飞速的发展。由于便携式电子设备具有微型化、易携带、高续航和多功能的特性，这使得对电源管理的细粒度要求也越来越高。低压差线性稳压器作为电源管理IC的重要组成部分，在稳压环节起到了重要的作用。为了实现高效率、高精度、低功耗和低静态电流的电源管理IC的稳压功能，需要一种集成度高、电压波纹小、可扩展性强和具有快速瞬态响应的低压差线性稳压器。
模拟低压差线性稳压器(ALDO)往往采用误差放大器，将反馈的输出电压与参考电压比较，进而改变功率MOS管的导通电阻，从而实现电压调节，该误差放大器需要足够大的电压余量来实现高环路增益。由于功耗随电源电压下降成二次下降的趋势，且随着CMOS工艺节点的降低，当晶体管工作在近阈值的极低电源电压下，ALDO很难满足现有低压技术要求。
在超低功耗和低电压应用产品中，ALDO因其本身无法获得足够的高环路增益去实现误差放大和调压，因此不适合SOC的细粒度电源管理。而数字低压差线性稳压器(DigitalLow-Dropout Regulator简称DLDO)因其良好的低压工作能力、工艺可扩展性以及多样控制方式逐渐走入人们的视野。DLDO对电路的工艺、电压和温度不敏感，所以其在一定程度上能很好地代替ALDO实现稳压调节的功能。
最初的DLDO用动态电压比较器代替误差放大器，用PMOS开关阵列取代功率MOS管。DLDO采用动态电压比较器比较负载电压和参考电压的大小，将比较结果输入移位寄存器进而输出数字信号控制字来控制PMOS开关阵列的导通与关断，最终起到调压稳压的作用。
在数字型低压差线性稳压器领域，目前已经实现了同步控制DLDO、异步控制DLDO、基于Flash-ADC控制的DLDO以及基于PID控制的DLDO。但是因为数字电路具有延迟、固有瞬态响应慢的缺点，因此上述DLDO的设计受到功率-速度权衡的限制，而且需要加入负载电容，这极大地降低了电路的集成度。同时DLDO在稳态期间由于PMOS开关的频繁导通和关断会产生极限环震荡现象，导致稳态输出电压产生波纹，降低电压调节质量。
发明内容
为弥补上述缺陷，增强DLDO的瞬态反应速度，消除负载电容，提高电路集成度并消除极限环震荡从而得到具有较小波纹的稳定输出电压，本发明提供了一种基于Sigma-Delta调制技术和瞬态倍频技术的双环路无电容数字低压差线性稳压器，很大程度上提高了DLDO的性能，可以为负载提供更稳定、更准确的输出电压。
为实现上述目的，本发明提供了如下方案：
一种双环路无电容数字低压差线性稳压器，包括：
电压-时间转换器；所述电压-时间转换器的第一输入端用于连接参考电压输出端；所述电压-时间转换器的第二输入端用于连接输出电压输出端；所述电压-时间转换器用于获取参考电压和输出电压，并将所述参考电压量化为参考电压脉冲信号，将所述输出电压量化为输出电压脉冲信号；
相位极性检测器；所述相位极性检测器的第一输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述相位极性检测器的第二输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接；所述相位极性检测器用于计算所述参考电压脉冲信号和所述输出电压脉冲信号的相位差，并根据所述相位差确定误差脉冲信号，根据所述输出电压脉冲信号和所述参考电压脉冲信号的关系来确定极性信号；所述关系为所述输出电压脉冲信号超前或滞后所述参考电压脉冲信号的关系；
瞬态模式检测器；所述瞬态模式检测器的第一输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述瞬态模式检测器的第二输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接；所述瞬态模式检测器用于计算所述参考电压脉冲信号和所述输出电压脉冲信号的相位差，并将所述相位差与相位差裕度比较，当所述相位差超过所述相位差裕度时将模式控制信号确定为调压模式控制信号，当所述相位差未超过所述相位差裕度时将所述模式控制信号确定为稳态模式控制信号；
倍频调节控制器；所述倍频调节控制器的第一输入端与所述相位极性检测器的误差脉冲信号输出端连接，所述倍频调节控制器的第二输入端与所述相位极性检测器的极性信号输出端连接，所述倍频调节控制器的第三输入端与所述瞬态模式检测器的模式控制信号输出端连接；所述倍频调节控制器用于当接收到调压模式控制信号时，根据所述误差脉冲信号和所述极性信号确定第一PMOS开关阵列通断控制信号；
下冲抑制单元；所述下冲抑制单元的输入端用于连接所述输出电压输出端；所述下冲抑制单元用于获取输出电压，并根据所述输出电压处于下冲状态或者超冲状态时确定第一PMOS开关阵列导通控制信号；
第一PMOS开关阵列；所述第一PMOS开关阵列的第一输入端与第三与门的输出端连接，所述第三与门的第一输入端与所述倍频调节控制器的控制信号输出端连接，所述第三与门的第二输入端与所述下冲抑制单元的控制信号输出端连接，所述第一PMOS开关阵列的第二输入端与输入电压端连接，所述第一PMOS开关阵列的输出端与所述电压-时间转换器的第二输入端连接；所述第一PMOS开关阵列用于调节所述电压-时间转换器获取的输出电压；
Sigma-Delta调节控制器；所述Sigma-Delta调节控制器的第一输入端用于连接时钟输入端，所述Sigma-Delta调节控制器的第二输入端与所述相位极性检测器的极性信号输出端连接，所述Sigma-Delta调节控制器的第三输入端与所述瞬态模式检测器的模式控制信号输出端连接；所述Sigma-Delta调节控制器用于当接收到稳态模式控制信号时，根据所述极性信号和时钟信号确定第二PMOS开关阵列通断控制信号；
第二PMOS开关阵列；所述第二PMOS开关阵列的第一输入端与所述Sigma-Delta调节控制器的控制信号输出端连接，所述第二PMOS开关阵列的第二输入端与输入电压端连接，所述第二PMOS开关阵列的输出端用于与负载连接。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供了一种双环路无电容数字低压差线性稳压器，主要包括电压-时间转换器、相位极性检测器、瞬态模式检测器、倍频调节控制器、Sigma-Delta调节控制器、下冲抑制单元、第一PMOS开关阵列和第二PMOS开关阵列。本发明采用双回路控制方式，将Sigma-Delta调制和倍频技术相结合提高了数字低压差线性稳压器的瞬态响应速度，抑制了输出电压的波纹，从而消除了极限环震荡现象。本发明还去除了负载电容的使用，增加了DLDO电路的集成度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明双环路无电容数字低压差线性稳压器的电路结构示意图；
图2为本发明相位极性检测器的电路结构示意图；
图3为本发明瞬态模式检测器的电路结构示意图；
图4为本发明倍频调节控制器的电路结构示意图；
图5为本发明在倍频调节控制器中的瞬态时序波形图；
图6为本发明下冲抑制单元的电路结构示意图；
图7为本发明PMOS开关阵列1的电路结构示意图；
图8为本发明Sigma-Delta调节控制器的电路示意图；
图9为本发明在Sigma-Delta调节控制器中的瞬态时序波形图；
图10为本发明PMOS开关阵列2的电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了提高数字低压差线性稳压器的瞬态响应速度和调节精度，满足低电压、细粒度电源管理需求，并改善DLDO(数字低压差线性稳压器)瞬态响应速度与功耗之间的折中关系，本发明提供了一种基于Sigma-Delta调制技术和瞬态倍频技术的双环路无电容数字低压差线性稳压器。
本发明提供了一种基于Sigma-Delta调制技术和瞬态倍频技术的双环路无电容数字低压差线性稳压器，该稳压器共有两种工作模式，分别是调压模式和稳态模式。针对负载变化会导致输出电压产生下冲或者超冲这一现象，该稳压器在电路发生输出电压下冲和超冲时稳定输出电压至参考电压水平。电压-时间转换器将输出电压和参考电压量化为两个脉冲，相位极性检测器可以通过这两个脉冲检测出输出电压和参考电压的大小关系并产生极性信号决定计数器的数值，瞬态模式检测器控制可选取DLDO的两种工作模式，倍频调节控制器在调压模式被激活时，提高瞬态时钟频率来增强瞬态响应，Sigma-Delta控制器在稳态模式被激活时，采用Sigma-Delta调制技术消除稳态时的输出电压波纹，下冲抑制单元能够在电路发生下冲时提前于调压模式进行稳压，抑制了输出电压的下冲程度，第一PMOS开关阵列和第二PMOS开关阵列通过接收数字信号控制字来确定PMOS管的导通和关断数量。本发明采用双回路控制方式，将Sigma-Delta调制和倍频技术相结合提高了数字低压差线性稳压器的瞬态响应速度，抑制了输出电压的波纹，从而消除了极限环震荡现象。本发明还去除了负载电容的使用，增加了DLDO电路的集成度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1所示，本实施例提供的双环路无电容数字低压差线性稳压器包括：电压-时间转换器、相位极性检测器、瞬态模式检测器、倍频调节控制器、Sigma-Delta调节控制器、下冲抑制单元、第一PMOS开关阵列(或者称为PMOS开关阵列1)和第二PMOS开关阵列(或者称为PMOS开关阵列2)。本实施例提供的稳压器共有两种工作模式，分别是调压模式和稳态模式。
所述电压-时间转换器的第一输入端用于连接参考电压输出端；所述电压-时间转换器的第二输入端用于连接输出电压输出端；所述电压-时间转换器用于获取参考电压和输出电压，并将所述参考电压量化为参考电压脉冲信号，将所述输出电压量化为输出电压脉冲信号。
所述相位极性检测器的第一输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述相位极性检测器的第二输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接；所述相位极性检测器用于计算所述参考电压脉冲信号和所述输出电压脉冲信号的相位差，并根据所述相位差确定误差脉冲信号，根据所述输出电压脉冲信号和所述参考电压脉冲信号的关系来确定极性信号；所述关系为所述输出电压脉冲信号超前或滞后所述参考电压脉冲信号的关系。相位极性检测器通过参考电压脉冲信号和输出电压脉冲信号检测出输出电压和参考电压的大小关系，即得到误差脉冲信号，并产生极性信号决定计数器的数值。
所述瞬态模式检测器的第一输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述瞬态模式检测器的第二输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接；所述瞬态模式检测器用于计算所述参考电压脉冲信号和所述输出电压脉冲信号的相位差，并将所述相位差与相位差裕度比较，当所述相位差超过所述相位差裕度时将模式控制信号确定为调压模式控制信号，当所述相位差未超过所述相位差裕度时将所述模式控制信号确定为稳态模式控制信号。瞬态模式检测器控制和选取DLDO(DigitalLow-Dropout Regulator)的两种工作模式。
所述倍频调节控制器的第一输入端与所述相位极性检测器的误差脉冲信号输出端连接，所述倍频调节控制器的第二输入端与所述相位极性检测器的极性信号输出端连接，所述倍频调节控制器的第三输入端与所述瞬态模式检测器的模式控制信号输出端连接；所述倍频调节控制器用于当接收到调压模式控制信号时，根据所述误差脉冲信号和所述极性信号确定第一PMOS开关阵列通断控制信号。倍频调节控制器在调压模式被激活时，提高瞬态时钟频率来增强瞬态响应。
所述下冲抑制单元的输入端用于连接所述输出电压输出端；所述下冲抑制单元用于获取输出电压，并根据所述输出电压处于下冲状态或者超冲状态时确定第一PMOS开关阵列导通控制信号。下冲抑制单元能够在电路发生下冲时提前于调压模式进行稳压，不仅抑制了输出电压下冲程度，也提高了瞬态响应速度。
所述第一PMOS开关阵列的第一输入端与第三与门的输出端连接，所述第三与门的第一输入端与所述倍频调节控制器的控制信号输出端连接，所述第三与门的第二输入端与所述下冲抑制单元的控制信号输出端连接，所述第一PMOS开关阵列的第二输入端与输入电压端连接，所述第一PMOS开关阵列的输出端与所述电压-时间转换器的第二输入端连接；所述第一PMOS开关阵列用于调节所述电压-时间转换器获取的输出电压。
所述Sigma-Delta调节控制器的第一输入端用于连接时钟输入端，所述Sigma-Delta调节控制器的第二输入端与所述相位极性检测器的极性信号输出端连接，所述Sigma-Delta调节控制器的第三输入端与所述瞬态模式检测器的模式控制信号输出端连接；所述Sigma-Delta调节控制器用于当接收到稳态模式控制信号时，根据所述极性信号和时钟信号确定第二PMOS开关阵列通断控制信号。Sigma-Delta控制器在稳态模式被激活时，采用Sigma-Delta调制技术消除稳态时输出电压的波纹，从而避免负载电容的引入。
所述第二PMOS开关阵列的第一输入端与所述Sigma-Delta调节控制器的控制信号输出端连接，所述第二PMOS开关阵列的第二输入端与输入电压端连接，所述第二PMOS开关阵列的输出端用于与负载连接。
其中，PMOS开关阵列1和PMOS开关阵列2通过接收的控制字来确定PMOS管的导通和关断数量。
本实施例采用双回路控制方式，将Sigma-Delta调制和倍频技术相结合提高了数字低压差线性稳压器的瞬态响应速度，抑制了输出电压的波纹，从而消除了极限环震荡现象。本实施例还去除了负载电容的使用，增加了DLDO(Digital Low-Dropout Regulator)电路的集成度。
本实施例具体详细工作原理和过程可参考下述方案。
电压-时间转换器输出一对脉冲信号TREF(参考电压脉冲信号)和TOUT(输出电压脉冲信号)，其中每个脉冲信号的占空比由VREF和VOUT的大小进行线性调制。因此TREF和TOUT的脉冲时间差可表征VREF和VOUT之间的电压差。
相位极性检测器的第一输入端，连接电压-时间转换器的参考电压脉冲信号输出端TREF，用于接收参考电压脉冲信号；相位极性检测器的第二输入端，连接电压-时间转换器的输出电压脉冲信号输出端TOUT，用于接收输出电压脉冲信号。相位极性检测器用于计算参考电压脉冲信号TREF和输出电压脉冲信号TOUT的相位差并输出误差脉冲信号TERR，然后根据参考电压脉冲信号TREF和输出电压脉冲信号TOUT的相位关系输出极性信号U/N。
所述相位极性检测器包括第一D触发器、第二D触发器、第三D触发器、缓冲延迟器、第一与门和第一或门；所述第一D触发器和所述第二D触发器均为带异步复位端的D触发器，所述第三D触发器为不带异步复位端的D触发器。
所述第一D触发器的时钟输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述第二D触发器的时钟输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接，所述第一D触发器的带异步复位端和所述第二D触发器的带异步复位端均与所述缓冲延迟器的输出端连接，所述第一D触发器的D输入端和所述第二D触发器的D输入端均连接高电平，所述缓冲延迟器的输入端与所述第一与门的输出端连接，所述第一D触发器的Q端、所述第二D触发器的Q端均与所述第一与门的输入端连接，所述第一D触发器的Q端、所述第二D触发器的Q端均与所述第一或门的输入端连接，所述第一或门的输出端为所述相位极性检测器的误差脉冲信号输出端。
所述第三D触发器的时钟输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述第三D触发器的D输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接，所述第三D触发器的Q端为相位极性检测器的极性信号输出端。
一个示例：如图2所示，相位极性检测器由两个带异步复位端RESET的第一D触发器DFF0和第二D触发器DFF1，一个不带复位端的第三D触发器DFF2，一个缓冲延迟器td，一个与门AND1和一个或门OR1组成。当所有D触发器都处于低位时，如果TREF出现高电平则DFF0的Q端输出高电平，若TOUT出现高电平则DFF1的Q端输出高电平，在缓冲延迟td之后与门通过RESET端口将DFF0和DFF1重置复位，或门经过或逻辑运算可输出TERR。极性检测功能由DFF2实现，DFF2识别TREF和TOUT之间第一个到来的时钟脉冲信号，例如TREF提前于TOUT则表示VREF小于VOUT，极性信号U/N输出低电平；TOUT提前于TREF则表示VOUT小于VREF，极性信号U/N输出高电平。
所述瞬态模式检测器包括第四D触发器、第五D触发器以及第二与门；所述输出电压脉冲信号输出端通过Delay延迟器分别与所述第四D触发器的D输入端、所述第五D触发器的D输入端连接，所述参考电压脉冲信号输出端与所述第四D触发器的时钟输入端连接，所述参考电压脉冲信号输出端通过两个Delay延迟器与所述第五D触发器的时钟输入端连接，所述第四D触发器的Q端通过非门与所述第二与门的第一输入端连接，所述第五D触发器的Q端与所述第二与门的第二输入端连接，所述第二与门的输出端为模式控制信号输出端。
一个示例：如图3所示，输出电压脉冲信号TOUT经过Delay延迟器后分别输入到第四D触发器DFF3和第五D触发器DFF4的D输入端，参考电压脉冲信号TREF输入到第四D触发器DFF3的时钟输入端，参考电压脉冲信号TREF经过两个Delay延迟器后输入到第五D触发器DFF4的时钟输入端，第四D触发器DFF3的Q端经过非门运算后连接与门AND2的第一输入端，第五D触发器DFF4的Q端直接连接与门AND2的第二输入端，与门AND2的输出端输出模式控制信号CON。瞬态模式检测器能够比较TREF和TOUT之间的相位差，该相位差表征了VREF和VOUT的偏差程度，可根据具体所需设置一个相位差裕度，相位差裕度由Delay延迟时间决定。当相位差超过该裕度时输出模式控制信号CON＝0，当相位差在该裕度范围内时输出模式控制信号CON＝1。瞬态模式检测器可根据TREF和TOUT脉冲信号之间的相位关系产生模式控制信号CON，模式控制信号能够选取工作回路，进而决定DLDO的工作模式。
倍频调节器的第一输入端连接TERR用于接收误差脉冲信号；倍频调节器第二输入端连接U/N，用于接收极性信号。当输出电压产生波动，VREF和VOUT出现较大偏差时CON＝0，调压模式被激活，稳态模式关闭。TERR和U/N由倍频调节控制器转换为9位控制字D1[8:0]控制PMOS开关阵列1的导通和关断，起到快速调压的目的。
所述倍频调节器包括第一多路数据选择器、第二多路数据选择器、第二或门和第一累加计数器；所述第一多路数据选择器的S端、所述第二多路数据选择器的S端均与所述模式控制信号输出端连接；所述误差脉冲信号输出端与所述第一多路数据选择器的0端连接，所述极性信号输出端与所述第二多路数据选择器的0端连接；所述第一多路数据选择器的输出端与所述第二或门的第一输入端连接，所述第二或门的输出端通过七个Delay延迟器与所述第二或门的第二输入端连接，构成一个循环结构并使得所述第二或门的第二输入端输出一个时钟信号；所述第二或门的第二输入端还与所述第一累加计数器的时钟输入端连接，所述第二多路数据选择器的输出端与所述第一累加计数器的IN端连接；所述第一累加计数器的输出端用于输出9位控制字。
一个示例为：如图4所示，倍频调节器由两个多路数据选择器MUX1和MUX2，一个第二或门OR2，七个延迟单元Delay和一个累加计数器ACC组成。在调压模式下，模式控制信号CON＝0，连接MUX1的S端和MUX2的S端，激活调压模式。TERR通过多路数据选择器MUX1被馈送至第二或门OR2第一输入端，经过七次延迟后输入到第二或门OR2的第二输入端，构成一个循环结构并输出一个时钟信号CLK_A。CLK_A作为累加计数器ACC的时钟信号输入到ACC的时钟输入端。TERR的脉冲宽度每循环一圈减小一次，直到TERR消失，TERR每循环一次都会产生一个脉冲信号，该脉冲信号的数量表征TERR循环的圈数。该过程的瞬态时序波形图如图5所示。U/N经过多路数据选择器MUX2被馈送至ACC1的IN端，控制ACC1中数值的增加或者减少。经过累加计数器ACC的计算输出9位控制字D1[8:0]。
下冲抑制单元可以在DLDO做出反应之前迅速抑制电压较大下冲，起到辅助控制作用并提高瞬态响应速度。下冲抑制单元的输入端连接VOUT，用于接收输出电压。
所述下冲抑制单元包括电容、标准阈值电压反相器、第一低阈值电压反相器和第二低阈值电压反相器；所述电容的一端用于输出电压输出端连接，所述电容的另一端依次通过所述标准阈值电压反相器、所述第一低阈值电压反相器、所述第二低阈值电压反相器与所述第三与门的第二输入端连接。
一个示例为：如图6所示，下冲抑制单元由耦合一个电容Cc，一个标准阈值电压反相器，两个低阈值电压反相器和与门AND3组成。该结构中采用了输入端与输出端短接的标准阈值电压反相器来实现电阻的功能，与耦合电容Cc构成高通RC耦合网络，实现了抑制输出电压下冲的目的同时增加了电路的可扩展性和集成度。当输出电压在稳态时，下冲抑制单元的输出信号DROOP为高电平，不会影响倍频调节控制器对PMOS开关阵列1的控制；当输出电压发生较大下冲时，下冲抑制单元输出信号DROOP可以提前于D1[8:0]拉低信号，迅速使PMOS开关导通来抑制输出电压大程度下冲。
所述第一PMOS开关阵列包括九个PMOS管，且每个所述PMOS管的源极与所述输入电压端连接，每个所述PMOS管的栅极与所述第三与门的输出端连接，每个所述PMOS管的漏极为所述第一PMOS开关阵列的输出端。
一个示例为：如图7所示，PMOS开关阵列1电压端连接输入电压VIN，PMOS开关阵列1由PMOS0，PMOS1，PMOS2，PMOS3，PMOS4，PMOS5，PMOS6，PMOS7和PMOS8组成，其中每个PMOS的源极均连接VIN，每个PMOS的漏极均连接VOUT，每个PMOS的栅极均连接D1[8:0]。D1[8:0]控制每个PMOS的导通与关断，进而起到调节输出电压的作用。PMOS开关阵列1的每个晶体管尺寸按照二进制权重分布，能控制不同大小的电流，可按照调压需求设置晶体管具体尺寸。
经过调压模式调节后，VREF和VOUT较为接近时CON＝1，调压模式被关断，稳态模式被激活。Sigma-Delta调节控制器第一输入端连接CLK用来接收时钟信号，第二输入端连接U/N用来接收极性信号。经过Sigma-Delta调节控制器计算后输出为9位控制字D2[8:0]。
所述Sigma-Delta调节控制器包括第三多路数据选择器、第四多路数据选择器、第三或门、第四或门、第二累加计数器、Sigma-Delta模块和加法器；所述第三多路数据选择器的S端、所述第四多路数据选择器的S端均与所述模式控制信号输出端连接；所述第三多路数据选择器的1端用于连接时钟输入端，所述第四多路数据选择器的1端与极性信号输出端连接；所述第三多路数据选择器的输出端与所述第三或门的第一输入端连接，所述第三或门的输出端通过七个Delay延迟器与所述第二或门的第二输入端连接，构成一个循环结构并使得所述第二或门的第二输入端输出一个时钟信号，且所述第二或门的第二输入端、每个所述Delay延迟器的输出端均与所述第四或门的输入端连接；所述第四或门的输出端与所述Sigma-Delta模块的时钟输入端连接，所述第四多路数据选择器的输出端与所述第二累加计数器的IN端连接，所述第二累加计数器的输出端与所述Sigma-Delta模块的IN端连接；所述第二累加计数器的输出端、所述Sigma-Delta模块的输出端均与加法器的输入端连接，所述加法器的输出端为所述Sigma-Delta调节控制器的控制信号输出端。
一个示例为：如图8所示，Sigma-Delta调节控制器由一个与门AND4，两个多路数据选择器MUX3和MUX4，两个或门OR3和OR4，8个延迟单元Delay，一个累加计数器ACC2，一个Sigma-Delta模块和一个加法器组成。在稳态模式下，模式控制信号CON＝1，连接MUX3的S端和MUX4的S端，激活调压模式。CLK延迟后与自己本身进行与逻辑运算得到时钟CLK_B,并通过多路数据选择器MUX3被馈送至或门OR3第一输入端，经过七次延迟后输入到或门OR2的第二输入端，构成一个循环结构。每延迟一次产生的对应脉冲为T1，T2，T3，T4，T5，T6和T7，将这些脉冲输入到或门OR4进行或逻辑运算后输出时钟CLK_C。U/N经过多路数据选择器MUX4被馈送至ACC2的IN端，控制ACC中数值的增加或者减少，ACC2的时钟输入端连接CLK，经过累加计数器ACC2的计算输出高四位控制信号A[8:5]到加法器第一输入端，输出低五位控制信号A[4:0]到Sigma-Delta模块的IN端。Sigma-Delta模块时钟输入端连接CLK_C，经过Sigma-Delta调制运算后输出△Σ信号至加法器第二输入端。加法器进行加法运算输出9位控制字D2[8:0]。该过程的瞬态时序波形图如图9所示。
所述第二PMOS开关阵列包括九个PMOS管，且每个所述PMOS管的源极与所述输入电压端连接，每个所述PMOS管的栅极与所述Sigma-Delta调节控制器的控制信号输出端，每个所述PMOS管的漏极用于与负载连接。
一个示例：如图10所示，PMOS开关阵列2电压端连接输入电压VIN，PMOS开关阵列1由PMOS9，PMOS10，PMOS11，PMOS12，PMOS13，PMOS14，PMOS15，PMOS16和PMOS17组成，其中每个PMOS的源极均连接VIN，每个PMOS的漏极均连接VOUT，每个PMOS的栅极均连接D2[8:0]。D2[8:0]控制每个PMOS的导通与关断，进而起到调节输出电压消除稳态电压波纹的作用并使输出电压稳定在参考电压水平。PMOS开关阵列2的每个晶体管尺寸均相同，能控制相同大小的标准电流，可按照调压需求设置晶体管具体尺寸。
相比于现有模拟或数字低压差线性稳压器，本发明克服了模拟低压差稳压器不能工作在低电压领域的问题，本发明具有更广泛的应用场景，可以应用于低功耗，低电压场景。由于本发明大部分为数字电路，具有很好的扩展性，也减小了传统数字低压差稳压器对电压比较器精度的依赖。本发明将输出电压与参考电压的比较转换为两个脉冲相位的比较，提高了电路精度和时间准确性。为解决数字电路具有延迟，固有瞬态响应慢的缺点，本发明加入了下冲抑制单元，能够有效降低电压下冲幅度，提高了DLDO的瞬态响应速度。
传统DLDO的设计受到功率-速度权衡的限制，而且需要加入负载电容，这极大地降低了电路的集成度，本发明在稳态模式下应用Sigma-Delta调制技术消除了DLDO在稳态期间由于MOS开关的频繁导通和关断会产生的极限环震荡现象，减小了稳态输出电压产生波纹，去除了负载电容的使用，提高了电压调节质量。
本发明采用sigma-delta调制技术和瞬态倍频技术相结合的方法，采用两个回路两种模式，针对调压和稳态环节使用了不同的控制方法，很大程度上提高了DLDO的性能，可以为负载提供更稳定，更准确的输出电压。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种双环路无电容数字低压差线性稳压器，其特征在于，包括：
电压-时间转换器；所述电压-时间转换器的第一输入端用于连接参考电压输出端；所述电压-时间转换器的第二输入端用于连接输出电压输出端；所述电压-时间转换器用于获取参考电压和输出电压，并将所述参考电压量化为参考电压脉冲信号，将所述输出电压量化为输出电压脉冲信号；
相位极性检测器；所述相位极性检测器的第一输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述相位极性检测器的第二输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接；所述相位极性检测器用于计算所述参考电压脉冲信号和所述输出电压脉冲信号的相位差，并根据所述相位差确定误差脉冲信号，根据所述输出电压脉冲信号和所述参考电压脉冲信号的关系来确定极性信号；所述关系为所述输出电压脉冲信号超前或滞后所述参考电压脉冲信号的关系；
瞬态模式检测器；所述瞬态模式检测器的第一输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述瞬态模式检测器的第二输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接；所述瞬态模式检测器用于计算所述参考电压脉冲信号和所述输出电压脉冲信号的相位差，并将所述相位差与相位差裕度比较，当所述相位差超过所述相位差裕度时将模式控制信号确定为调压模式控制信号，当所述相位差未超过所述相位差裕度时将所述模式控制信号确定为稳态模式控制信号；
倍频调节控制器；所述倍频调节控制器的第一输入端与所述相位极性检测器的误差脉冲信号输出端连接，所述倍频调节控制器的第二输入端与所述相位极性检测器的极性信号输出端连接，所述倍频调节控制器的第三输入端与所述瞬态模式检测器的模式控制信号输出端连接；所述倍频调节控制器用于当接收到调压模式控制信号时，根据所述误差脉冲信号和所述极性信号确定第一PMOS开关阵列通断控制信号；
下冲抑制单元；所述下冲抑制单元的输入端用于连接所述输出电压输出端；所述下冲抑制单元用于获取输出电压，并根据所述输出电压处于下冲状态或者超冲状态时确定第一PMOS开关阵列导通控制信号；
第一PMOS开关阵列；所述第一PMOS开关阵列的第一输入端与第三与门的输出端连接，所述第三与门的第一输入端与所述倍频调节控制器的控制信号输出端连接，所述第三与门的第二输入端与所述下冲抑制单元的控制信号输出端连接，所述第一PMOS开关阵列的第二输入端与输入电压端连接，所述第一PMOS开关阵列的输出端与所述电压-时间转换器的第二输入端连接；所述第一PMOS开关阵列用于调节所述电压-时间转换器获取的输出电压；
Sigma-Delta调节控制器；所述Sigma-Delta调节控制器的第一输入端用于连接时钟输入端，所述Sigma-Delta调节控制器的第二输入端与所述相位极性检测器的极性信号输出端连接，所述Sigma-Delta调节控制器的第三输入端与所述瞬态模式检测器的模式控制信号输出端连接；所述Sigma-Delta调节控制器用于当接收到稳态模式控制信号时，根据所述极性信号和时钟信号确定第二PMOS开关阵列通断控制信号；
第二PMOS开关阵列；所述第二PMOS开关阵列的第一输入端与所述Sigma-Delta调节控制器的控制信号输出端连接，所述第二PMOS开关阵列的第二输入端与输入电压端连接，所述第二PMOS开关阵列的输出端用于与负载连接。
2.根据权利要求1所述的一种双环路无电容数字低压差线性稳压器，其特征在于，所述相位极性检测器包括第一D触发器、第二D触发器、第三D触发器、缓冲延迟器、第一与门和第一或门；所述第一D触发器和所述第二D触发器均为带异步复位端的D触发器，所述第三D触发器为不带异步复位端的D触发器；
所述第一D触发器的时钟输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述第二D触发器的时钟输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接，所述第一D触发器的带异步复位端和所述第二D触发器的带异步复位端均与所述缓冲延迟器的输出端连接，所述第一D触发器的D输入端和所述第二D触发器的D输入端均连接高电平，所述缓冲延迟器的输入端与所述第一与门的输出端连接，所述第一D触发器的Q端、所述第二D触发器的Q端均与所述第一与门的输入端连接，所述第一D触发器的Q端、所述第二D触发器的Q端均与所述第一或门的输入端连接，所述第一或门的输出端为所述相位极性检测器的误差脉冲信号输出端；
所述第三D触发器的时钟输入端与所述电压-时间转换器的参考电压脉冲信号输出端连接，所述第三D触发器的D输入端与所述电压-时间转换器的输出电压脉冲信号输出端连接，所述第三D触发器的Q端为相位极性检测器的极性信号输出端。
3.根据权利要求1所述的一种双环路无电容数字低压差线性稳压器，其特征在于，所述瞬态模式检测器包括第四D触发器、第五D触发器以及第二与门；
所述输出电压脉冲信号输出端通过Delay延迟器分别与所述第四D触发器的D输入端、所述第五D触发器的D输入端连接，所述参考电压脉冲信号输出端与所述第四D触发器的时钟输入端连接，所述参考电压脉冲信号输出端通过两个Delay延迟器与所述第五D触发器的时钟输入端连接，所述第四D触发器的Q端通过非门与所述第二与门的第一输入端连接，所述第五D触发器的Q端与所述第二与门的第二输入端连接，所述第二与门的输出端为模式控制信号输出端。
4.根据权利要求1所述的一种双环路无电容数字低压差线性稳压器，其特征在于，所述倍频调节器包括第一多路数据选择器、第二多路数据选择器、第二或门和第一累加计数器；
所述第一多路数据选择器的S端、所述第二多路数据选择器的S端均与所述模式控制信号输出端连接；所述误差脉冲信号输出端与所述第一多路数据选择器的0端连接，所述极性信号输出端与所述第二多路数据选择器的0端连接；所述第一多路数据选择器的输出端与所述第二或门的第一输入端连接，所述第二或门的输出端通过七个Delay延迟器与所述第二或门的第二输入端连接，构成一个循环结构并使得所述第二或门的第二输入端输出一个时钟信号；所述第二或门的第二输入端还与所述第一累加计数器的时钟输入端连接，所述第二多路数据选择器的输出端与所述第一累加计数器的IN端连接；所述第一累加计数器的输出端用于输出9位控制字。
5.根据权利要求1所述的一种双环路无电容数字低压差线性稳压器，其特征在于，所述下冲抑制单元包括电容、标准阈值电压反相器、第一低阈值电压反相器和第二低阈值电压反相器；所述电容的一端用于输出电压输出端连接，所述电容的另一端依次通过所述标准阈值电压反相器、所述第一低阈值电压反相器、所述第二低阈值电压反相器与所述第三与门的第二输入端连接。
6.根据权利要求1所述的一种双环路无电容数字低压差线性稳压器，其特征在于，所述第一PMOS开关阵列包括九个PMOS管，且每个所述PMOS管的源极与所述输入电压端连接，每个所述PMOS管的栅极与所述第三与门的输出端连接，每个所述PMOS管的漏极为所述第一PMOS开关阵列的输出端。
7.根据权利要求1所述的一种双环路无电容数字低压差线性稳压器，其特征在于，所述Sigma-Delta调节控制器包括第三多路数据选择器、第四多路数据选择器、第三或门、第四或门、第二累加计数器、Sigma-Delta模块和加法器；
所述第三多路数据选择器的S端、所述第四多路数据选择器的S端均与所述模式控制信号输出端连接；所述第三多路数据选择器的1端用于连接时钟输入端，所述第四多路数据选择器的1端与极性信号输出端连接；所述第三多路数据选择器的输出端与所述第三或门的第一输入端连接，所述第三或门的输出端通过七个Delay延迟器与所述第二或门的第二输入端连接，构成一个循环结构并使得所述第二或门的第二输入端输出一个时钟信号，且所述第二或门的第二输入端、每个所述Delay延迟器的输出端均与所述第四或门的输入端连接；所述第四或门的输出端与所述Sigma-Delta模块的时钟输入端连接，所述第四多路数据选择器的输出端与所述第二累加计数器的IN端连接，所述第二累加计数器的输出端与所述Sigma-Delta模块的IN端连接；所述第二累加计数器的输出端、所述Sigma-Delta模块的输出端均与加法器的输入端连接，所述加法器的输出端为所述Sigma-Delta调节控制器的控制信号输出端。
8.根据权利要求1所述的一种双环路无电容数字低压差线性稳压器，其特征在于，所述第二PMOS开关阵列包括九个PMOS管，且每个所述PMOS管的源极与所述输入电压端连接，每个所述PMOS管的栅极与所述Sigma-Delta调节控制器的控制信号输出端，每个所述PMOS管的漏极用于与负载连接。
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