CN114868247A - 沿着栅极区具有空隙的集成组合件及形成导电结构的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000000463 material Substances 0.000 claims abstract description 223
- 239000004065 semiconductor Substances 0.000 claims abstract description 102
- 239000011800 void material Substances 0.000 claims abstract description 15
- 230000008878 coupling Effects 0.000 claims abstract description 4
- 238000010168 coupling process Methods 0.000 claims abstract description 4
- 238000005859 coupling reaction Methods 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 76
- 239000000377 silicon dioxide Substances 0.000 claims description 38
- 235000012239 silicon dioxide Nutrition 0.000 claims description 34
- 239000011810 insulating material Substances 0.000 claims description 23
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052799 carbon Inorganic materials 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000003860 storage Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000010354 integration Effects 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000000203 mixture Substances 0.000 description 21
- 239000007772 electrode material Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000000429 assembly Methods 0.000 description 4
- 230000000712 assembly Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- -1 etc.) Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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- Manufacturing & Machinery (AREA)
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Abstract
一些实施例包含具有半导体材料结构的集成组合件，所述半导体材料结构具有第一源极/漏极区、第二源极/漏极区，及所述第一及第二源极/漏极区之间的沟道区。所述半导体材料结构具有第一侧及相对的第二侧。第一导电结构与所述第一侧相邻，并且可操作地接近所述沟道区以门控地控制所述第一及第二源极/漏极区通过所述沟道区的耦合。第二导电结构与所述第二侧相邻并且通过包含空隙的中介区与所述第二侧间隔开。一些实施例包含形成集成组合件的方法。
Description
相关专利数据
本申请要求2019年12月26日提交的第16/727,153号美国专利申请的优选权及权益，所述美国专利申请的公开内容以引用的方式并入本文。
技术领域
集成组合件(例如，集成存储器)。沿着栅极区具有空隙的集成组合件。形成集成组合件的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。实例存储器为DRAM(动态随机存取存储器)。DRAM单元(存储器单元)可各自包括与电容器组合的晶体管。DRAM单元可布置在阵列中；其中字线(栅极线)沿着阵列的行延伸且数字线(位线)沿着阵列的列延伸。字线可与存储器单元的晶体管耦合。每个存储器单元可通过字线中的一者与数字线中的一者的组合来唯一地进行寻址。
可在常规存储器架构中遇到的问题是存储器单元之间的串扰(干扰)，从而导致数据丢失。随着存储器架构扩展到增加的集成水平，串扰问题日益严重。希望减轻或防止这种不希望的串扰。
附图说明
图1到1B是在用于形成实例集成组合件的实例方法的实例处理阶段处的实例构造的区的图解视图。图1是俯视图。图1A及1B是分别沿着图1的线A-A及B-B的截面侧视图。
图2到2B是在图1到1B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图2是俯视图。图2A及2B是分别沿着图2的线A-A及B-B的截面侧视图。
图3到3B是在图2到2B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图3是俯视图。图3A及3B是分别沿着图3的线A-A及B-B的截面侧视图。
图4到4B是在图3到3B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图4是俯视图。图4A及4B是分别沿着图4的线A-A及B-B的截面侧视图。
图5到5B是在图4到4B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图5是俯视图。图5A及5B是分别沿着图5的线A-A及B-B的截面侧视图。
图6到6B是在图5到5B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图6是俯视图。图6A及6B是分别沿着图6的线A-A及B-B的截面侧视图。
图7到7B是在图6到6B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图7是俯视图。图7A及7B是分别沿着图7的线A-A及B-B的截面侧视图。
图8到8B是在图7到7B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图8是俯视图。图8A及8B是分别沿着图8的线A-A及B-B的截面侧视图。
图9到9B是在图8到8B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图9是俯视图。图9A及9B是分别沿着图9的线A-A及B-B的截面侧视图。
图10到10B是在图9到9B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图10是俯视图。图10A及10B是分别沿着图10的线A-A及B-B的截面侧视图。
图11到11B是在图10到10B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图11是俯视图。图11A及11B是分别沿着图11的线A-A及B-B的截面侧视图。图11到11B的构造可被视为实例集成组合件的区，或实例存储器装置的区。
图12到12B是在图11到11B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图12是俯视图。图12A及12B是分别沿着图12的线A-A及B-B的截面侧视图。
图13到13B是在图12到12B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图13是俯视图。图13A及13B是分别沿着图13的线A-A及B-B的截面侧视图。图13到13B的构造可被视为实例集成组合件的区，或实例存储器装置的区。
图14到14B是在图13到13B的实例处理阶段之后的实例处理阶段处图1到1B的区的图解视图。图14是俯视图。图14A及14B是分别沿着图14的线A-A及B-B的截面侧视图。
图15是实例存储器阵列的区的示意图。
具体实施方式
一些实施例包含集成组合件(例如，集成存储器)，其具有在一对晶体管沟道区之间的导电结构(例如，栅极)。沟道区中的一个可操作地接近导电结构，使得导电结构的操作控制沟道区内的电流流动。沟道区中的另一个通过包含空隙的中介区与导电结构隔开。一些实施例包含形成集成组合件的方法。参考图1到15描述实例实施例。
参考图1到1B，集成组合件(结构、架构等)10包含底座12。底座12可包括半导体材料；并且举例来说，可包括单晶硅、基本上由单晶硅组成或由单晶硅组成。底座12可称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，底座12可对应于容纳与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
绝缘材料14支撑在底座12上方。绝缘材料14可包括任何合适的电绝缘组合物；且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。在绝缘材料14与底座12之间提供间隙，以指示可存在提供于底座12与绝缘材料14之间的其它材料、结构等。然而，在一些实施例中，绝缘材料14可直接抵靠底座12的上表面。
数字线16在绝缘材料14上方。数字线16包括导电数字线材料18。数字线材料18可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，数字线材料18可包括一或多种含金属材料、基本上由一或多种含金属材料组成或由一或多种含金属材料组成；例如，钨、钛、氮化钨、氮化钛、硅化钨、硅化钛等中的一或多个。
半导体材料20在数字线16上方。半导体材料20可包括任何合适的组合物；并且在一些实施例中可包括以下各项中的一或多个、基本上由以下各项中的一或多个组成或由以下各项中的一或多个组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等；其中术语III/V半导体材料是指包括选自元素周期表的第III及第V族(其中第III及第V族是旧命名法，且现在被称为第13及第15族)的元素的半导体材料。在一些实施例中，半导体材料20可包括硅、基本上由硅组成或由硅组成。硅可呈任何合适的结晶形式(例如，单晶、多晶及非晶体中的一或多个)。
半导体材料20及数字线16一起图案化为轨道22，其中此类轨道沿着指示为y轴方向的第一方向延伸。轨道22可被视为由绝缘材料14支撑，所述绝缘材料又可被视为由底座12支撑。
轨道22的半导体材料20被配置为在数字线上方的半导体材料束(线性配置)24。
半导体材料线性配置24中的每一个的半导体材料20展示为包括下重掺杂区26、上重掺杂区28，及在上部区26与下部区28之间的中间区30。提供虚线25及27以示意性说明重掺杂区与中间区之间的大致边界。重掺杂区26及28最后分别变成竖直晶体管(存取装置)的下部及上部源极区/漏极区，并且可称为源极/漏极区。中间区30最后变成晶体管的沟道区，且因此可称为沟道区。尽管半导体材料20展示为在图1到1B的处理阶段掺杂，但是应理解，在其它实施例中，半导体材料20的至少一些掺杂可在稍后的处理阶段发生。
含金属材料32形成于半导体材料20上方。材料32可包括任何合适的组合物，并且在一些实施例中，可包括上文相对于导电材料18描述的含金属材料中的一或多个。材料18及32可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。在一些实施例中，数字线16的材料18可称为第一电极材料，并且材料32可称为第二电极材料。第一电极材料18与底部源极/漏极区26电耦合，并且第二电极材料32与上部源极/漏极区28电耦合。
绝缘材料34及36在导电材料32上方。此类绝缘材料可包括任何合适的组合物。在一些实施例中，第一绝缘材料34可包括二氧化硅或碳掺杂二氧化硅、基本上由二氧化硅或碳掺杂二氧化硅组成，或由二氧化硅或碳掺杂二氧化硅组成；并且第二绝缘材料36可包括氮化硅、基本上由氮化硅组成，或由氮化硅组成。
材料32、34及36可被视为轨道(线性特征)22的一部分。在一些实施例中，材料18、20、32、34及36可从宽阔区图案化以形成轨道22。
轨道22通过间隙38彼此间隔开，其中在所示实施例中，此类间隙延伸到绝缘材料14的上表面。
参考图2到2B，第一材料40提供在轨道22上方及间隙38内。第一材料40内衬轨道22，并且可被视为形成轨道内衬(线性特征内衬)42。第一材料40可包括任何合适的组合物；并且在一些实施例中，可包括碳掺杂二氧化硅、基本上由碳掺杂二氧化硅组成，或由碳掺杂二氧化硅组成。碳掺杂二氧化硅可具有任何合适的碳浓度；并且在一些实施例中，可具有至少约1原子％(at％)、至少约3at％、至少约5at％、至少约10at％等的碳浓度。在一些实施例中，可省略第一材料40。
第二材料44形成于间隙38内，并且确切地说，提供于轨道内衬42上方(沿着轨道内衬、与轨道内衬相邻)。第二材料44可包括电绝缘材料；并且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。
平坦化上表面45跨越材料40及44形成。此种平坦化表面可用包含例如化学机械抛光(CMP)的任何合适的处理形成。
参考图3到3B，绝缘材料44凹入间隙38中，并且第一材料40(例如，碳掺杂二氧化硅)从轨道22的材料36(例如，氮化硅)上方移除。在一些实施例中，绝缘材料44包括二氧化硅，并且相对于材料40的碳掺杂二氧化硅，所述绝缘材料44可通过对二氧化硅具有选择性的蚀刻而凹入。随后，材料40可经受各向异性蚀刻以从轨道22的顶部上方移除此类材料。
参考图4到4B，在间隙38内且跨越轨道22形成材料46。在一些实施例中，材料46包括与材料36相同的组合物，且因此提供虚线47以指示材料36及46可彼此合并。举例来说，材料36及46可均包括氮化硅、基本上由氮化硅，或由氮化硅组成。
材料46具有平坦化上表面49。此平坦化表面可用包含例如CMP的任何合适的处理形成。
参考图5到5B，材料48形成于平坦化表面49上方。在一些实施例中，材料48可包括硅、基本上由硅组成，或由硅组成。
参考图6到6B，形成沟槽50以延伸到轨道22中(图5到5B)且穿过绝缘材料44。沟槽50沿着对应于所说明的x轴方向的第二方向延伸。沟槽的第二方向(即，x轴方向)与轨道22的第一方向(即，y轴方向)交叉。在所说明的实施例中，沟槽的第二方向与轨道的第一方向正交。在其它实施例中，沟槽的第二方向可与轨道的第一方向交叉，而不与此第一方向正交。
沟槽50延伸到半导体材料线性配置24(图5到5B)中，并且不破坏数字线16(如图6A中所示)。沟槽50可或可不延伸到掺杂区26中。所说明的沟槽50具有第一侧51、相对的第二侧53及底部区55。
沟槽50将来自半导体材料线性配置24的半导体材料结构52图案化(其中例如在图5A中展示实例线性配置24)。半导体材料结构52包含半导体材料支柱54，其中此类支柱从半导体材料底座56向上地延伸。半导体材料支柱包含上部源极/漏极区28，及在上部源极/漏极区下方的沟道区30。支柱54还可或可不包含下部源极/漏极区26的部分。在所说明的实施例中，底座56包含大部分下部源极/漏极区26。在其它实施例中，沟槽50可完全延伸穿过半导体材料20，使得下部源极/漏极区26在支柱54内且底座56基本上不存在。
参考图7到7B，第一材料内衬58形成于沟槽50内，并且第二材料内衬60形成于第一内衬上方。第一材料内衬50及第二材料内衬60部分地填充沟槽50。填充材料62形成于部分填充沟槽的其余部分(区)内。
第一材料内衬58包括第一内衬材料(第一材料)64。第一内衬材料64可包括任何合适的组合物；并且在一些实施例中，可包括碳掺杂二氧化硅、基本上由碳掺杂二氧化硅组成，或由碳掺杂二氧化硅组成。因此，在一些实施例中，第一内衬材料64可包括与轨道内衬42的轨道内衬材料40相同的组合物。在一些实施例中，第一内衬材料64的碳掺杂二氧化硅可具有至少约1原子％、至少约3at％、至少约5at％、至少约10at％等的碳浓度。
第二材料内衬60包括第二内衬材料(第二材料)66。第二内衬材料66可包括任何合适的组合物；并且在一些实施例中，可包括氮化硅、基本上由氮化硅组成，或由氮化硅组成。
填充材料62可包括任何合适的组合物；并且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。材料62可形成为旋涂式介电质(SOD)或旋涂式玻璃(SOG)。
平坦化表面67延伸穿过材料48、62、64及66。平坦化表面67可用任何合适的处理(例如，CMP)形成。
参考图8到8B，掩蔽材料68形成于平坦化表面67上方且图案化成区段70。间隙72在区段70之间。掩蔽材料68可包括任何合适的组合物；并且在一些实施例中，可包括二氧化硅及光致抗蚀剂中的一或两个、基本上由二氧化硅及光致抗蚀剂中的一或两个组成，或由二氧化硅及光致抗蚀剂中的一或两个组成。
第二材料内衬66沿着沟槽50的第一侧51的区暴露于间隙72内。在一些实施例中，掩蔽材料68及半导体材料48可被视为一起形成硬掩模，并且第二材料内衬66的区可被视为通过此硬掩模暴露于窗口内。
参考图9到9B，第二材料内衬60沿着沟槽50的第一侧51凹入。掩蔽材料68沿着沟槽的第二侧53保护第二材料内衬60，使得第二材料内衬60不沿着沟槽的第二侧凹入。
第二材料内衬60的凹入在沟槽50的第一侧51处沿着第一材料内衬58形成开口74。开口74可形成到任何合适的深度。在一些实施例中，开口74的底部区限定在后续处理阶段形成的晶体管栅极的大致位置。
第一材料内衬58的区段(区)76沿着开口74暴露。
参考图10到10B，将第一材料内衬58的暴露区段(区)76(图9到9B)转换成适合于用作栅极介电材料的静电绝缘材料78。静电绝缘材料78可包括任何合适的组合物；并且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。在一些实施例中，第一材料内衬58的暴露区段76被移除且由静电绝缘材料78替换。在其它实施例中，第一材料内衬58的材料64包括碳掺杂二氧化硅，并且此材料经氧化以将其转换成二氧化硅，且由此从第一材料内衬58的材料64形成静电绝缘材料78中的至少一些。
在所说明的实施例中，材料78具有与第一材料内衬58的材料64的界面79，所述界面与第二材料内衬60的凹入材料66的上表面81大体共同延伸。在其它实施例中，界面79可在上表面81下方。
移除掩蔽材料68(图9到9B)，且随后填充材料62凹入以形成沟槽80。在一些实施例中，填充材料62包括二氧化硅且通过湿式氧化蚀刻凹入。填充材料62可凹入到沟槽80内的任何合适的水平，并且在一些实施例中，可完全移除。沟槽80与图6到6B的沟槽50共同延伸，但比沟槽50更窄。在一些实施例中，窄沟槽80可被视为沟槽50的区。
参考图11到11B，组合件10的上表面经平坦化以从材料36上方移除材料46及48，并且形成超出材料36、46、64、66及78的平坦化上表面83。在一些实施例中，牺牲材料可在此平坦化期间形成于沟槽80内，并且随后可在平坦化之后移除牺牲材料。
字线(栅极线)84形成于沟槽80内且形成于凹入的第二材料内衬60上方。在所说明的实施例中，字线包括两种材料86及88；其中材料86是含金属材料且材料88是导电掺杂硅。含金属材料86可包括任何合适的组合物；包含例如钨、钛、氮化钨、氮化钛、硅化钨、硅化钛等中的一或多个。材料86及88具有相对于彼此不同的功函数，并且因此所说明的字线84可被视为双功函数字线。在其它实施例中，字线可包括其它配置，且可或可不具有双功函数配置。
字线84沿着所说明的x轴方向延伸且因此与数字线16交叉。在一些实施例中，字线84可被视为表示沿着x轴方向延伸的导电结构。
字线包括沿着支柱52的沟道区30的栅极。
图11的俯视图展示材料40及64是彼此相同的组合物且合并以形成组合物40/64的配置。
参考图12到12B，利用热磷酸蚀刻来移除含氮化硅材料46及36(图11到11B)，并且使第二材料内衬60的含氮化硅材料66沿着沟槽80的第二侧53凹入。因此，沿着与沟槽80的第二侧53相邻的字线84的边缘形成空隙90。
参考图13到13B，绝缘材料92形成于沟槽80内以将空隙90封盖。绝缘材料92可包括任何合适的组合物；并且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。绝缘材料92可或可不延伸到字线84的最上表面。在所说明的实施例中，间隙保持在绝缘材料92与字线84的顶部之间以辅助读取器将包括空隙90的区视觉化。
平坦化表面93形成为跨越材料32、40、64、78及92延伸。平坦化表面93可用包含例如CMP的任何合适的处理形成。平坦化表面的形成移除材料34(图12到12B)。
参考图14到14B，存储元件96形成为与顶部电极材料32电耦合，并且通过顶部电极材料32与顶部源极/漏极区28耦合。存储元件96可为具有至少两个可检测状态的任何合适的装置；并且在一些实施例中，可为例如电容器、电阻式存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。在所示实施例中，存储元件96是电容器。电容器中的每一个具有与顶部电极材料32耦合的一个节点，并且具有与合适的参考电压97(用三角形说明)耦合的另一节点。参考电压97可为例如接地、VCC/2等。
半导体材料支柱54各自包括上部及下部源极/漏极区26，及在此类上部及下部源极/漏极区之间的沟道区30。字线(栅极线)84可被视为可操作地接近沟道区30，使得字线84的操作可控制沿着沟道区30的电流流动以控制源极/漏极区26及28是否彼此耦合。具体来说，沿着字线84中的一个的合适电压可引发相关联沟道区30内的电场，以实现沟道区内的电流流动且因此通过沟道区将源极/漏极区26及28彼此耦合。如果电压低于适合于引发相关联沟道区内的适当电场的阈值，则将引发电流流动且源极/漏极区不会彼此耦合。在一些实施例中，沿着相关联字线通过电流流动的沟道区的选择性操作可称为沟道区的门控操作，并且字线可被视为以将相关联源极/漏极区彼此门控地耦合的方式操作。可操作地接近沟道区30的字线的区可被视为栅极，且对应于沿着图14A的截面的区。
半导体材料支柱54中的每一个可被视为包括存取晶体管98的部分，其中此类存取晶体管中的每一个包括上部源极/漏极区28、下部源极/漏极区26、在上部及下部源极/漏极区之间的沟道区30，及与沟道区30相关联的字线84的区段。
存储元件96与存取晶体管98的上部源极/漏极区耦合。每个存储元件96以及与此存储元件耦合的存取晶体管可被视为对应于存储器阵列102的存储器单元100。存储器阵列可为DRAM阵列。
存储器阵列102可具有图15中示意性地说明的类型的配置。存储器阵列包含指示为字线WL1-WL4的一系列字线84且包含指示为数字线DL1-DL4的一系列数字线16。数字线与感测电路系统(例如，感测放大器电路系统)104耦合，并且字线与驱动器电路系统(例如，字线驱动器电路系统)106耦合。存储器单元100中的每一个由字线中的一个结合数字线中的一个唯一地寻址。
再次参考图14到14B，支柱54可被视为包括在半导体材料结构108中，每个半导体材料结构包括第一源极/漏极区26、第二源极/漏极区28，及在第一及第二源极/漏极区之间的沟道区30。
半导体材料结构108中的每一个包括沿着图14A的截面的第一侧107及第二侧109，其中第二侧与第一侧处于相对关系。
与半导体材料结构108的沟道区30相关联的字线(例如，导电结构)84与半导体材料结构的第一侧107相邻，并且可操作地接近沟道区30以门控地控制第一及第二源极/漏极区26及28通过沟道区的耦合。举例来说，半导体材料结构108中的一个在图14A中标记为108a，并且与标记为84a的字线84相关联，使得字线84a可操作地接近沟道区30(即，字线84通过仅对应于栅极介电质材料的静电绝缘材料78与沟道区30间隔开)。字线84a可被视为沿着半导体材料结构108a的第一侧107的第一导电结构。
第二导电结构84b沿着半导体材料结构108a的第二侧109，并且通过包含空隙90的中介区110与半导体材料结构84b的第二侧109间隔开。因此，第二导电结构84b未可操作地接近半导体材料结构108a，而是替代地通过含空隙的中介区110与此半导体材料结构电隔离。在所说明的实施例中，中介区110还包含材料64。此材料直接抵靠半导体材料结构108a的第二侧109，且因此在半导体材料结构108a与空隙90之间。如上文所论述，在一些实施例中，材料64可包括碳掺杂二氧化硅。
在一些实施例中，半导体材料支柱54可被视为从数字线16向上地延伸的半导体结构52的一部分。如沿着图14A的截面及沿着图14的俯视图相对于字线84a所示，字线84中的每一个可被视为包括第一侧121及相对的第二侧123。沿着字线84a的第一侧121的半导体结构可被视为半导体结构的第一集合130，并且沿着字线84a的第二侧123的半导体结构可被视为结构的第二集合132。半导体结构52的第一集合130的沟道区30可操作地接近字线84a的第一侧121，如图14A中所示。相反，在半导体结构132的第二集合内的沟道区30通过包括空隙90的中介区110与字线84a的相邻第二侧123间隔开，如图14A中所示。
在图14A的所说明实施例中，字线84跨越数字线16且通过中介区140与数字线间隔开。此类中介区包含绝缘区142。绝缘区包含材料66(可包括氮化硅)及材料64(可包括碳掺杂二氧化硅)；并且在所示的实施例中，还包含在材料66上方的材料62(可包括二氧化硅)。
数字线16可与先前相对于图15所描述类型的感测电路系统104耦合，并且字线84可与先前相对于图15所描述类型的驱动器电路系统106耦合。图14A展示由底座12支撑且在存储器阵列102下方(具体来说，在存储器单元100、字线84及数字线16下方)的区104及106。
在一些实施例中，电路系统104及106可包括逻辑(例如，CMOS)。尽管电路系统104及106展示为在存储器阵列102下方，但是在其它实施例中，电路系统104及106中的一或两个的至少一部分可在除了存储器阵列102正下方之外的位置中。
上文所论述的组合件及结构可在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物等等可由现在已知或尚待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”及“绝缘”可用于描述具有绝缘电学性质的材料。所述术语在本公开中被视为同义的。术语“介电”在一些情况下及术语“绝缘”(或“电绝缘”)在其它情况下可用于在本公开内提供语言变异以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”及“电耦合”均可用于本公开中。所述术语被视为同义。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述及以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于此类定向旋转。
除非另外规定，否则附图说明的截面图仅示出截面的平面内的特征，且不示出截面的平面后面的材料，以便简化图式。
当结构被称为“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相反地，当结构被称为“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从下伏底座(例如，衬底)向上延伸。竖直延伸的结构可或可不相对于底座的上表面基本上正交地延伸。
一些实施例包含具有半导体材料结构的集成组合件，所述半导体材料结构具有第一源极/漏极区、第二源极/漏极区，及第一及第二源极/漏极区之间的沟道区。半导体材料结构具有第一侧及相对的第二侧。第一导电结构与第一侧相邻，并且可操作地接近沟道区以门控地控制第一及第二源极/漏极区通过沟道区的耦合。第二导电结构与第二侧相邻并且通过包含空隙的中介区与第二侧间隔开。
一些实施例包含集成存储器，所述集成存储器具有沿着第一方向延伸的数字线且具有从数字线向上延伸的半导体结构。半导体结构包含支柱。支柱中的每一个具有上部源极/漏极区及在上部源极/漏极区下方的沟道区。半导体结构包含在沟道区下方的下部源极/漏极区。下部源极/漏极区与数字线耦合。存储元件与上部源极/漏极区耦合。栅极线沿着与第一方向交叉的第二方向延伸。栅极线中的每一个具有第一侧及相对的第二侧。半导体结构的第一集合沿着栅极线中的相关联栅极线的第一侧，并且半导体结构的第二集合沿着栅极线中的所述相关联栅极线的第二侧。半导体结构的第一集合内的沟道区可操作地接近栅极线的所述相关联栅极线的相邻第一侧，使得栅极线中的所述相关联栅极线提供对半导体结构的第一集合内的沟道区的门控控制。在半导体结构的第二集合内的沟道区通过包含空隙的中介区与栅极线中的所述相关联栅极线的相邻第二侧间隔开。
一些实施例包含形成集成组合件的方法。线性特征形成于底座上方。线性特征包含数字线及在数字线上方的半导体材料线。线性特征沿着第一方向延伸。沟槽形成为延伸到线性特征中。沟槽沿着与第一方向交叉的第二方向延伸。沟槽延伸到半导体材料线中，但不破坏数字线。沟槽将来自半导体材料线的半导体材料结构图案化。半导体材料结构包含半导体材料支柱。半导体材料结构包含在半导体材料支柱的上部区处的上部源极/漏极区、在半导体材料支柱内且在上部源极/漏极区下方的沟道区，及在沟道区下方且与数字线耦合的下部源极/漏极区。第一材料内衬形成于沟槽内。第二材料内衬形成于第一材料内衬上方。第二材料内衬沿着沟槽的第一侧凹入，而不沿着沟槽的相对第二侧凹入。栅极线形成于沟槽内及凹入的第二材料内衬上方。在形成栅极线之后，第二材料内衬沿着沟槽的第二侧凹入以形成空隙。将空隙封盖。
根据规定，已经就结构及方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示及描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。
Claims (33)
1.一种集成组合件，其包括：
半导体材料结构，其具有第一源极/漏极区、第二源极/漏极区，及所述第一及第二源极/漏极区之间的沟道区；所述半导体材料结构具有第一侧及相对的第二侧；
第一导电结构，其与所述第一侧相邻并且可操作地接近所述沟道区以门控地控制所述第一及第二源极/漏极区通过所述沟道区的耦合；及
第二导电结构，其与所述第二侧相邻并且通过包含空隙的中介区与所述第二侧间隔开。
2.根据权利要求1所述的集成组合件，其中所述半导体材料结构的所述半导体材料包括硅。
3.根据权利要求1所述的集成组合件，其中所述第一源极/漏极区与数字线耦合，并且其中所述第二源极/漏极区与存储元件耦合。
4.根据权利要求3所述的集成组合件，其中所述存储元件是电容器。
5.根据权利要求1所述的集成组合件，其中所述中介区包含在所述半导体材料结构与所述空隙之间的碳掺杂二氧化硅。
6.根据权利要求5所述的集成组合件，其中所述碳掺杂二氧化硅内的碳浓度是至少约1at％。
7.根据权利要求5所述的集成组合件，其中所述碳掺杂二氧化硅内的所述碳浓度是至少约5at％。
8.根据权利要求5所述的集成组合件，其中所述碳掺杂二氧化硅内的所述碳浓度是至少约10at％。
9.根据权利要求1所述的集成组合件，其中所述第一导电结构仅通过包括二氧化硅的绝缘材料与所述第一侧间隔开。
10.根据权利要求1所述的集成组合件，其中所述第一及第二导电结构各自包含直接抵靠含掺杂半导体区的含金属区。
11.一种集成存储器，其包括：
数字线，其沿着第一方向延伸；
半导体结构，其从所述数字线向上延伸；所述半导体结构包含支柱；所述支柱中的每一个具有上部源极/漏极区及在所述上部下方的沟道区；所述半导体结构包含在所述沟道区下方的下部源极/漏极区；所述下部源极/漏极区与所述数字线耦合；
存储元件，其与所述上部源极/漏极区耦合；
栅极线，其沿着与所述第一方向交叉的第二方向延伸；及
所述栅极线中的每一个具有第一侧及相对的第二侧；所述半导体结构的第一集合沿着所述栅极线中的相关联栅极线的所述第一侧，并且所述半导体结构的第二集合沿着所述栅极线中的所述相关联栅极线的所述第二侧；所述半导体结构的所述第一集合内的所述沟道区可操作地接近所述栅极线中的所述相关联栅极线的所述相邻第一侧，使得所述栅极线中的所述相关联栅极线提供对所述半导体结构的所述第一集合内的所述沟道区的门控控制；所述半导体结构的所述第二集合内的所述沟道区通过包含空隙的中介区与所述栅极线中的所述相关联栅极线的所述相邻第二侧间隔开。
12.根据权利要求11所述的集成存储器，其中所述空隙的上部区由绝缘材料封盖。
13.根据权利要求12所述的集成存储器，其中所述绝缘体材料包括二氧化硅。
14.根据权利要求11所述的集成存储器，其中所述中介区包含碳掺杂二氧化硅。
15.根据权利要求14所述的集成存储器，其中在所述中介区中的每一个内的所述碳掺杂二氧化硅直接抵靠所述支柱中的一个。
16.根据权利要求11所述的集成存储器，其中所述栅极线中的每一个包括直接抵靠含掺杂半导体区的含金属区。
17.根据权利要求11所述的集成存储器，其中所述栅极线跨越所述数字线且通过中介区与所述数字线间隔开，所述中介区包含包括氮化硅及碳掺杂二氧化硅的绝缘区。
18.根据权利要求17所述的集成存储器，其中所述氮化硅在所述碳掺杂二氧化硅上方，并且其中所述绝缘区进一步包含在所述氮化硅上方的二氧化硅。
19.根据权利要求11所述的集成存储器，其中所述数字线与感测放大器电路系统耦合；并且其中所述感测放大器电路系统在所述数字线下方。
20.根据权利要求11所述的集成存储器，其中所述栅极线与驱动器电路系统耦合；并且其中所述驱动器电路系统在所述数字线下方。
21.一种形成集成组合件的方法，其包括：
在底座上方形成线性特征；所述线性特征包含数字线及在所述数字线上方的半导体材料线性配置；所述线性特征沿着第一方向延伸；
形成沟槽以延伸到所述线性特征中；所述沟槽沿着与所述第一方向交叉的第二方向延伸；所述沟槽延伸到所述半导体材料线性配置中，但不破坏所述数字线；所述沟槽将来自所述半导体材料线性配置的半导体材料结构图案化；所述半导体材料结构包含半导体材料支柱；所述半导体材料结构包含在所述半导体材料支柱的上部区处的上部源极/漏极区、在所述半导体材料支柱内且在所述上部源极/漏极区下方的沟道区，及在所述沟道区下方且与所述数字线耦合的下部源极/漏极区；
在所述沟槽内形成第一材料内衬；
在所述第一材料内衬上方形成第二材料内衬；
使所述第二材料内衬沿着所述沟槽的第一侧凹入，而不使所述第二材料内衬沿着所述沟槽的相对第二侧凹入；
在所述沟槽内及在所述凹入的第二材料内衬上方形成栅极线；
在形成所述栅极线之后，使所述第二材料内衬沿着所述沟槽的所述第二侧凹入以形成空隙；及
将所述空隙封盖。
22.根据权利要求21所述的方法，其中所述第一材料内衬包括碳掺杂二氧化硅。
23.根据权利要求22所述的方法，其中所述第二材料内衬包括氮化硅。
24.根据权利要求21所述的方法，其进一步包括形成与所述上部源极/漏极区耦合的存储元件。
25.根据权利要求24所述的方法，其中所述存储元件是电容器。
26.根据权利要求21所述的方法，其中所述第二材料内衬沿着所述沟槽的所述第一侧的所述凹入暴露所述第一材料内衬的区；并且所述方法进一步包括移除所述第一材料内衬的所述暴露区且用绝缘材料替换所述暴露区。
27.根据权利要求21所述的方法，其中所述第二材料内衬沿着所述沟槽的所述第一侧的所述凹入暴露所述第一材料内衬的区；其中所述第一材料内衬包括碳掺杂二氧化硅；并且所述方法进一步包括氧化所述第一材料内衬的所述暴露区以将所述暴露区转换成二氧化硅。
28.根据权利要求21所述的方法，其中所述下部源极/漏极区的至少部分在所述半导体材料结构的部分内，所述半导体材料结构在所述支柱下方并且不图案化到所述支柱中。
29.根据权利要求21所述的方法，其进一步包括在所述线性特征之间形成绝缘材料，并且形成所述沟槽以延伸到所述绝缘材料中以及延伸到所述线性特征中。
30.根据权利要求29所述的方法，其中所述线性特征通过间隙彼此间隔开，并且所述方法进一步包括沿着所述线性特征且在所述间隙内形成线性特征内衬；并且其中所述在所述线性特征之间形成所述绝缘材料包括在所述线性特征内衬上方且在所述间隙内形成所述绝缘材料。
31.根据权利要求30所述的方法，其中所述线性特征内衬包括与所述第一材料内衬相同的材料。
32.根据权利要求31所述的方法，其中所述相同材料是碳掺杂二氧化硅。
33.根据权利要求21所述的方法，其中所述将所述空隙封盖包括用二氧化硅将所述空隙封盖。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/727,153 | 2019-12-26 | ||
| US16/727,153 US11088142B2 (en) | 2019-12-26 | 2019-12-26 | Integrated assemblies having voids along regions of gates, and methods of forming conductive structures |
| PCT/US2020/063826 WO2021133546A1 (en) | 2019-12-26 | 2020-12-08 | Integrated assemblies having voids along regions of gates, and methods of forming conductive structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114868247A true CN114868247A (zh) | 2022-08-05 |
Family
ID=76546685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202080089129.8A Pending CN114868247A (zh) | 2019-12-26 | 2020-12-08 | 沿着栅极区具有空隙的集成组合件及形成导电结构的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US11088142B2 (zh) |
| KR (1) | KR20220114646A (zh) |
| CN (1) | CN114868247A (zh) |
| WO (1) | WO2021133546A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11600535B2 (en) | 2020-05-06 | 2023-03-07 | Micron Technology, Inc. | Integrated assemblies having conductive material along three of four sides around active regions, and methods of forming integrated assemblies |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064589A (en) | 1998-02-02 | 2000-05-16 | Walker; Darryl G. | Double gate DRAM memory cell |
| KR100739532B1 (ko) | 2006-06-09 | 2007-07-13 | 삼성전자주식회사 | 매몰 비트라인 형성 방법 |
| US7745319B2 (en) | 2006-08-22 | 2010-06-29 | Micron Technology, Inc. | System and method for fabricating a fin field effect transistor |
| JP5571409B2 (ja) | 2010-02-22 | 2014-08-13 | 株式会社荏原製作所 | 半導体装置の製造方法 |
| US8361856B2 (en) * | 2010-11-01 | 2013-01-29 | Micron Technology, Inc. | Memory cells, arrays of memory cells, and methods of forming memory cells |
| US9129823B2 (en) | 2013-03-15 | 2015-09-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Silicon recess ETCH and epitaxial deposit for shallow trench isolation (STI) |
| US9773888B2 (en) | 2014-02-26 | 2017-09-26 | Micron Technology, Inc. | Vertical access devices, semiconductor device structures, and related methods |
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| KR102705036B1 (ko) * | 2016-12-19 | 2024-09-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US9837420B1 (en) * | 2017-01-10 | 2017-12-05 | Micron Technology, Inc. | Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor |
| US10804273B2 (en) | 2017-09-06 | 2020-10-13 | Micron Technology, Inc. | Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array |
| WO2020063826A1 (zh) | 2018-09-29 | 2020-04-02 | 东莞东阳光科研发有限公司 | 人工晶体半成品成型模具、成型方法及人工晶体半成品 |
-
2019
- 2019-12-26 US US16/727,153 patent/US11088142B2/en active Active
-
2020
- 2020-12-08 WO PCT/US2020/063826 patent/WO2021133546A1/en active Application Filing
- 2020-12-08 CN CN202080089129.8A patent/CN114868247A/zh active Pending
- 2020-12-08 KR KR1020227025010A patent/KR20220114646A/ko not_active Application Discontinuation
-
2021
- 2021-05-12 US US17/318,940 patent/US11456299B2/en active Active
-
2022
- 2022-08-19 US US17/891,480 patent/US20220406785A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20220114646A (ko) | 2022-08-17 |
| US11456299B2 (en) | 2022-09-27 |
| US20210202489A1 (en) | 2021-07-01 |
| US20220406785A1 (en) | 2022-12-22 |
| WO2021133546A1 (en) | 2021-07-01 |
| US11088142B2 (en) | 2021-08-10 |
| US20210265356A1 (en) | 2021-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |