CN114842886A - 存储器件 - Google Patents

存储器件 Download PDF

Info

Publication number
CN114842886A
CN114842886A CN202110544338.3A CN202110544338A CN114842886A CN 114842886 A CN114842886 A CN 114842886A CN 202110544338 A CN202110544338 A CN 202110544338A CN 114842886 A CN114842886 A CN 114842886A
Authority
CN
China
Prior art keywords
data
arithmetic
read
activation
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202110544338.3A
Other languages
English (en)
Inventor
李约瑟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114842886A publication Critical patent/CN114842886A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Mathematical Physics (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Computing Systems (AREA)
  • Algebra (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Dram (AREA)

Abstract

本申请公开了存储器件。该存储器件包括：数据储存电路，其被配置为：当执行算术激活操作时访问其中储存有第一数据的单元阵列，当执行第一读取操作时输出所述第一数据，当执行激活操作时访问其中储存有第二数据的单元阵列，和当执行第二读取操作时输出所述第二数据。该存储器件还包括算术电路，其被配置为：接收通过所述第一读取操作产生的锁存数据和通过所述第二读取操作产生的读取数据，以及对所述锁存数据和所述读取数据执行算术运算。

Description

存储器件
相关申请的交叉引用
本申请要求于2021年2月2日提交的申请号为10-2021-0015025的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及执行算术运算的存储器件。
背景技术
神经网络表示通过以与人类的大脑类似的方式将神经元互连作为数学模型而形成的网络。近年来，随着神经网络技术的发展，正在通过使用神经网络技术来对分析输入数据并提取有效信息的各种类型的存储器件积极地进行研究。
发明内容
本公开的一些实施例针对能够执行算术运算的存储器件。
在一实施例中，一种存储器件可以包括：数据储存电路，其被配置为当执行算术激活操作时访问其中储存有第一数据的单元阵列，当执行第一读取操作时输出第一数据，当执行激活操作时访问其中储存有第二数据的单元阵列，以及当执行第二读取操作时输出第二数据；以及算术电路，其被配置为：接收通过第一读取操作产生的锁存数据和通过第二读取操作产生的读取数据，以及对锁存数据和读取数据执行算术运算。
在另一实施例中，一种存储器件可以包括：行控制电路，其被配置为：接收在执行算术激活操作时产生的算术行地址，以及控制数据储存电路访问单元阵列，该单元阵列中储存有第一数据；列控制电路，其被配置为：接收在执行第一读取操作时产生的第一列地址，以及控制数据储存电路以输出通过算术激活操作而访问的单元阵列中储存的第一数据；以及数据锁存电路，其被配置为：基于锁存控制信号来锁存第一数据，以及输出所锁存的第一数据作为用于算术运算的锁存数据。
在又一实施例中，一种存储器件可以包括：行控制电路，其被配置为：接收在执行算术激活操作时产生的算术行地址，控制数据储存电路访问第一单元阵列(该第一单元阵列中储存有第一数据)，接收在执行激活操作时产生的行地址，以及控制数据储存电路访问第二单元阵列(该第二单元阵列中储存有第二数据)；列控制电路，其被配置为：接收在执行第一读取操作时产生的第一列地址，控制数据储存电路输出通过算术激活操作而访问的第一单元阵列中储存的第一数据，接收在执行第二读取操作时产生的第二列地址，以及控制数据储存电路输出通过激活操作而访问的第二单元阵列中储存的第二数据；数据锁存电路，其被配置为基于锁存控制信号来锁存第一数据，以及将锁存的第一数据输出作为锁存数据；输入/输出读出放大器，其被配置为通过在执行第二读取操作时感测和放大第二数据来产生读取数据；以及算术电路，其被配置为对锁存数据和读取数据执行算术运算。
根据一些实施例，一种存储器件可以将用于算术运算的数据储存在通过地址而访问的单元阵列中，从而在小区域中储存用于算术运算的数据。
此外，根据一些实施例，被配置为储存用于算术运算的数据的单元阵列可以被实现为被配置用于储存其逻辑电平由电源电压来设置的数据单元的单元。因此，可以在没有写入操作的情况下将数据储存在单元中，这使得能够减少算术运算所需的电流消耗。
此外，根据一些实施例，被配置为储存用于算术运算的数据的单元阵列可以被实现为被配置用于储存其逻辑电平由电源电压来设置的数据的单元。因此，不需要执行用于保持储存在单元中的数据的刷新操作，这使得能够减少算术运算所需的电流消耗。
附图说明
图1是示出根据实施例的存储器件的配置的框图。
图2是示出图1所示的存储器件中包括的地址发生电路的示例的图。
图3是示出图1所示的存储器件中包括的数据储存电路的示例的图。
图4是示出图1所示的存储器件中包括的数据储存电路的另一示例的图。
图5是示出图1所示的存储器件中包括的标志发生电路的示例的电路图。
图6是示出图1所示的存储器件中包括的控制信号发生电路的示例的电路图。
图7至图18是用于描述图1至图6所示的存储器件的操作的图。
具体实施方式
在以下实施例的描述中，术语“预设”表示当在过程或算法中使用参数时，该参数的数值是预先决定的。根据一实施例，可以在过程或算法开始时或在执行过程或算法的同时设置参数的数值。
用于区分各种组件的诸如“第一”和“第二”之类的术语不受组件的限制。例如，第一组件可以被称为第二组件，并且反之亦然。
当一个组件被称为“耦接”或“连接”到另一组件时，应当理解，这些组件可以彼此直接耦接或连接，或者可以通过介于其间的另一组件而彼此耦接或连接。另一方面，当一个组件被称为“直接耦接”或“直接连接”至另一组件时，应理解的是，这些组件彼此直接耦接或连接，而没有另一组件置于它们之间。
“逻辑高电平”和“逻辑低电平”被用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号之间存在区别。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据一实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据一实施例，可以将信号的逻辑电平设置为不同的逻辑电平或相反的逻辑电平。例如，根据一实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，而根据一实施例，可以将具有逻辑低电平的信号设置为具有逻辑高电平。
在下文中，将通过实施例更详细地描述本公开的教导。实施例仅用于例示本公开的教导，并且本公开的范围不受实施例限制。
如图1中所示，根据实施例的存储器件100可以包括命令地址接收电路(CA RX)101、命令解码器(COM DEC)103、地址解码器(ADD DEC)105、地址发生电路(ADD GEN)107、行控制电路(ROW CTR)109、列控制电路(COL CTR)110、数据储存电路111、输入/输出感测放大器(IOSA)115、标志发生电路(FLAG GEN)117、控制信号发生电路(CNT GEN)119、数据锁存电路121和算术电路123。
命令地址接收电路101可以从存储器件100的外部接收用于执行各种内部操作的命令地址CMD/ADD。内部操作可以包括算术激活操作、激活操作、以及读取操作等。命令地址CMD/ADD可以包括命令和地址。命令地址接收电路101可以提取命令地址CMD/ADD中包括的命令，并且输出提取的命令作为内部命令ICMD。命令地址接收电路101可以提取命令地址CMD/ADD中包括的地址，并且输出提取的地址作为内部地址IADD。内部命令ICMD和内部地址IADD的每一个中包括的比特位的数量可以在不同的实施例中被设置为各种值。
命令解码器103可以从命令地址接收电路101接收内部命令ICMD。命令解码器103可以通过对内部命令ICMD进行解码来产生算术激活信号MACT、激活信号ACT和读取信号RD。算术激活信号MACT可以被激活以执行算术激活操作。算术激活操作可以被执行以访问数据储存电路111中包括的单元之中的其中储存有第一数据DA1的单元阵列。激活信号ACT可以被激活以执行激活操作。激活操作可以被执行以访问数据储存电路111中包括的单元之中的其中储存有第二数据DA2的单元阵列。读取信号RD可以被激活以执行包括第一读取操作和第二读取的读取操作。第一读取操作可以被执行以使数据锁存电路121锁存数据储存电路111中被访问的第一数据DA1，并输出锁存的数据作为锁存数据LD。第二读取操作可以被执行，以使输入/输出感测放大器115感测并放大数据储存电路111中被访问的第二数据DA2，并输出经放大的数据作为读取数据AD。在本实施例中，算术激活信号MACT、激活信号ACT和读取信号RD中的每一个可以被激活为逻辑高电平。然而，这仅是示例，并且本实施例不限于此。
地址解码器105可以从命令地址接收电路101接收内部地址IADD。地址解码器105可以通过对内部地址IADD进行解码来产生解码地址DADD。解码地址DADD可以包括关于算术行地址MRA、行地址RA和列地址CA的信息。当算术激活信号MACT被激活以进行算术激活操作时，解码地址DADD可以包括关于算术行地址MRA的信息。当激活信号ACT被激活以进行激活操作时，解码地址DADD可以包括关于行地址RA的信息。当读取信号RD被激活以进行读取操作时，解码地址DADD可以包括关于列地址CA的信息。
地址发生电路107可以从命令解码器103接收算术激活信号MACT、激活信号ACT和读取信号RD。地址发生电路107可以从地址解码器105接收解码地址DADD。地址发生电路107可以从解码地址DADD产生算术行地址MRA、行地址RA和列地址CA。当算术激活信号MACT被激活以进行算术激活操作时，地址发生电路107可以从解码地址DADD产生算术行地址MRA。地址发生电路107可以锁存解码地址DADD以执行算术激活操作，并且输出锁存的解码地址DADD作为算术行地址MRA。当激活信号ACT被激活以进行激活操作的时，地址发生电路107可以从解码地址DADD产生行地址RA。地址发生电路107可以锁存解码地址DADD以执行激活操作，并且将锁存的解码地址DADD输出作为行地址RA。当读取信号RD被激活以进行读取操作时，地址发生电路107可以从解码地址DADD产生列地址CA。地址发生电路107可以锁存解码地址DADD以执行读取操作，并且输出锁存的解码地址DADD作为列地址CA。
行控制电路109可以从地址发生电路107接收算术行地址MRA和行地址RA。行控制电路109可以从地址发生电路107接收算术行地址MRA以便执行算术激活操作。行控制电路109可以接收算术行地址MRA，并且控制数据储存电路111以访问数据储存电路111中包括的单元之中的其中储存有第一数据DA1的单元阵列。行控制电路109可以从地址发生电路107接收行地址RA以执行激活操作。行控制电路109可以接收行地址RA，并且控制数据储存电路111以访问数据储存电路111中包括的单元之中储存有第二数据DA2的单元阵列。
列控制电路110可以从地址发生电路107接收列地址CA。列控制电路110可以从地址发生电路107接收列地址CA，以便执行包括第一读取操作和第二读取操作的读取操作。列控制电路110可以控制数据储存电路111以在第一读取操作期间输出第一数据DA1并将第一数据DA1应用于数据锁存电路121。列控制电路110可以控制数据储存电路111以在第二读取操作期间输出第二数据DA2并将第二数据DA2应用于输入/输出感测放大器115。
当算术激活操作或激活操作被执行时，数据储存电路111可以由行控制电路109来控制。数据储存电路111可以在算术激活操作被执行时由行控制电路109来控制，以及可以访问数据储存电路111中包括的单元之中的其中储存有第一数据DA1的单元阵列。数据储存电路111可以在激活操作被执行时由行控制电路109来控制，以及可以访问数据储存电路111中包括的单元之中的其中储存有第二数据DA2的单元阵列。当第一读取操作或第二读取操作被执行时，数据储存电路111可以由列控制电路110来控制。数据储存电路111可以在第一读取操作被执行时由列控制电路110来控制，并且将在算术激活操作期间被访问的第一数据DA1输出并应用于数据锁存电路121。数据储存电路111可以在第二读取操作被执行时由列控制电路110来控制，并且将在激活操作期间被访问的第二数据DA2输出并应用于输入/输出感测放大器115。
输入/输出感测放大器115可以从命令解码器103接收读取信号RD。输入/输出感测放大器115可以从数据储存电路111接收第二数据DA2。当激活操作被执行并且第二读取操作被执行时，输入/输出感测放大器115可以通过感测和放大第二数据DA2来产生读取数据AD。输入/输出感测放大器115可以将通过第二读取操作产生的读取数据AD应用于算术电路123。
标志发生电路117可以从命令解码器103接收算术激活信号MACT和激活信号ACT。标志发生电路117可以基于算术激活信号MACT和激活信号ACT来产生算术标志MFLAG。标志发生电路117可以在算术激活信号MACT被激活时产生被激活的算术标志MFLAG，以及在激活信号ACT被激活时产生被去激活的算术标志MFLAG。在本实施例中，算术标志MFLAG可以被激活为逻辑高电平。然而，这仅是示例，并且本实施例不限于此。
控制信号发生电路119可以从命令解码器103接收读取信号RD。控制信号发生电路119可以从标志发生电路117接收算术标志MFLAG。控制信号发生电路119可以基于读取信号RD和算术标志MFLAG来产生锁存控制信号LAT_EN和算术控制信号AR_EN。控制信号发生电路119可以基于算术激活操作和第一读取操作来激活锁存控制信号LAT_EN。控制信号发生电路119可以在读取信号RD被激活之后经过了预设的读取延迟时段且算术标志MFLAG设置为第一逻辑电平时产生被激活的锁存控制信号LAT_EN。控制信号发生电路119可以基于激活操作和第二读取操作来激活算术控制信号AR_EN。控制信号发生电路119可以在读取信号RD被激活之后经过了预设的读取延迟时段且算术标志MFLAG设置为第二逻辑电平时产生被激活的算术控制信号AR_EN。
数据锁存电路121可以从数据储存电路111接收第一数据DA1。数据锁存电路121可以从控制信号发生电路119接收锁存控制信号LAT_EN。数据锁存电路121可以基于锁存器控制信号LAT_EN来从第一数据DA1产生锁存数据LD。当在算术激活操作和第一读取操作被执行之后锁存控制信号LAT_EN被激活时，数据锁存电路121可以锁存第一数据DA1，并且输出锁存的第一数据DA1作为锁存数据LD。数据锁存电路121可以将通过第一读取操作产生的锁存数据LD应用于算术电路123。
算术电路123可以从输入/输出感测放大器115接收读的数据AD。算术电路123可以从控制信号发生电路119接收算术控制信号AR_EN。算术电路123可以从数据锁存电路121接收锁存数据LD。算术电路123可以根据第一读取操作接收锁存数据LD，以及根据第二读取操作接收读取数据AD。算术电路123可以基于算术控制信号AR_EN来对锁存数据LD和读取数据AD执行算术运算。当算术控制信号AR_EN在第一操作或读取操作被执行之后经过了读取延迟时段的时间点被激活时，算术电路123可以对锁存数据LD和读取数据AD执行算术运算。算术运算可以包括加法运算、乘法运算、以及除法运算等。算术运算可以是在神经网络中使用的乘积累加(MAC)运算。MAC运算可以包括对矢量数据和权重数据的乘法运算和加法运算。当矢量数据和权重数据以矩阵的形式来实现时，MAC运算可以包括对矢量数据的矩阵中包括的元素与权重数据的矩阵中包含的元素的多个乘法运算和多个加法运算。在神经网络中，执行MAC运算以将输入层中包括的特征归类为输出层中包括的结果值。矢量数据可以包括输入层中包括的特征的数值。权重数据可以包括对于将输入层的特征归类为输出层中包括的结果值的运算的影响程度的数值。在本实施例中，锁存数据LD可以被设置为权重数据，而读取数据AD可以被设置为矢量数据。然而，在另一实施例中，锁存数据LD可以被设置为矢量数据，而读取数据AD可以被设置为权重数据。
如图2中所示，地址发生电路107可以包括算术行地址发生电路131、行地址发生电路133和列地址发生电路135。算术行地址发生电路131可以基于解码地址DADD来产生算术行地址MRA。算术行地址发生电路131可以在算术激活操作被执行以激活算术激活信号MACT时锁存解码地址DADD，并且输出锁存的解码地址DADD作为算术行地址MRA。行地址发生电路133可以基于解码地址DADD来产生行地址RA。行地址发生电路133可以在激活操作被执行以激活该激活信号ACT时锁存解码地址DADD，并且输出锁存的解码地址DADD作为行地址RA。列地址发生电路135可以基于解码地址DADD来产生列地址CA。列地址发生电路135可以在第一读取操作或第二读取操作被执行以激活读取信号RD时锁存解码地址DADD，并且输出锁存的解码地址DADD作为列地址CA。
图3是示出根据数据储存电路111的示例的数据储存电路111A的配置的图。如图3中所示，数据储存电路111A可以包括第一单元阵列141、第二单元阵列143以及第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)。
第一单元阵列141可以包括固定单元，该固定单元被配置为基于电源电压VDD和接地电压VSS来储存数据。例如，第一单元阵列141可以包括：固定单元141_1，其被配置为当向其施加了接地电压VSS时储存逻辑低电平“L”；以及固定单元141_2，其被配置为当向其施加了电源电压VDD时储存逻辑高电平“H”。因为当将电源电压VDD和接地电压VSS施加至固定单元时数据被储存在第一单元阵列141中包括的固定单元中，所以可以不需要单独的写入操作，从而减少了电流消耗。此外，因为储存在第一单元阵列141中包括的固定单元中的数据被电源电压VDD和接地电压VSS保持，所以可以不需要单独的刷新操作，从而减少了电流消耗。当电源电压VDD和接地电压VSS被施加至被第一字线WL1和第一位线BL1至第四位线BL4访问的固定单元时，第一单元阵列141可以将“L、L、H和H”储存在被访问的固定单元中。当电源电压VDD和接地电压VSS被施加至被第二字线WL2和第一位线BL1至第四位线BL4访问的固定单元时，第一单元阵列141可以将“H、L、H和L”储存在被访问的固定单元中。在本实施例中，当执行算术激活操作时，可以通过算术行地址MRA来选择第一字线WL1和第二字线WL2中的至少一个。在本实施例中，当执行算术激活操作时，可以通过列地址CA来选择第一位线BL1至第四位线BL4中的至少一个。在本实施例中，可以在执行算术激活操作时访问第一单元阵列141中包括的固定单元，以及可以将储存在其中的第一数据DA1输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。例如，当对由第二字线WL2和第一位线BL1至第四位线BL4访问的固定单元执行算术激活操作时，可以将从第一单元阵列141输出的“H、L、H和L”输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)。在一实施例中，可以在执行激活操作时访问第一单元阵列141中包括的固定单元，以及可以将第二数据DA2输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。在一实施例中，当执行激活操作时，可以通过行地址RA来选择与第一单元阵列141中包括的固定单元耦接的第一字线WL1和第二字线WL2中的至少一个。此外，在一实施例中，当执行激活操作时，可以通过列地址CA来选择与第一单元阵列141中包括的固定单元耦接的第一位线BL1至第四位线BL4中的至少一个。
第二单元阵列143可以包括耦接至第三字线WL3和第四字线WL4以及第一位线BL1至第四位线BL4以及被第三字线WL3和第四字线WL4以及第一位线BL1至第四位线BL4访问的单元。在本实施例中，当执行激活操作时，可以通过行地址RA来选择第三字线WL3和第四字线WL4中的至少一个。在本实施例中，当执行激活操作时，可以由列地址CA来选择第一位线BL1至第四位线BL4中的至少一个。在本实施例中，第二单元阵列143中包括的单元可以在执行激活操作时被访问，以及可以将储存在该单元中的第二数据DA2输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。在一实施例中，第二单元阵列143中包括的单元可以在执行算术激活操作时被访问，以及可以将第一数据DA1输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。此外，在一实施例中，当执行算术激活操作时，可以通过算术行地址MRA来选择与第二单元阵列143中包括的单元耦接的第三字线WL3和第四字线WL4中的至少一个。此外，在一实施例中，当执行算术激活操作时，可以通过列地址CA来选择与第二单元阵列143中包括的单元耦接的第一位线BL1至第四位线BL4中的至少一个。
图4是示出根据数据储存电路111的另一示例的数据储存电路111B的配置的图。如图4所示，数据储存电路111B可以包括第一单元阵列145、第二单元阵列147以及第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)。
第一单元阵列145可以包括固定单元，该固定单元被配置为基于电源电压VDD和接地电压VSS来储存数据。例如，第一单元阵列145可以包括：固定单元145_1，其具有耦接至其主体的源极；以及固定单元145_3，其具有耦接至第一字线WL1的源极。当将接地电压VSS施加至固定单元145_1时，该固定单元145_1可以通过被驱动至接地电压VSS的其主体来储存逻辑低电平“L”。此外，当将电源电压VDD施加至固定单元145_3时，该固定单元145_3可以通过被驱动至电源电压VDD的第一字线WL1来储存逻辑高电平“H”。因为当将电源电压VDD和接地电压VSS施加至固定单元时数据被储存在第一单元阵列145中包括的固定单元中，所以可以不需要单独的写入操作，从而减少了电流消耗。此外，因为储存在第一单元阵列145中包括的固定单元中的数据被电源电压VDD和接地电压VSS保持，所以可以不需要单独的刷新操作，从而减少了电流消耗。当将电源电压VDD和接地电压VSS施加至由第一字线WL1和第一位线BL1至第四位线BL4访问的固定单元时，第一单元阵列145可以将“L、L、H和H”储存在被访问的固定单元中。当电源电压VDD和接地电压VSS被施加至被第二字线WL2和第一位线BL1至第四位线BL4访问的固定单元时，第一单元阵列145可以将“H、L、H和L”储存在被访问的固定单元中。在本实施例中，当执行算术激活操作时，可以通过算术行地址MRA来选择第一字线WL1和第二字线WL2中的至少一个。在本实施例中，当执行算术激活操作时，可以通过列地址CA来选择第一位线BL1至第四位线BL4中的至少一个。在本实施例中，可以在执行算术激活操作时访问第一单元阵列145中包括的固定单元，以及可以将储存在其中的第一数据DA1输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。例如，当对由第二字线WL2和第一位线BL1至第四位线BL4访问的固定单元执行算术激活操作时，可以将从第一单元阵列145输出的“H、L、H和L”输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)。在一实施例中，可以在执行激活操作时访问第一单元阵列145中包括的固定单元，以及可以将第二数据DA2输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。在一实施例中，当执行激活操作时，可以通过行地址RA来选择与第一单元阵列145中包括的固定单元耦接的第一字线WL1和第二字线WL2中的至少一个。此外，在一实施例中，当执行激活操作时，可以通过列地址CA来选择与第一单元阵列145中包括的固定单元耦接的第一位线BL1至第四位线BL4中的至少一个。
第二单元阵列147可以包括耦接至第三字线WL3和第四字线WL4以及第一位线BL1至第四位线BL4以及被第三字线WL3和第四字线WL4以及第一位线BL1至第四位线BL4访问的单元。在本实施例中，当执行激活操作时，可以通过行地址RA来选择第三字线WL3和第四字线WL4中的至少一个。在本实施例中，当执行激活操作时，可以由列地址CA来选择第一位线BL1至第四位线BL4中的至少一个。在本实施例中，第二单元阵列147中包括的单元可以在执行激活操作时被访问，以及可以将储存在该单元中的第二数据DA2输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。在一实施例中，第二单元阵列147中包括的单元可以在执行算术激活操作时被访问，以及可以将第一数据DA1输出到第一位线感测放大器BLSA(1)至第四位线感测放大器BLSA(4)中的至少一个。此外，在一实施例中，当执行算术激活操作时，可以通过算术行地址MRA来选择与第二单元阵列147中包括的单元耦接的第三字线WL3和第四字线WL4中的至少一个。此外，在一实施例中，当执行算术激活操作时，可以通过列地址CA来选择与第二单元阵列147中包括的单元耦接的第一位线BL1至第四位线BL4中的至少一个。
如图5中所示的，标志发生电路117可以包括或非(NOR)门151和153以及反相器155。或非门151可以接收算术激活信号MACT和或非门153的输出信号，并对接收到的信号执行或非运算。或非门153可以接收激活信号ACT和或非门151的输出信号，并对接收到的信号执行或非运算。反相器155可以通过对或非门151的输出信号进行反相和缓冲来产生算术标志MFLAG。标志发生电路117可以当算术激活信号MACT被激活为逻辑高电平时产生被激活为逻辑高电平的算术标志MFLAG。标志发生电路117可以当激活信号ACT被激活时产生被去激活为逻辑低电平的算术标志MFLAG。
如图6中所示，控制信号发生电路119可以包括延迟电路161、与(AND)门163和167以及反相器165。延迟电路161可以通过将读取信号RD延迟预设的读取延迟时段来产生延迟读取信号RDd。与门163可以接收延迟读取信号RDd和算术标志MFLAG，并且通过对接收到的信号执行与运算来产生锁存控制信号LAT_EN。反相器165可以反相并缓冲算术标志MFLAG，以及输出反相信号。与门167可以接收延迟读取信号RDd和反相器165的输出信号，以及通过对接收到的信号执行与运算来产生算术控制信号AR_EN。当随着读取信号RD被激活至逻辑高电平之后经过了读取延迟时段而延迟读取信号RDd被激活为逻辑高电平并且算术标志MFLAG通过算术激活操作而被设置为逻辑高电平时，控制信号发生电路119可以产生被激活为逻辑高电平的锁存控制信号LAT_EN。当随着读取信号RD被激活至逻辑高电平之后经过了读取延迟时段而延迟读取信号RDd被激活为逻辑高电平并且算术标志MFLAG通过激活操作而被设置为逻辑低电平时，控制信号发生电路119可以产生被激活至逻辑高电平的算术控制信号AR_EN。
此后，将参考图7至图18来描述根据本实施例的存储器件100的操作。存储器件100的操作可以包括锁存数据发生操作31、读取数据发生操作33和算术运算35。
参考图7至图13，将在下面描述存储器件100的锁存数据发生操作31。
首先，如图7至图9中所示，当由命令解码器103产生的算术激活信号MACT被激活为逻辑高电平“H”以进行算术激活操作时(301)，地址发生电路107中包括的算术行地址发生电路131可以锁存解码地址DADD，并输出锁存的解码地址DADD作为算术行地址MRA(303)。行控制电路109可以接收算术行地址MRA，并且控制数据储存电路11访问数据储存电路111中包括的单元之中的其中储存有第一数据DA1的单元阵列。
如图7、图8和图10中所示，当由命令解码器103产生的算术激活信号MACT被激活为逻辑高电平“H”以进行算术激活操作时(301)，标志发生电路117可以产生被激活到逻辑高电平的算术标志MFLAG(305)。
首先，如图7、图11和图12中所示，当由命令解码器103产生的读取信号RD被激活为逻辑高电平“H”以进行第一读取操作时(307)，地址发生电路107中包括的列地址发生电路135可以锁存解码地址DADD，并输出锁存的解码地址DADD作为列地址CA(309)。列控制电路110可以控制数据储存电路111以在第一读取操作期间输出第一数据DA1并将第一数据DA1应用于数据锁存电路121(311)。
如图7、图11和图13中所示，当随着由命令解码器103产生的读取信号RD被激活以进行第一读取操作之后经过了读取延迟时段RD DLY而延迟读取信号RDd被激活为逻辑高电平并且算术激活信号MACT被激活为逻辑高电平时(312)，由控制信号发生电路119产生的锁存控制信号LAT_EN被激活为逻辑高电平。当锁存控制信号LAT_EN被激活为逻辑高电平时，数据锁存电路121可以通过锁存第一数据DA1来产生锁存数据LD(315)。
参考图7以及图14至图18，将在下面描述存储器件100的读取数据发生操作33。
首先，如图7、图14和图15中所示，首先，当由命令解码器103产生的激活信号ACT被激活为逻辑高电平“H”以进行激活操作时(317)，地址发生电路107中包括的行地址发生电路133可以锁存解码地址DADD，并输出锁存的解码地址DADD作为行地址RA(319)。行控制电路109可以接收行地址RA，并且控制数据储存电路111访问数据储存电路111中包括的单元之中的其中储存有第二数据DA2的单元阵列。
如图7、图14和图16中所示，当由命令解码器103产生的激活信号ACT被激活为逻辑高电平“H”以进行激活操作时(317)，标志发生电路117可以产生被去激活为逻辑低电平的算术标志MFLAG(321)。
然后，如图7和图17中所示，当由命令解码器103产生的读取信号RD被激活为逻辑高电平“H”以进行第二读取操作时(323)，地址发生电路107中包括的列地址发生电路135可以锁存解码地址DADD，并输出锁存的解码地址DADD作为列地址CA(325)。列控制电路110可以控制数据储存电路111以在第二读取操作期间输出第二数据DA2并将第二数据DA2应用于数据锁存电路121(327)。输入/输出感测放大器115可以通过在第二读取操作期间感测和放大第二数据DA2来产生读取数据AD(329)。
参考图7、图17和图18，将在下面描述存储器件100的算术运算35。
如图7、图17和图18中所示，当随着由命令解码器103产生的读取信号RD被激活以进行第二读取操作之后经过了读取延迟时段RD DLY而延迟读取信号RDd被激活为逻辑高电平并且激活信号ACT被激活为逻辑高电平时(331)，由控制信号发生电路119产生成的算术控制信号AR_EN被激活为逻辑高电平(333)。
最后，当算术控制信号AR_EN被激活时，算术电路123可以对锁存数据LD和读取数据AD执行算术运算(335)。
根据本实施例的上述存储器件100可以将用于算术运算的数据储存在通过地址而被访问的单元阵列中，从而在较小的区域中储存用于算术运算的数据。此外，在根据本实施例的存储器件100中，被配置为储存用于算术运算的数据的单元阵列可以被实现为下面这样的单元，该单元被配置为储存其逻辑电平由电源电压来设置的数据。因此，可以在没有写入操作的情况下将数据储存在单元中，这使得能够减少算术运算所需的电流消耗。此外，在根据本实施例的存储器件100中，被配置为储存用于算术运算的数据的单元阵列可以被实现为下面这样的单元，该单元被配置为储存其逻辑电平由电源电压来设置的数据。因此，不需要执行用于保持储存在单元中的数据的刷新操作，这使得能够减少算术运算所需的电流消耗。
尽管已经为了说明性目的公开了本教导的一些实施例，但本领域技术人员将理解，在不脱离所附权利要求书中限定的本教导的范围和精神的情况下，能够进行各种修改、添加和替换。

Claims (21)

1.一种存储器件，包括：
数据储存电路，其被配置为：
当执行算术激活操作时，访问储存有第一数据的单元阵列，
当执行第一读取操作时，输出所述第一数据，
当执行激活操作时，访问储存有第二数据的单元阵列，和
当执行第二读取操作时，输出所述第二数据；以及
算术电路，其被配置为：
接收通过所述第一读取操作产生的锁存数据和通过所述第二读取操作产生的读取数据，和
对所述锁存数据和所述读取数据执行算术运算。
2.根据权利要求1所述的存储器件，还包括命令解码器，所述命令解码器被配置为：
基于内部命令来产生算术激活信号，所述算术激活信号被激活以执行所述算术激活操作；
基于所述内部命令来产生激活信号，所述激活信号被激活以执行所述激活操作；以及
基于所述内部命令来产生读取信号，所述读取信号被激活以执行所述第一读取操作或所述第二读取操作。
3.根据权利要求1所述的存储器件，其中，所述存储器件被配置为：
在执行所述算术激活操作之后执行所述第一读取操作；
在执行所述第一读取操作之后执行所述激活操作；以及
在执行所述激活操作之后执行所述第二读取操作。
4.根据权利要求1所述的存储器件，还包括行控制电路，所述行控制电路被配置为：
接收在执行所述算术激活操作时产生的算术行地址；以及
控制所述数据储存电路访问储存有所述第一数据的单元阵列。
5.根据权利要求1所述的存储器件，还包括列控制电路，所述列控制电路被配置为：
接收在执行所述第一读取操作时产生的列地址；以及
控制所述数据储存电路输出在通过所述算术激活操作访问的单元阵列中储存的第一数据。
6.根据权利要求1所述的存储器件，还包括列控制电路，所述列控制电路被配置为：
接收在执行所述第二读取操作时产生的列地址；以及
控制所述数据储存电路输出在通过所述激活操作访问的单元阵列中储存的第二数据。
7.根据权利要求1所述的存储器件，还包括输入/输出感测放大器，所述输入/输出感测放大器被配置为在执行所述第二读取操作时通过感测并放大所述第二数据来产生所述读取数据。
8.根据权利要求1所述的存储器件，还包括控制信号发生电路，所述控制信号发生电路被配置为：
基于所述算术激活操作和所述第一读取操作来产生锁存控制信号；以及
基于所述激活操作和所述第二读取操作来产生算术控制信号。
9.根据权利要求8所述的存储器件，还包括数据锁存电路，所述数据锁存电路被配置为：
基于所述锁存控制信号来锁存所述第一数据，以及
输出锁存的第一数据作为所述锁存数据。
10.根据权利要求8所述的存储器件，其中，所述控制信号发生电路包括：
延迟电路，其被配置为通过将读取信号延迟预设的读取延迟时段来产生延迟读取信号；
第一与门，其被配置为基于所述延迟读取信号和算术标志来产生所述锁存控制信号；以及
第二与门，其被配置为基于所述算术标志的反相信号和所述延迟读取信号来产生所述算术控制信号。
11.根据权利要求10所述的存储器件，还包括标志发生电路，所述标志发生电路被配置为：
在执行所述算术激活操作时产生被激活的算术标志；以及
在执行所述激活操作时产生被去激活的算术标志。
12.根据权利要求1所述的存储器件，其中，所述算术运算包括：
加法运算；
乘法运算；
除法运算；以及
乘积累加运算。
13.一种存储器件，包括：
行控制电路，其被配置为：
接收在执行算术激活操作时产生的算术行地址，和
控制数据储存电路访问单元阵列中储存有第一数据的单元阵列；
列控制电路，其被配置为：
接收在执行第一读取操作时产生的第一列地址，和
控制所述数据储存电路输出在通过所述算术激活操作访问的单元阵列中储存的第一数据；以及
数据锁存电路，其被配置为：
基于锁存控制信号来锁存所述第一数据，和
输出锁存的第一数据作为用于算术运算的锁存数据。
14.根据权利要求13所述的存储器件，其中，所述行控制电路被配置为：
接收在执行激活操作时产生的行地址；以及
控制所述数据储存电路访问储存有第二数据的单元阵列。
15.根据权利要求14所述的存储器件，其中，所述列控制电路被配置为：
接收在执行第二读取操作时产生的第二列地址；以及
控制所述数据储存电路输出在通过所述激活操作访问的单元阵列中储存的第二数据。
16.根据权利要求15所述的存储器件，还包括：
输入/输出感测放大器，其被配置为当执行所述第二读取操作时通过感测和放大所述第二数据来产生读取数据；以及
算术电路，其被配置为对所述锁存数据和所述读取数据执行算术运算。
17.根据权利要求15所述的存储器件，还包括控制信号发生电路，所述控制信号发生电路被配置为：
基于所述算术激活操作和所述第一读取操作来产生所述锁存控制信号；以及
基于所述激活操作和所述第二读取操作来产生算术控制信号。
18.根据权利要求17所述的存储器件，其中，所述控制信号发生电路包括：
延迟电路，其被配置为通过将读取信号延迟预设的读取延迟时段来产生延迟读取信号；
第一与门，其被配置为基于所述延迟读取信号和算术标志来产生所述锁存控制信号；以及
第二与门，其被配置为基于所述算术标志的反相信号和所述延迟读取信号来产生所述算术控制信号。
19.根据权利要求18所述的存储器件，还包括标志发生电路，所述标志发生电路被配置为：
在执行所述算术激活操作时产生被激活的算术标志；以及
在执行所述激活操作时产生被去激活的算术标志。
20.根据权利要求13所述的存储器件，其中，所述算术运算包括：
加法运算；
乘法运算；
除法运算；以及
乘积累加运算。
21.一种存储器件，包括：
行控制电路，其被配置为：
接收在执行算术激活操作时产生的算术行地址，
控制数据储存电路访问第一单元阵列，在所述第一单元阵列中储存有第一数据，
接收在执行激活操作时产生的行地址，和
控制所述数据储存电路访问第二单元阵列，在所述第二单元阵列中储存有第二数据；
列控制电路，其被配置为：
接收在执行第一读取操作时产生的第一列地址；
控制所述数据储存电路输出在通过所述算术激活操作访问的第一单元阵列中储存的第一数据，
接收在执行第二读取操作时产生的第二列地址，和
控制所述数据储存电路输出在通过所述激活操作访问的第二单元阵列中储存的第二数据；
数据锁存电路，其被配置为：
基于锁存控制信号来锁存所述第一数据，和
输出锁存的第一数据作为锁存数据；
输入/输出感测放大器，其被配置为当执行所述第二读取操作时通过感测和放大所述第二数据来产生读取数据；以及
算术电路，其被配置为对所述锁存数据和所述读取数据执行算术运算。
CN202110544338.3A 2021-02-02 2021-05-19 存储器件 Withdrawn CN114842886A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0015025 2021-02-02
KR1020210015025A KR20220111591A (ko) 2021-02-02 2021-02-02 메모리장치

Publications (1)

Publication Number Publication Date
CN114842886A true CN114842886A (zh) 2022-08-02

Family

ID=82562547

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110544338.3A Withdrawn CN114842886A (zh) 2021-02-02 2021-05-19 存储器件

Country Status (3)

Country Link
US (1) US11599306B2 (zh)
KR (1) KR20220111591A (zh)
CN (1) CN114842886A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11915125B2 (en) 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network
US11386947B2 (en) * 2019-10-31 2022-07-12 SK Hynix Inc. Arithmetic devices conducting auto-load operation for writing the activation functions

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312099A (ja) 1996-05-21 1997-12-02 Toshiba Microelectron Corp 半導体記憶装置及びそのアクセス方法
US7742351B2 (en) 2006-06-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8902675B2 (en) * 2011-11-29 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
US20220244889A1 (en) 2022-08-04
KR20220111591A (ko) 2022-08-09
US11599306B2 (en) 2023-03-07

Similar Documents

Publication Publication Date Title
US11264096B2 (en) Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11024365B1 (en) Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
KR100482405B1 (ko) 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법
JP4478974B2 (ja) 半導体記憶装置及びそのリフレッシュ制御方法
KR100682174B1 (ko) 반도체 메모리 장치의 페이지 액세스 회로
KR19990002657A (ko) 강유전 메모리 장치
US7085158B2 (en) Nonvolatile semiconductor memory device and one-time programming control method thereof
US7130211B2 (en) Interleave control device using nonvolatile ferroelectric memory
US8724359B2 (en) Methods and circuits for limiting bit line leakage current in a content addressable memory (CAM) device
KR20060100227A (ko) 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치
US11599306B2 (en) Memory device
JP2004348937A (ja) マルチビット制御機能を有する不揮発性強誘電体メモリ装置
KR19980078156A (ko) 고속 동작용 싱크로노스 디램
US20060083051A1 (en) Nonvolatile ferroelectric memory device having a multi-bit control function
US6345007B1 (en) Prefetch and restore method and apparatus of semiconductor memory device
JPH07230691A (ja) 半導体記憶装置
JP3068426B2 (ja) 半導体記憶装置
US6229758B1 (en) Semiconductor memory device that can read out data faster than writing it
US7068558B2 (en) Semiconductor memory device having row path control circuit and operating method thereof
KR100259577B1 (ko) 반도체 메모리
US5943288A (en) Apparatus and method for minimizing address hold time in asynchronous SRAM
US7366822B2 (en) Semiconductor memory device capable of reading and writing data at the same time
US6661698B1 (en) Nonvolatile ferroelectric memory control device
US6137715A (en) Static random access memory with rewriting circuit
KR100269597B1 (ko) 반도체 메모리

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20220802

WW01 Invention patent application withdrawn after publication