CN114823908A - 功率半导体器件及其应用 - Google Patents

Abstract

本发明公开了一种功率半导体器件及其应用，其中器件包括：基体，基体具有相对的第一表面和第二表面，基体内设有接触区、源区、屏蔽区以及第一浮空区，源区与接触区的一侧表面与基体的第一表面平齐，源区与接触区的另一侧表面与屏蔽区接触，源区的侧壁与接触区的侧壁接触，源区、屏蔽区以及基体包绕接触区，第一浮空区整体较屏蔽区更靠近于基体的第二表面。上述功率半导体器件在基体内中设计了第一浮空区，可以对栅介质层起到保护作用并进一步配合直接使用漂移区作为积累型沟道，而不需要使用离子注入形成，屏蔽区和源区可以使用同一离子注入工艺形成，同时由于积累型沟道中没有经过离子注入，所以晶格缺陷少、电子迁移率高以及导通电阻减少。

Description

功率半导体器件及其应用

技术领域

本发明涉及半导体器件技术领域，特别是涉及一种功率半导体器件及其应用。

背景技术

第三代半导体碳化硅(SiC)、氮化镓(GaN)是宽禁带半导体材料其具有击穿电场强度高、热稳定性好且载流子饱和漂移速度高等优点，在高功率器件中具备应用优势。功率半导体器件常用于高电压、大电流、高温的工作环境中，在功率电子领域逐渐取代了传统硅(Si)材料。垂直型金属氧化物半导体场效应晶体管功率器件通常是指一种在衬底上形成的垂直结构器件，它通常包括：衬底以及在衬底上形成的漂移区，该漂移区充当正偏时漂移层并承担正向阻断状态时的阻断电压。垂直型金属氧化物半导体场效应晶体管功率器件可以分为平面型器件和沟槽型器件，平面型功率器件在工艺上实现较为简单，因此商业应用比较成熟。平面型功率器件的应用主要受到三个因素的限制，第一个因素是在阻断状态时，器件的栅介质层处承受很高的电场，栅介质层容易被破坏而使器件失效。第二个因素是器件沟道的缺陷态密度高，器件的导通电阻很大。第三个因素是器件存在结型场效应晶体管(JFET)区，在这个区域内电流通路较小，所以器件的导通电阻较大。

为了降低导通电阻，如图1所示，提供了一种传统的积累型金属氧化物半导体场效应管器件10包括第一导电类型的衬底110，第一导电类型的漂移区109，第二导电类型的屏蔽区108，第二导电类型的接触区105，第一导电类型的源区106，第一导电类型的基区107，第一导电类型的栅极103，绝缘电介质层102以及栅介质层104。在此结构中基区107使用第一导电类型的材料，在阻断状态，第一导电类型的基区107被屏蔽区108和零偏压下的栅极103完全耗尽，从而实现常闭状态。在栅极103施加大于阈值电压的电压时，电子在基区107中积累，使器件10导通。在器件处于阻断状态时，第二导电类型的屏蔽区108能够屏蔽栅介质层104处的电场，从而使器件获得较高的击穿电压。然而，源区106和屏蔽区108需要通过两次不同的离子注入工艺形成，基区107也需要单独的离子注入工艺形成，并且浓度和深度需要精确控制，因此器件制造工艺较为复杂。

发明内容

基于此，有必要提供一种能够缩减制备工艺的功率半导体器件及其应用。

本发明提供一种功率半导体器件，包括：

基体，所述基体具有相对的第一表面和第二表面，所述基体内设有接触区、源区、屏蔽区以及第一浮空区，所述源区与所述接触区的一侧表面与所述基体的第一表面平齐，所述源区与所述接触区的另一侧表面与所述屏蔽区接触，所述源区的侧壁与所述接触区的侧壁接触，所述源区、所述屏蔽区以及所述基体包绕所述接触区，所述第一浮空区整体较所述屏蔽区更靠近于所述基体的第二表面；

栅介质层，所述栅介质层设置在所述源区与所述基体的第一表面上，所述第一浮空区位于所述栅介质层的正下方；

栅极，所述栅极设置在所述栅介质层上；

其中，所述源区具有第一导电类型，所述接触区、所述第一浮空区与所述屏蔽区具有第二导电类型，所述第一导电类型与所述第二导电类型相反。

在其中一个实施例中，还包括漏电流限制区，所述漏电流限制区设置在所述基体内，所述屏蔽区与所述源区的侧壁与所述漏电流限制区的侧壁接触，所述接触区、所述源区以及所述漏电流限制区的一侧表面与所述基体的第一表面平齐，所述漏电流限制区与所述栅介质层接触，所述漏电流限制区具有第一导电类型。

在其中一个实施例中，所述漏电流限制区的掺杂浓度小于所述基体的掺杂浓度。

在其中一个实施例中，还包括第二浮空区，所述第二浮空区设置在所述基体内，所述第二浮空区与所述第一浮空区的深度相同，且位于所述屏蔽区的正下方。

在其中一个实施例中，所述基体包括衬底和设置于衬底上的漂移区，所述接触区、所述源区、所述屏蔽区、所述第一浮空区、所述漏电流限制区和所述第二浮空区设置于所述漂移区内，所述第一表面为所述漂移区的远离所述衬底的表面，所述第二表面为所述衬底的远离所述漂移区的表面。

在其中一个实施例中，所述衬底的材料以及所述漂移区的材料选自碳化硅、氮化镓以及氧化镓中的至少一种。

在其中一个实施例中，所述衬底的电阻率为0.01Ω·cm～0.03Ω·cm，所述漂移区的掺杂浓度为5×10¹⁵/cm³～5×10¹⁷/cm³，所述漏电流限制区的掺杂浓度为1×10¹⁵/cm³～1×10¹⁷/cm³。

在其中一个实施例中，所述衬底的厚度为100μm～500μm，所述漂移区的厚度为5μm～100μm。

在其中一个实施例中，还包括源电极区、漏电极区以及隔离层，所述隔离层包绕所述栅极以及所述栅介质层，所述源电极区设在所述源区与所述接触区上，所述漏电极区设在所述基体的第二表面。

进一步地，本发明还提供一种电子产品，包含如上述的功率半导体器件。

上述功率半导体器件结构，在基体内中设计了第一浮空区，可以对栅介质层起到保护作用并进一步配合使用积累型沟道。与传统的积累型沟道器件不同，本发明的功率半导体器件直接使用基体中的部分漂移区/漏电流限制层作为积累型沟道，而不需要使用离子注入形成，相较之传统器件制作工艺进一步缩短，同时由于积累型沟道中没有经过离子注入，所以晶格缺陷少以及电子迁移率高，功率半导体器件的导通电阻减少。

附图说明

图1为传统积累型金属氧化物半导体场效应管器件的结构示意图；

图2为本发明提供的一实施例功率半导体器件的结构示意图；

图3为本发明提供的又一实施例功率半导体器件的结构示意图；

图4为本发明提供的又一实施例功率半导体器件的结构示意图；

附图标号说明如下：

10：积累型金属氧化物半导体场效应管器件，101：源电极区，102：绝缘电介质层，103：栅极，104：栅介质层，105：接触区，106：源区，107：基区，108：屏蔽区，109：漂移区，110：衬底，111：漏电极区；

20：功率半导体器件，201：源电极区，202：隔离层，203：栅极，204：栅介质层，205：接触区，206：屏蔽区，207：源区，208：第一浮空区，209：漂移区，210：衬底，211：漏电极区，212：漏电流限制区，213：第二浮空区。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本发明的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。

本发明中的词语“优选地”、“更优选地”等是指，在某些情况下可提供某些有益效果的本发明实施方案。然而，在相同的情况下或其他情况下，其他实施方案也可能是优选的。此外，对一个或多个优选实施方案的表述并不暗示其他实施方案不可用，也并非旨在将其他实施方案排除在本发明的范围之外。

当本文中公开一个数值范围时，上述范围视为连续，且包括该范围的最小值及最大值，以及这种最小值与最大值之间的每一个值。进一步地，当范围是指整数时，包括该范围的最小值与最大值之间的每一个整数。此外，当提供多个范围描述特征或特性时，可以合并该范围。换言之，除非另有指明，否则本文中所公开之所有范围应理解为包括其中所归入的任何及所有的子范围。

在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，意图在于覆盖不排他的包含，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。

除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

此外，附图并不是以1:1的比例绘制，并且各元件的相对尺寸在附图中仅以示例地绘制，以便于理解本发明，但不一定按照真实比例绘制，附图中的比例不构成对本发明的限制。需要说明的是，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

如图2所示，本发明提供一种功率半导体器件20，包括：基体，基体具有相对的第一表面和第二表面，基体内设有接触区205、源区207、屏蔽区206以及第一浮空区208，源区207与接触区205的一侧表面与基体的第一表面平齐，源区207与接触区205的另一侧表面与屏蔽区206接触，源区207的侧壁与接触区205的侧壁接触，源区207、屏蔽区206以及基体包绕接触区205，第一浮空区208整体较屏蔽区206更靠近于基体的第二表面。

在一个具体示例中，上述功率半导体器件20还包括栅介质层204，栅介质层204设置在源区207与基体的第一表面上，第一浮空区208位于栅介质层204的正下方。

具体地，栅介质层204的厚度为30nm～150nm，栅介质层204的形成方式可以但不限于是热氧化或者热沉积，栅介质层204的材料可以但不限于是二氧化硅。

进一步地，栅介质层204的厚度可以但不限于是30nm、50nm、80nm、100nm或150nm。

在一个具体示例中，上述功率半导体器件20还包括栅极203，栅极203设置在栅介质层204上。

需要说明的是，源区207具有第一导电类型，接触区205、第一浮空区208与屏蔽区206具有第二导电类型，第一导电类型与第二导电类型相反。

可以理解地，屏蔽区206和第一浮空区208相互配合，屏蔽区206主要起到屏蔽栅介质层204处电场，并与第一浮空区208和零偏压下的栅极203共同作用，在漂移区209在与屏蔽区206和源区207的侧壁接触处及附近形成耗尽区，以使得功率半导体器件20在不施加栅极电压时也能处于阻断状态，而第一浮空区208主要起到屏蔽栅介质层204的作用，以提高功率半导体器件20的击穿电压。两者的相互配合可以使器件获得较好的阻断电压和导通电阻的器件性能。

在一个具体示例中，上述功率半导体器件20还包括漏电流限制区212，漏电流限制区212设置在基体内，屏蔽区206与源区207的侧壁与漏电流限制区212的侧壁接触，接触区205、源区207以及漏电流限制区212的一侧表面与基体的第一表面平齐，漏电流限制区212与栅介质层204接触，漏电流限制区212具有第一导电类型。

第一导电类型为N型，则第二导电类型为P型；第一导电类型为P型，则第二导电类型为N型。

可以理解地，漏电流限制区212的掺杂浓度小于漂移区209的掺杂浓度。

在一个具体示例中，上述功率半导体器件20还包括第二浮空区213，第二浮空区213设置在基体内，第二浮空区213与第一浮空区208的深度相同，且位于屏蔽区206正下方。

可以理解地，深度为任一浮空区距离基体第一表面较近的表面到基体第一表面的距离。

具体地，如图2所示，第二浮空区213与第一浮空区208的深度相同表示第二浮空区213与第一浮空区208的上表面距离基体的第一表面相同。

进一步地，基体包括衬底210和设置于衬底210上的漂移区209，接触区205、源区207、屏蔽区206、第一浮空区208、漏电流限制区212和第二浮空区213设置于漂移区209内，第一表面为漂移区209的远离衬底210的表面，第二表面为衬底210的远离漂移区209的表面。

具体地，上述衬底210的材料以及漂移区209的材料选自碳化硅、氮化镓以及氧化镓中的至少一种。

在一个具体的示例中，衬底210的电阻率为0.01Ω·cm～0.03Ω·cm，漂移区209的掺杂浓度为5×10¹⁵/cm³～5×10¹⁷/cm³，漏电流限制区212的掺杂浓度为1×10¹⁵/cm³～1×10¹⁷/cm³。

在一个具体的示例中，衬底210的厚度为100μm～500μm，漂移区209的厚度为5μm～100μm。

进一步地，上述衬底210的厚度可以但不限于是100μm、150μm、200μm、250μm、300μm、350μm、400μm、450μm或500μm。

更进一步地，上述漂移区209的厚度可以但不限于是5μm、20μm、35μm、50μm、65μm、80μm、95μm或100μm。

在一个具体示例中，上述功率半导体器件20还包括源电极区201、漏电极区211以及隔离层202，隔离层202包绕栅极203以及栅介质层204，源电极区201设在源区207与接触区205上，漏电极区211设在基体的第二表面。

可以理解地，在功率半导体器件20的栅极203不施加电压时，功率半导体器件20的屏蔽区206、第一浮空区208和栅极203在漂移区209与屏蔽区206和源区207的侧壁接触处及附近形成耗尽区，如图2中的虚线所示，耗尽区使源区207和漂移区209形成电隔离，使器件成为常闭型器件。当栅极203不施加电压，而漏电极区211施加正电压时，耗尽区的面积扩大，使电子不能从源区207流向漂移区209，所以功率半导体器件20处于阻断状态。当栅极203施加大于阈值的正电压时，漂移区209在靠近栅介质层204的地方形成积累电子层，积累电子层使源区207和漂移区209形成电连接，如果在漏电极区211施加高压源电极区201的电压，电子将能够从源区207通过积累电子层流向漂移区，功率半导体器件20处于导通状态。通过控制栅极203的电压可以使功率半导体器件20在阻断和导通状态切换。

功率半导体器件20中还包括漏电流限制区212时，如图3所示。漏电流限制区212为第一导电类型，其掺杂浓度要低于第一导电类型的漂移区209。漏电流限制区212的存在使得耗尽区的面积增大，从而使功率半导体器件20在阻断状态下的漏电流更低。

功率半导体器件20还包括第二浮空区213时，如图4所示第二浮空区213为第二导电类型，掺杂浓度与第一浮空区208相等。通过设置第二浮空区213可以分担第一浮空区208处的电场，使功率半导体器件20可以获得更高的击穿电压，可以进一步提高器件性能。

上述功率半导体器件20结构，在基体内中设计了第一浮空区208，可以对栅介质层204起到保护作用并进一步配合使用积累型沟道。与传统的积累型沟道器件不同，本发明的功率半导体器件20直接使用基体中的部分漂移区209/漏电流限制区212作为积累型沟道，而不需要使用离子注入形成，相较之传统器件制作工艺进一步缩短，同时由于积累型沟道中没有经过离子注入，所以晶格缺陷少以及电子迁移率高，功率半导体器件20的导通电阻减少。

进一步地，本发明还提供一种电子产品，包含如上述的功率半导体器件20。

可以理解地，上述电子产品包括但不限于是集成电路、电阻以及电容等电子元器件。

以下提供具体的实施例对本发明的功率半导体器件20作进一步详细地说明。可以理解地，以下具体实施方式所涉及到的原料，若无特殊说明，均可来源于市售。

实施例1

本实施例提供一种功率半导体器件，其制备过程如下：

步骤S1，在具有第一导电类型的碳化硅衬底210的Si面上，通过同质外延生长具有第一导电类型的部分碳化硅漂移区209。

其中，碳化硅衬底210为重掺杂，掺杂杂质为氮或者磷，具有0.01Ω·cm～0.03Ω·cm的电阻率厚度为100μm～500μm；碳化硅漂移区209的掺杂杂质为氮或者磷，掺杂浓度为5×10¹⁵/cm³～5×10¹⁷/cm³，厚度为5μm～100μm。

步骤S2，在碳化硅漂移区209远离碳化硅衬底210的表面下形成浮空区。

其中，在一个具体的示例(图2或图3)中，浮空区为第一浮空区208；在另一个具体的示例(图4)中，浮空区为第一浮空区208和第二浮空区213。

第一浮空区208和第二浮空区213位于同一平面，具有相同的厚度和宽度，厚度为0.1μm～1.0μm和宽度为1.0μm～10μm；第一浮空区208和第二浮空区213均为第二导电类型，掺杂杂质为铝或者硼，掺杂浓度为10¹⁸cm^-3-10²⁰cm^-3。

浮空区(包括第一浮空区208和第二浮空区213)可通过以下工艺一次性完成：

浮空区通过在碳化硅漂移区209远离碳化硅衬底210的表面进行选择性高温离子注入工艺形成。

或者，浮空区也可以通过，在碳化硅漂移区209远离碳化硅衬底210的表面进行等离子体干法刻蚀，挖去浮空区所在区域，然后通过同质外延工艺在上面生长与浮空区具有相同掺杂杂质和掺杂浓度的碳化硅，通过机械抛磨或者等离子体干法刻蚀等工艺去除多余碳化硅漂移层209得到。

步骤S3，在完成制作浮空区的碳化硅漂移区209远离碳化硅衬底210的表面上继续同质外延生长与碳化硅漂移区209相同掺杂杂质和掺杂浓度的碳化硅外延层，完成完整碳化硅漂移区209生长。

其中，在一个具体的示例(图2)中，继续通过同质外延工艺生长的碳化硅外延层厚度为0.6μm～1.5μm；在另一个具体的示例(图3或4)中，继续通过同质外延工艺生长的碳化硅外延层厚度为0.1μm～0.5μm。

步骤S4，在步骤S3完成外延生长的碳化硅漂移区209表面上形成漏电流限制区212(图3和图4)，接触区205，源区207，和屏蔽区206。

其中，在图3和图4所示示例中，漏电流限制区212具有第一导电类型，掺杂杂质为氮或者磷，掺杂浓度为10¹⁵/cm³～10¹⁷cm^-3，厚度为0.5μm～1.0μm；漏电流限制区212通过同质外延在漂移层209远离衬底210的表面上生长形成。

接触区205的厚度为0.1μm，具有第二导电类型，掺杂杂质为硼或者铝，掺杂浓度为10¹⁹cm^-3～10²⁰cm^-3；源区207的厚度为0.1μm，具有第一导电类型，掺杂杂质为氮或者磷，掺杂浓度为10¹⁹/cm³～10²⁰cm^-3；屏蔽区206的厚度为0.4μm～0.9μm，具有第二导电类型，掺杂杂质为硼或者铝，掺杂浓度为10¹⁸cm^-3～10¹⁹cm^-3；以上部件通过光刻和局域离子注入工艺在漂移区209(图2)和漏电流限制区212(图3和图4)远离衬底210的表面实现。

步骤S5，制备栅介质204和栅极203。

通过高温热氧氧化工艺和氧化后退火工艺，在漂移区209(图2)和漏电流限制区212(图3和图4)远离衬底210的表面形成一层致密、高质量、低缺陷和低界面态密度低二氧化硅栅介质层204，栅介质层204厚度为30nm～150nm；

在栅介质层204上表面通过化学气相沉积的工艺沉积一层多晶硅栅极203，厚度在100nm～500nm。多晶硅栅极203为第一导电类型，掺杂杂质为硼，掺杂浓度大于10²⁰cm^-3，可以通过化学气相沉积时原位掺杂或者生长后离子注入的工艺完成多晶硅栅极203的掺杂。

完成栅介质层204和多晶硅栅极203的生长工艺后，通过光刻和刻蚀工艺，完成栅介质层204和多晶硅栅极203的图形化。

步骤S6，制备隔离层202和源电极区201，实现源电极区201和漏电极区211与碳化硅之间的欧姆接触。

通过等离子体化学气相沉积工艺，在多晶硅栅极203的表面沉积一层低温氧化硅层，通过光刻和刻蚀工艺的图形化，形成隔离层202。

通过通过离子溅射或者电子束蒸发工艺，在接触区205、源区207和源电极区的表面上沉积一层金属，经过光刻和刻蚀/腐蚀工艺的图形化，形成源电极区201，源电极区201材料可以是Ni、Ti、Al等金属及其组合。源电极区201和漏电极区211与碳化硅之间的欧姆接触是通过在炉管退火炉和氮气或者氩气环境和500℃～600℃的温度下退火30min～60min或者在氮气或者氩气环境和1000～1200℃温度下在快速热退火设备里退火1min～5min后形成。

通过步骤S1～S6及其具体方式的选取，可以完成制备得到上述各实施例中的具有浮空屏蔽区和积累型沟道的SiC MOSFET器件。

具体地，该功率器件包括上述任一实施例中的具有浮空屏蔽区和积累型沟道的功率半导体器件，或是包括由上述任一实施例中的具有浮空屏蔽区和积累型沟道的功率半导体器件的制备方法制备所得的功率半导体器件。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，便于具体和详细地理解本发明的技术方案，但并不能因此而理解为对发明专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。应当理解，本领域技术人员在本发明提供的技术方案的基础上，通过合乎逻辑地分析、推理或者有限的实验得到的技术方案，均在本发明所附权利要求的保护范围内。因此，本发明专利的保护范围应以所附权利要求的内容为准，说明书以及附图可以用于解释权利要求的内容。

Claims (10)

1.一种功率半导体器件，其特征在于，包括：

基体，所述基体具有相对的第一表面和第二表面，所述基体内设有接触区、源区、屏蔽区以及第一浮空区，所述源区与所述接触区的一侧表面与所述基体的第一表面平齐，所述源区与所述接触区的另一侧表面与所述屏蔽区接触，所述源区的侧壁与所述接触区的侧壁接触，所述源区、所述屏蔽区以及所述基体包绕所述接触区，所述第一浮空区整体较所述屏蔽区更靠近于所述基体的第二表面；

栅介质层，所述栅介质层设置在所述源区与所述基体的第一表面上，所述第一浮空区位于所述栅介质层的正下方；

栅极，所述栅极设置在所述栅介质层上；

其中，所述源区具有第一导电类型，所述接触区、所述第一浮空区与所述屏蔽区具有第二导电类型，所述第一导电类型与所述第二导电类型相反。

2.如权利要求1所述的功率半导体器件，其特征在于，还包括漏电流限制区，所述漏电流限制区设置在所述基体内，所述屏蔽区与所述源区的侧壁与所述漏电流限制区的侧壁接触，所述接触区、所述源区以及所述漏电流限制区的一侧表面与所述基体的第一表面平齐，所述漏电流限制区与所述栅介质层接触，所述漏电流限制区具有第一导电类型。

3.如权利要求2所述的功率半导体器件，其特征在于，所述漏电流限制区的掺杂浓度小于所述基体的掺杂浓度。

4.如权利要求2所述的功率半导体器件，其特征在于，还包括第二浮空区，所述第二浮空区设置在所述基体内，所述第二浮空区与所述第一浮空区的深度相同，且位于所述屏蔽区的正下方。

5.如权利要求1～4任一项所述的功率半导体器件，其特征在于，所述接触区、所述源区、所述屏蔽区、所述第一浮空区、所述漏电流限制区和所述第二浮空区设置于所述漂移区内，所述第一表面为所述漂移区的远离所述衬底的表面，所述第二表面为所述衬底的远离所述漂移区的表面。

6.如权利要求5所述的功率半导体器件，其特征在于，所述衬底的材料以及所述漂移区的材料选自碳化硅、氮化镓以及氧化镓中的至少一种。

7.如权利要求5所述的功率半导体器件，其特征在于，所述衬底的电阻率为0.01Ω·cm～0.03Ω·cm，所述漂移区的掺杂浓度为5×10¹⁵/cm³～5×10¹⁷/cm³，所述漏电流限制区的掺杂浓度为1×10¹⁵/cm³～1×10¹⁷/cm³。

8.如权利要求5所述的功率半导体器件，其特征在于，所述衬底的厚度为100μm～500μm，所述漂移区的厚度为5μm～100μm。

9.如权利要求1～4及6～8中的任一项所述的功率半导体器件，其特征在于，还包括源电极区、漏电极区以及隔离层，所述隔离层包绕所述栅极以及所述栅介质层，所述源电极区设在所述源区与所述接触区上，所述漏电极区设在所述基体的第二表面。

10.一种电子产品，其特征在于，包含如权利要求1～9任一项所述的功率半导体器件。

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