CN114823590A - 一种扇出型晶圆级芯片的封装方法及其封装结构 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000010410 layer Substances 0.000 claims abstract description 224
- 239000011241 protective layer Substances 0.000 claims abstract description 85
- 239000004033 plastic Substances 0.000 claims abstract description 45
- 238000005520 cutting process Methods 0.000 claims abstract description 17
- 239000012790 adhesive layer Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 238000004544 sputter deposition Methods 0.000 claims description 11
- 238000001465 metallisation Methods 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 239000004642 Polyimide Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 238000005507 spraying Methods 0.000 claims description 6
- 238000003466 welding Methods 0.000 claims description 6
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 2
- 238000010992 reflux Methods 0.000 claims description 2
- 230000017525 heat dissipation Effects 0.000 abstract description 12
- 229910000679 solder Inorganic materials 0.000 abstract description 9
- 238000012858 packaging process Methods 0.000 description 10
- 239000000047 product Substances 0.000 description 9
- 238000012545 processing Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Toxicology (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本申请实施例提供的一种扇出型晶圆级芯片的封装方法及其封装结构，封装方法包括获取待处理晶圆；在待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构；对待塑封结构进行塑封处理，得到待制备结构；在待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构；对第一待切割结构进行切割处理，得到封装后的扇出型晶圆级芯片。基于本申请实施例，通过设置多层重布线层，可以在小型化产品上实现锡球的整列排布，可以满足封装芯片轻量化、轻薄化的需求，可以保护芯片背面，减少隐裂等暗伤，进而可以减少封装结构的报废以及整机的报废。并且，可以改善封装芯片的散热性能以及提高电磁屏蔽能力。
Description
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种扇出型晶圆级芯片的封装方法及其封装结构。
背景技术
晶圆级封装(Wafer Level Packaging,WLP)是一种“晶圆封装后再切割”的封装方式，采用集成电路芯片制造厂中的晶圆作业模式，在整片晶圆上完成封装后再切割，以一次性得到大量成品芯片。与传统封装相比，具有封装效率高、封装后芯片尺寸短小轻薄、输入输出密度高、电性能好等优点。WLP主要分为扇入型(Fan-in)和扇出型(Fan-out)两种封装方式。传统的WLP多采用Fan-in封装，应用于引脚数量较少的集成电路(IntegratedCircuit,IC)。随着晶圆制备工艺从开始的几十微米发展至现今的几纳米，芯片的尺寸越来越小，芯片表面的输入输出密度越来越高。为了适应相对落后的基板制造工艺及表面封装结构，Fan-out封装得到越来越广泛的应用及发展。
现有Fan-out封装工艺具有如下缺点：
(1)高集成多功能的小型化产品无法通过单层再布线层实现锡球的阵列排布，使得现有的扇出型封装工艺无法满足部分高端产品的性能需求；
(2)先研磨后切割的封装工艺，使得研磨后的芯片的厚度较厚，无法满足轻量化、轻薄化的产品需求；
(3)切割后的芯片背面无保护，在分拣Pick&Place过程中易造成隐裂等暗伤，暗伤严重的在封装后的测试过程中会被检测出，从而造成整个塑封件的报废，暗伤轻微的在封装后的测试过程中若未被检测出，可能会造成整机的报废；
(4)塑封体远离芯片的一侧塑封层较厚，导致芯片的散热效果较差。
发明内容
本申请实施例提供了扇出型晶圆级芯片的封装方法及其封装结构，通过设置多层重布线层，可以在小型化产品上实现锡球的整列排布，可以满足封装芯片轻量化、轻薄化的需求，可以保护芯片背面，减少隐裂等暗伤，进而可以减少封装结构的报废以及整机的报废。并且，可以改善封装芯片的散热性能以及提高电磁屏蔽能力。
本申请实施例提供了一种扇出型晶圆级芯片的封装方法，包括：
获取待处理晶圆；
在待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构；第一重布线层的数量和第一保护层的数量相等，且第一保护层覆盖第一重布线层的部分区域；
对待塑封结构进行塑封处理，得到待制备结构；
在待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构；第二重布线层与第一重布线层连接，第二重布线层的数量和第二保护层的数量相等，且第二保护层覆盖第二重布线层的部分区域；
对第一待切割结构进行切割处理，得到封装后的扇出型晶圆级芯片。
进一步地，待处理晶圆包括第一表面和第二表面，第一表面和第二表面相对设置；
在待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构，包括：
在待处理晶圆的第一表面上制备至少一层第一重布线层和至少一层第一保护层，得到第二待切割结构；
对第二待切割结构进行切割处理，得到待封装芯片集合；
将待封装芯片集合中的各待封装芯片倒置于载体上，使得第一保护层与粘附层连接，得到待塑封结构；载体包括粘附层和支撑层，粘附层设置在支撑层上。
进一步地，对待塑封结构进行塑封处理，得到待制备结构，包括：
对待塑封结构进行塑封处理，使得在各待封装芯片的第二表面和侧面形成塑封层；
沿着待塑封结构的第一保护层进行剥离处理，得到待制备结构。
进一步地，在待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构，包括：
在待制备结构的第一保护层上制备至少一层第二重布线层和至少一层第二保护层，得到待打磨结构；
对待打磨结构的第二表面进行打磨处理，得到待溅射结构；
在待溅射结构溅射金属层，得到第一待切割结构。
进一步地，对待打磨结构的第二表面进行打磨处理，得到待溅射结构，包括：
对待打磨结构的第二表面进行打磨处理，使得待打磨结构的第二表面上的塑封层的厚度在预设厚度区间内，得到待溅射结构。
进一步地，在待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构，包括：
在待制备结构的第一保护层上制备至少一层第二重布线层、至少一层第二保护层和凸点下金属化层；
在凸点下金属化层上进行植球回流处理，得到第一待切割结构；第一待切割结构设有多个目标焊球，目标焊球呈阵列分布在第一待切割结构上。
进一步地，在待处理晶圆的第一表面上制备至少一层第一重布线层和至少一层第一保护层，得到第二待切割结构，包括：
利用光刻、溅射、电镀在待处理晶圆的第一表面上制备至少一层第一重布线层和至少一层第一保护层；
其中，第一重布线层的材料为铜、铝；
第一保护层的材料包括聚酰亚胺、苯并环丁烯。
进一步地，对第二待切割结构进行切割处理，得到待封装芯片集合之后，还包括：
在待封装芯片集合中各待封装芯片的第二表面喷涂保护层；
在待封装芯片集合中各待封装芯片的第二表面设置定位点；
将待封装芯片集合中的各待封装芯片倒置于载体上，使得第一保护层与粘附层连接，得到待塑封结构，包括：
基于各封装芯片的第二表面的定位点，将待封装芯片集合中的各待封装芯片倒置于载体上，使得第一保护层与粘附层连接，得到待塑封结构。
进一步地，沿着待塑封结构的第一保护层进行剥离处理，得到待制备结构，包括：
基于粘附层的压敏特性，对待塑封结构进行加压处理，使得沿着粘附层和支撑层沿着待塑封结构的第一保护层剥离，得到待制备结构；或者；
基于粘附层的热敏特性，对待塑封结构进行加热处理，使得沿着粘附层和支撑层沿着待塑封结构的第一保护层剥离，得到待制备结构。
相应地，本申请实施例提供了一种扇出型晶圆级芯片的封装结构，扇出型晶圆级芯片的结构是上述扇出型晶圆级芯片的封装方法得到的结构；
扇出型晶圆级芯片的封装结构包括：
待处理晶圆；待处理晶圆具有第一表面和第二表面；
设置在待处理晶圆的第一表面的至少一层第一重布线层和至少一层第一保护层；第一重布线层的数量和第一保护层的数量相等，且第一保护层覆盖第一重布线层的部分区域；
设置在第一保护层上的至少一层第二重布线层和至少一层第二保护层；第二重布线层与第一重布线层连接，第二重布线层的数量和第二保护层的数量相等，且第二保护层覆盖第二重布线层的部分区域。
本申请实施例具有如下有益效果：
本申请实施例所公开的一种扇出型晶圆级芯片的封装方法及其封装结构，封装方法包括获取待处理晶圆；在待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构；第一重布线层的数量和第一保护层的数量相等，且第一保护层覆盖第一重布线层的部分区域；对待塑封结构进行塑封处理，得到待制备结构；在待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构；第二重布线层与第一重布线层连接，第二重布线层的数量和第二保护层的数量相等，且第二保护层覆盖第二重布线层的部分区域；对第一待切割结构进行切割处理，得到封装后的扇出型晶圆级芯片。基于本申请实施例通过设置多层重布线层，可以在小型化产品上实现锡球的整列排布。通过对第二待切割结构进行切割得到待封装芯片集合，可以满足封装芯片轻量化、轻薄化的需求。通过在各待封装芯片的第二表面喷涂保护层，在后续分拣和倒置的过程中可以保护芯片背面，减少隐裂等暗伤，进而可以减少封装结构的报废以及整机的报废。并且，通过将各待封装芯片倒置于载体上进行整体塑封，可以进行在后续封装过程中先研磨后切割，以进一步满足封装芯片轻量化、轻薄化的需求。通过在待溅射结构溅射金属层，可以改善封装芯片的散热性能以及提高电磁屏蔽能力。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案和优点，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1是本申请实施例提供的一种扇出型晶圆级芯片的封装方法的流程示意图；
图2是本申请实施例提供的一种扇出型晶圆级芯片的封装结构的示意图。
附图标记：201-待处理晶圆、203-第一重布线层、205-第一保护层、207-第二重布线层、209-第二保护层、211-金属层。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施例作进一步地详细描述。显然，所描述的实施例仅仅是本申请一个实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
此处所称的“实施例”是指可包含于本申请至少一个实现方式中的特定特征、结构或特性。在本申请实施例的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请实施例能够以除了在这里图示或描述以外的顺序实施。此外，术语“包括”、“具有”和“为”以及他们的任何变形，意图在于覆盖不排他的包含。
下面介绍本申请一种扇出型晶圆级芯片的封装方法的具体实施例，图1是本申请实施例提供的一种扇出型晶圆级芯片的封装方法的流程示意图。本说明书提供了如实施例或流程图所示的方法操作步骤，但基于常规或者无创造性的劳动可以包括更多或者更少的操作步骤。实施例中列举的步骤顺序仅仅为众多执行顺序中的一种方式，不代表唯一的执行顺序，在实际执行时，可以按照实施例或者附图所示的方法顺序执行或者并行执行(例如并行处理器或者多线程处理的环境)。
具体的如图1所示，扇出型晶圆级芯片的封装方法可以包括：
S101：获取待处理晶圆。
本申请实施例中，待处理晶圆可以包括第一表面和第二表面，第一表面和第二表面可以相对设置。例如，第一表面可以是正面，第二表面可以是背面，正面可以是待处理晶圆具有焊盘面的一面。
S103：在待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构；第一重布线层的数量和第一保护层的数量相等，且第一保护层覆盖第一重布线层的部分区域。
本申请实施例中，可以在待处理晶圆的第一表面上制备至少一层第一重布线层和至少一层第一保护层，得到第二待切割结构，并可以对第二待切割结构进行切割处理，得到待封装芯片集合，然后可以将待封装芯片集合中的各待封装芯片倒置于载体上，使得第一保护层与粘附层连接，得到待塑封结构。其中，载体可以包括粘附层和支撑层，粘附层可以设置在支撑层上。现有封装工艺的常规操作是先研磨后切割，这样的话就没办法研磨到太薄，否则在研磨后的操作过程中很容易裂片；而采用先切割后研磨的工艺DBG(Dicingbefore Grinding)先进行切割到目标研磨厚度以下，再通过研磨工艺分离为单颗，就可以制备超薄的芯片。通过对第二待切割结构进行切割得到待封装芯片集合，可以满足封装芯片轻量化、轻薄化的需求。
在一种可选的实施方式中，可以利用光刻、溅射、电镀在待处理晶圆具有焊盘面的正面制备一层重布线层和一层保护层，将焊盘引到合适的位置，得到第二待切割结构，然后可以沿着第二待切割结构正面的切割道对第二待切割结构进行切割处理，得到待封装芯片集合。可选地，第一重布线层的材料可以为铜，也可以为铝，还可以是其他具有导电性能的金属材料，本申请实施例不做具体限定。第一保护层的材料可以是聚酰亚胺，也可以是苯并环丁烯，还可以是其他具有绝缘性能的材料，本申请实施例不做具体限定。支撑层可以是玻璃，也可以是载体圆片，还可以是其他具有支持性能的基底，本申请实施例不做具体限定。此外，可以在切割后通过研磨将待处理晶圆自动分离成多个单颗芯片。
本申请实施例中，在得到待封装芯片集合之后，可以在待封装芯片集合中各待封装芯片的第二表面喷涂保护层，并在待封装芯片集合中各待封装芯片的第二表面设置定位点，然后可以将待封装芯片集合中的各待封装芯片倒置于载体上，使得第一保护层与粘附层连接，得到待塑封结构。通过在各待封装芯片的第二表面喷涂保护层，在后续分拣和倒置的过程中可以保护芯片背面，减少隐裂等暗伤，进而可以减少封装结构的报废以及整机的报废。并且，通过将各待封装芯片倒置于载体上进行整体塑封，可以进行在后续封装过程中先研磨后切割，以进一步满足封装芯片轻量化、轻薄化的需求。
在一种可选的实施方式中，可以在单颗芯片的背面喷涂光刻胶，并通过掩模板进行曝光、显影处理，使得固化后的光刻胶与单颗芯片的背面牢牢结合。同时可以在单颗芯片的固定管脚处形成PIN原点作为定位点。并且可以通过分拣Pick&Place设备将单颗芯片的焊盘面粘附在设有粘附层的载体圆片上。
S105：对待塑封结构进行塑封处理，得到待制备结构。
本申请实施例中，可以对待塑封结构进行封塑处理，使得在各待封装芯片的第二表面和侧面形成塑封层，然后可以沿着待塑封结构的第一保护层进行剥离处理，得到待制备结构。
本申请实施例中，可以根据粘附层的特性，对待塑封结构进行处理，使得粘附层和支撑层脱离待塑封结构。其中，粘附层可以具有压敏特性，也可以具有热敏特效。
在一种可选的实施方式中，可以基于粘附层的压敏特性，对待塑封结构进行加压处理，使得沿着粘附层和支撑层沿着待塑封结构的第一保护层剥离，得到待制备结构。
在另一种可选的实施方式中，可以基于粘附层的热敏特性，对待塑封结构进行加热处理，使得沿着粘附层和支撑层沿着待塑封结构的第一保护层剥离，得到待制备结构。
S107：在待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构；第二重布线层与第一重布线层连接，第二重布线层的数量和第二保护层的数量相等，且第二保护层覆盖第二重布线层的部分区域。
本申请实施例中，可以在待制备结构的第一保护层上制备至少一层第二重布线层和至少一层第二保护层，得到待打磨结构，并可以对待打磨结构的第二表面进行打磨处理，得到待溅射结构，然后可以在待溅射结构溅射金属层，得到第一待切割结构。通过在待溅射结构溅射金属层，可以改善封装芯片的散热性能以及提高电磁屏蔽能力。
本申请实施例中，可以在待制备结构的第一保护层上制备至少一层第二重布线层、至少一层第二保护层和凸点下金属化层，然后可以在凸点下金属化层上进行植球回流处理，得到第一待切割结构；第一待切割结构设有多个目标焊球，目标焊球呈阵列分布在第一待切割结构上。通过设置多层重布线层，可以在小型化产品上实现锡球的整列排布。
本申请实施例中，可以仅在待处理晶圆上制备多层第一重布线层和多层第一保护层，得到待塑封结构，在待制备结构上制备一层第二重布线层和第二保护层，得到第一待切割结构。即可以仅在芯片内部制备多层重布线层，如此可以提高封装芯片的可靠性，提高封塑效率以及降低封装成本。也可以不在待处理晶圆上制备多层重布线层和多层保护层，得到待塑封结构，仅在待制备结构上制备第二重布线层和第二保护层，得到第一待切割结构。即可以仅在芯片外部制备多层重布线层和多层保护层，如此可以扩宽后续制备锡球的面积，使得可以在小型化产品上实现锡球的整列排布。
在一种可选的实施方式中，可以待制备结构的第一保护层上制备一层重布线层和一层保护层，使得重布线层与S103中的重布线层的至少部分区域连接，得到待打磨结构，然后可以待打磨结构的背面进行研磨，得到待溅射结构，并可以采用分步溅射的方式在待溅射结构的背面形成散热片，得到第一待切割结构。可选地，第二重布线层的材料可以为铜，也可以为铝，还可以是其他具有导电性能的金属材料，本申请实施例不做具体限定。第二保护层的材料可以是聚酰亚胺，也可以是苯并环丁烯，还可以是其他具有绝缘性能的材料，本申请实施例不做具体限定。
本申请实施例中，可以对待打磨结构的第二表面进行打磨处理，使得待打磨结构的第二表面上的塑封层的厚度在预设厚度区间内，得到待溅射结构。
在一种可选的实施方式中，可以对待打磨结构的背面进行打磨处理，使得待打磨结构的背面的塑封层的厚度在预先设定的厚度区间内，得到待溅射结构。通过保留部分塑封层，可以在改善封装芯片的散热性能的同时保护芯片。
在另一种可选的实施方式中，可以对待打磨结构的背面进行打磨处理，使得待打磨结构的背面的塑封层被完全打磨掉，得到待溅射结构。通过完成打磨掉塑封层，可以进一步改善封装芯片的散热性能。
S109：对第一待切割结构进行切割处理，得到封装后的扇出型晶圆级芯片。
本申请实施例中，可以沿着第一待切割结构正面的切割道对第一待切割结构进行切割处理，得到封装后的扇出型晶圆级芯片。
采用本申请实施例所提供的一种扇出型晶圆级芯片的封装方法，通过设置多层重布线层，可以在小型化产品上实现锡球的整列排布。通过对第二待切割结构进行切割得到待封装芯片集合，可以满足封装芯片轻量化、轻薄化的需求。通过在各待封装芯片的第二表面喷涂保护层，在后续分拣和倒置的过程中可以保护芯片背面，减少隐裂等暗伤，进而可以减少封装结构的报废以及整机的报废。并且，通过将各待封装芯片倒置于载体上进行整体塑封，可以进行在后续封装过程中先研磨后切割，以进一步满足封装芯片轻量化、轻薄化的需求。通过在待溅射结构溅射金属层，可以改善封装芯片的散热性能以及提高电磁屏蔽能力。
本申请实施例还提供的一种扇出型晶圆级芯片的封装结构，图2是本申请实施例提供的一种扇出型晶圆级芯片的封装结构的示意图。
本申请实施例中，扇出型晶圆级芯片的封装结构可以基于上述扇出型晶圆级芯片的封装方法得到的结构。扇出型晶圆级芯片的封装结构可以包括待处理晶圆、至少一层第一重布线层、至少一层第一保护层、至少一层第二重布线层和至少一层第二保护层。其中，待处理晶圆可以具有第一表面和第二表面。至少一层第一重布线层和至少一层第一保护层可以设置在待处理晶圆的第一表面，第一重布线层的数量和第一保护层的数量相等，且第一保护层覆盖第一重布线层的部分区域。至少一层第二重布线层和至少一层第二保护层可以设置在第一保护层上，第二重布线层与第一重布线层连接，第二重布线层的数量和第二保护层的数量相等，且第二保护层覆盖第二重布线层的部分区域。
本申请实施例中，第一重布线层的材料可以为铜，也可以为铝，还可以是其他具有导电性能的金属材料，本申请实施例不做具体限定。第一保护层的材料可以是聚酰亚胺，也可以是苯并环丁烯，还可以是其他具有绝缘性能的材料，本申请实施例不做具体限定。第二重布线层的材料可以为铜，也可以为铝，还可以是其他具有导电性能的金属材料，本申请实施例不做具体限定。第二保护层的材料可以是聚酰亚胺，也可以是苯并环丁烯，还可以是其他具有绝缘性能的材料，本申请实施例不做具体限定。
本申请实施例中，扇出型晶圆级芯片的封装结构可以包括金属层，金属层可以设置在待处理晶圆的第二表面，该金属层可以作为散热层改善散热性能，也可以作为屏蔽层提高电磁屏蔽能力。
本申请实施例中，扇出型晶圆级芯片的封装结构可以包括凸点下金属化层，凸点下金属化层上可以设有多个呈阵列分布目标焊球。
如图2所示，在一种可选的实施方式中，扇出型晶圆级芯片的封装结构可以包括待处理晶圆201、第一重布线层203、第一保护层205、第二重布线层207、第二保护层209和金属层211。其中，待处理晶圆可以具有第一表面和第二表面。第一重布线层和第一保护层可以设置在待处理晶圆的第一表面，第一保护层覆盖第一重布线层的部分区域。第二重布线层和第二保护层可以设置在第一保护层上，第二重布线层与第一重布线层连接，第二保护层覆盖第二重布线层的部分区域。金属层可以设置在待处理晶圆的第二表面。
本申请实施例中的结构与方法实施例基于同样的申请构思。
采用本申请实施例所提供的扇出型晶圆级芯片的封装结构，该扇出型晶圆级芯片的封装结构具有多层重布线层，可以在小型化产品上实现锡球的整列排布。可以满足封装芯片轻量化、轻薄化的需求，可以减少隐裂等暗伤，进而可以减少封装结构的报废以及整机的报废。并且，具有改善封装芯片的散热性能。
由上述本申请提供的扇出型晶圆级芯片的封装方法或者扇出型晶圆级芯片的封装结构的实施例可见，封装方法包括获取待处理晶圆；在待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构；第一重布线层的数量和第一保护层的数量相等，且第一保护层覆盖第一重布线层的部分区域；对待塑封结构进行塑封处理，得到待制备结构；在待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构；第二重布线层与第一重布线层连接，第二重布线层的数量和第二保护层的数量相等，且第二保护层覆盖第二重布线层的部分区域；对第一待切割结构进行切割处理，得到封装后的扇出型晶圆级芯片。基于本申请实施例通过设置多层重布线层，可以在小型化产品上实现锡球的整列排布。通过对第二待切割结构进行切割得到待封装芯片集合，可以满足封装芯片轻量化、轻薄化的需求。通过在各待封装芯片的第二表面喷涂保护层，在后续分拣和倒置的过程中可以保护芯片背面，减少隐裂等暗伤，进而可以减少封装结构的报废以及整机的报废。并且，通过将各待封装芯片倒置于载体上进行整体塑封，可以进行在后续封装过程中先研磨后切割，以进一步满足封装芯片轻量化、轻薄化的需求。通过在待溅射结构溅射金属层，可以改善封装芯片的散热性能以及提高电磁屏蔽能力。
在本发明中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的相连或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
需要说明的是：上述本申请实施例的先后顺序仅仅为了描述，不代表实施例的优劣，且上述本说明书对特定的实施例进行了描述，其他实施例也在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或者步骤可以按照不同的实施例中的顺序来执行并且能够实现预期的结果。另外，在附图中描绘的过程不一定要求示出特定顺序或者而连接顺序才能够实现期望的结果，在某些实施方式中，多任务并行处理也是可以的或者可能是有利的。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的均为与其他实施例的不同之处。尤其，对于结构的实施例而言，由于其基于相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种扇出型晶圆级芯片的封装方法，其特征在于，包括：
获取待处理晶圆；
在所述待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构；所述第一重布线层的数量和所述第一保护层的数量相等，且所述第一保护层覆盖所述第一重布线层的部分区域；
对所述待塑封结构进行塑封处理，得到待制备结构；
在所述待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构；所述第二重布线层与所述第一重布线层连接，所述第二重布线层的数量和所述第二保护层的数量相等，且所述第二保护层覆盖所述第二重布线层的部分区域；
对所述第一待切割结构进行切割处理，得到封装后的扇出型晶圆级芯片。
2.根据权利要求1所述的方法，其特征在于，所述待处理晶圆包括第一表面和第二表面，所述第一表面和所述第二表面相对设置；
所述在所述待处理晶圆上制备至少一层第一重布线层和至少一层第一保护层，得到待塑封结构，包括：
在所述待处理晶圆的所述第一表面上制备至少一层所述第一重布线层和至少一层所述第一保护层，得到第二待切割结构；
对所述第二待切割结构进行切割处理，得到待封装芯片集合；
将所述待封装芯片集合中的各待封装芯片倒置于载体上，使得所述第一保护层与粘附层连接，得到所述待塑封结构；所述载体包括粘附层和支撑层，所述粘附层设置在所述支撑层上。
3.根据权利要求2所述的方法，其特征在于，所述对所述待塑封结构进行塑封处理，得到待制备结构，包括：
对所述待塑封结构进行塑封处理，使得在所述各待封装芯片的第二表面和侧面形成塑封层；
沿着所述待塑封结构的所述第一保护层进行剥离处理，得到所述待制备结构。
4.根据权利要求3所述的方法，其特征在于，所述在所述待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构，包括：
在所述待制备结构的所述第一保护层上制备至少一层所述第二重布线层和至少一层所述第二保护层，得到待打磨结构；
对所述待打磨结构的第二表面进行打磨处理，得到待溅射结构；
在所述待溅射结构溅射金属层，得到所述第一待切割结构。
5.根据权利要求4所述的方法，其特征在于，所述对所述待打磨结构的第二表面进行打磨处理，得到待溅射结构，包括：
对所述待打磨结构的第二表面进行打磨处理，使得所述待打磨结构的第二表面上的塑封层的厚度在预设厚度区间内，得到所述待溅射结构。
6.根据权利要求1所述的方法，其特征在于，所述在所述待制备结构上制备至少一层第二重布线层和至少一层第二保护层，得到第一待切割结构，包括：
在所述待制备结构的所述第一保护层上制备至少一层所述第二重布线层、至少一层所述第二保护层和凸点下金属化层；
在所述凸点下金属化层上进行植球回流处理，得到所述第一待切割结构；所述第一待切割结构设有多个目标焊球，所述目标焊球呈阵列分布在所述第一待切割结构上。
7.根据权利要求2所述的方法，其特征在于，所述在所述待处理晶圆的所述第一表面上制备至少一层所述第一重布线层和至少一层所述第一保护层，得到第二待切割结构，包括：
利用光刻、溅射、电镀在所述待处理晶圆的所述第一表面上制备至少一层所述第一重布线层和至少一层所述第一保护层；
其中，所述第一重布线层的材料为铜、铝；
所述第一保护层的材料包括聚酰亚胺、苯并环丁烯。
8.根据权利要求2所述的方法，其特征在于，所述对所述第二待切割结构进行切割处理，得到待封装芯片集合之后，还包括：
在所述待封装芯片集合中所述各待封装芯片的第二表面喷涂保护层；
在所述待封装芯片集合中所述各待封装芯片的第二表面设置定位点；
所述将所述待封装芯片集合中的各待封装芯片倒置于载体上，使得所述第一保护层与粘附层连接，得到所述待塑封结构，包括：
基于所述各封装芯片的第二表面的所述定位点，将所述待封装芯片集合中的各待封装芯片倒置于载体上，使得所述第一保护层与粘附层连接，得到所述待塑封结构。
9.根据权利要求3所述的方法，其特征在于，所述沿着所述待塑封结构的所述第一保护层进行剥离处理，得到所述待制备结构，包括：
基于所述粘附层的压敏特性，对所述待塑封结构进行加压处理，使得沿着所述粘附层和所述支撑层沿着所述待塑封结构的所述第一保护层剥离，得到所述待制备结构；或者；
基于所述粘附层的热敏特性，对所述待塑封结构进行加热处理，使得沿着所述粘附层和所述支撑层沿着所述待塑封结构的所述第一保护层剥离，得到所述待制备结构。
10.一种扇出型晶圆级芯片的封装结构，其特征在于，所述扇出型晶圆级芯片的结构是基于权利要求1所述的扇出型晶圆级芯片的封装方法得到的结构；
所述扇出型晶圆级芯片的封装结构包括：
待处理晶圆；所述待处理晶圆具有第一表面和第二表面；
设置在所述待处理晶圆的所述第一表面的至少一层第一重布线层和至少一层第一保护层；所述所述第一重布线层的数量和所述第一保护层的数量相等，且所述第一保护层覆盖所述第一重布线层的部分区域；
设置在所述第一保护层上的至少一层第二重布线层和至少一层第二保护层；所述第二重布线层与所述第一重布线层连接，所述第二重布线层的数量和所述第二保护层的数量相等，且所述第二保护层覆盖所述第二重布线层的部分区域。
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| CN202210424303.0A CN114823590A (zh) | 2022-04-19 | 2022-04-19 | 一种扇出型晶圆级芯片的封装方法及其封装结构 |
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|---|---|---|---|---|
| CN116994967A (zh) * | 2023-08-31 | 2023-11-03 | 荣耀终端有限公司 | 芯片及其制备方法、电子设备 |
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