CN114823514A - 半导体装置的形成方法 - Google Patents

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Abstract

一种形成半导体装置的方法，包括：蚀刻基板以形成半导体鳍片；形成栅极堆叠于半导体鳍片的顶表面及侧壁之上；以及形成第一凹槽于栅极堆叠的一侧的半导体鳍片之中，形成第一凹槽包括：进行第一蚀刻制程以形成第一凹槽的第一部分；沉积第一介电层于栅极堆叠及第一凹槽的第一部分的侧壁上；使用第一介电层作为掩膜，进行第二蚀刻制程以形成第一凹槽的第二部分，第一凹槽的第二部分延伸于栅极堆叠之下；以及进行第三蚀刻制程以移除第一介电层。

Description

半导体装置的形成方法
技术领域
本发明实施例是有关于一种半导体装置的形成方法，且特别有关于一种包括鳍状场效晶体管的形成方法。
背景技术
半导体装置用于各种不同的电子应用，例如个人电脑、移动电话、数码相机、及其他电子设备。半导体装置通常以依序沉积绝缘或介电层、导电层、及半导体层材料于半导体基板之上，且使用微影图案化各材料层以形成其上的电路元件及零件制造。
半导体产业借由持续降低最小部件尺寸以不断改善各电子零件(例如晶体管、二极管、电阻、电容等等)的集成密度，其允许在给定的面积当中整合入更多的零件。
发明内容
本发明实施例包括一种形成半导体结构的方法，包括：蚀刻基板以形成半导体鳍片；形成栅极堆叠于半导体鳍片的顶表面及侧壁之上；以及形成第一凹槽于栅极堆叠的一侧的半导体鳍片之中，形成第一凹槽包括：进行第一蚀刻制程以形成第一凹槽的第一部分；沉积第一介电层于栅极堆叠及第一凹槽的第一部分的侧壁上；使用第一介电层作为掩膜，进行第二蚀刻制程以形成第一凹槽的第二部分，第一凹槽的第二部分延伸于栅极堆叠之下；以及进行第三蚀刻制程以移除第一介电层。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1是根据一些实施例绘示出鳍状场效晶体管的三维视图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图21C、图21D、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图25C、图26A、图26B、图27A、及图27B是根据一些实施例绘示出制造鳍状场效晶体管中间阶段的横截面图。
其中，附图标记说明如下：
50：基板
50N：n型区域
50P：p型区域
51：分隔
52：鳍片
54：绝缘材料
56：浅沟槽隔离区域
58：通道区域
60：虚置介电层
62：虚置栅极层
64：掩膜层
72：虚置栅极
74：掩膜
81：介电层
82：外延源极/漏极区域
83：介电层
85：介电层
86：栅极间隔物
87：接点蚀刻停止层
88：第一层间介电质
89：区域
90：凹槽
92：栅极介电层
94：栅极电极
94A：衬层
94B：功函数调整层
94C：填充材料
96：栅极掩膜
108：第二层间介电质
110：栅极接点
112：源极/漏极接点
150：第一蚀刻制程
151：第一沉积制程
152：第二蚀刻制程
153：第三蚀刻制程
200：T型通道区域
201：上部
202：下部
H1：第一高度
H2：第二高度
H3：第三高度
H4：第四高度
H5：第五高度
H6：第六高度
H7：第七高度
H8：第八高度
H9：第九高度
H10：第十高度
W1：第一宽度
W2：第二宽度
W3：第三宽度
W4：第四宽度
A-A，B-B，C-C：横截面
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
此外，其中可能用到与空间相对用词，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用词，这些空间相对用词是为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。
各实施例包括但不限于形成堆叠T型通道晶体管的方法。这些实施例包括但不限于借由重复自限溶液基的蚀刻制程形成一或多种垂直堆叠自对准T型通道区域。形成每一T型通道区域包括蚀刻制程循环，且T型通道区域堆叠的数目由所进行的蚀刻制程循环数目决定。本发明实施例的一或多个好处特征可包括增加有效通道宽度，且由于每一通道包括<110>晶向族，允许迁移率增加。此外，蚀刻制程与互补金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)完全相容，且可以相对低的成本制造各实施例。
根据一些实施例，图1绘示出鳍状场效晶体管的三维视图。鳍状场效晶体管包括鳍片52于基板50之上(例如半导体基板)。隔离区域56位于基板50之中，且鳍片52突出于邻近隔离区域56之上以及之间。虽然隔离区域56被描述为/绘示为与基板50隔离，如本文中所用，用语「基板」可用以仅指半导体基板或包括隔离区域的半导体基板。此外，虽然鳍片52被绘示为单一连续的材料如基板50，鳍片52及/或基板50可包括单一材料或多个材料。在此脉络下，鳍片52指延伸于邻近隔离区域56之间的部分。
栅极介电层92沿着鳍片52的侧壁及顶表面，且栅极电极94位于栅极介电层92之上。源极/漏极区域82相对于栅极介电层92及栅极电极94位于鳍片52的相对侧。图1更绘示出后续图式中所使用的参考横截面。横截面A-A沿着栅极电极94的纵轴方向，例如垂直于鳍状场效晶体管的源极/漏极区域82之间的电流方向。横截面B-B垂直于横截面A-A，且沿着鳍片52的纵轴方向，例如鳍状场效晶体管的源极/漏极区域82之间的电流方向。横截面C-C平行于横截面A-A，且延伸通过鳍状场效晶体管的源极/漏极区域。为清楚起见，后续图式参照这些参考横截面。本文所讨论的一些实施例是在后栅极制程的脉络中所讨论的。在其他实施例中，可使用前栅极制程。
根据一些实施例，图2至图27B为制造鳍状场效晶体管中的中间阶段的横截面图。图2至图7绘示出图1中所绘示的横截面A-A，但为多重鳍片/鳍状场效晶体管。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、及图27A沿图1中所示的参考横截面A-A绘示，以及图8B、图9B、图10B、图11B、图12B、图12C、图12D、图12E、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图25C、图26B、及图27B沿图1中所示的相似横截面B-B绘示，但为多重鳍片/鳍状场效晶体管。图21C及图21D沿图1中所示的参考横截面C-C绘示，但为多重鳍片/鳍状场效晶体管。
在图2中，提供了基板50。基板50可为半导体基板，例如块材半导体、半导体上覆绝缘层(semiconductor-on-insulator，SOI)基板、或其相似物，其可为掺杂的(例如以p型或n型掺质)或未掺杂的。基板50可为晶圆，例如硅晶圆。一般而言，半导体上覆绝缘层基板为半导体材料层形成于绝缘层上。绝缘层可为例如埋藏氧化(buried oxide，BOX)层、氧化硅层、或其相似层。绝缘层提供于基板之上，通常为硅或玻璃基板。亦可使用其他基板，例如多层或梯度基板。在一些实施例中，基板50的半导体材料可包括硅(silicon)；锗(germanium)；化合物半导体可包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、及/或锑化铟(indium antimonide)；合金半导体包括硅锗(silicon-germanium)、磷砷化镓(gallium arsenide phosphide)、砷化铝铟(aluminum indium arsenide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indium arsenide)、磷化镓铟(gallium indium phosphide)、及/或磷砷化铟镓(gallium indium arsenidephosphide)、或上述的组合。基板50具有n型区域50N及p型区域50P。n型区域50N可形成n型装置，例如NMOS晶体管，例如n型鳍状场效晶体管。p型区域50P可形成p型装置，例如PMOS晶体管，例如p型鳍状场效晶体管。n型区域50N可与p型区域50P物理相隔(如图所示以分隔51相隔)，且任意数目的装置部件(例如其他主动装置、掺杂的区域、隔离结构等等)可位于n型区域50N及p型区域50P之间。
在图3中，形成鳍片52于基板50之中。鳍片52为半导体条状物。在一些实施例中，可借由蚀刻沟槽于基板50之中形成鳍片52于基板50之中。蚀刻可为任意可接受的蚀刻制程，例如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、相似制程、或上述的组合。蚀刻可为非等向性的。
可借由任何合适的方法图案化鳍片。例如，可使用一或多种图案化制程，例如双重图案化制程或多重图案化制程。一般而言，双重图案化制程或多重图案化制程结合微影及自对准制程，允许创造具有例如相较于使用单一直接微影制程所可得的更小节距的图案。例如，在一实施例中，形成牺牲层于基板之上并使用微影制程图案化。使用自对准制程沿着图案化牺牲层形成间隔物。接着移除牺牲层，且余留的间隔物可用以图案化鳍片。在一些实施例中，掩膜(或其他层)可余留于鳍片52之上。
在图4中，形成绝缘材料54于基板50之上，以及邻近的鳍片52之间。绝缘材料54可为氧化物，例如氧化硅、氮化物、其相似物、或上述的组合，且可以高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、可流动化学气相沉积(flowable CVD，FCVD)(例如在远端等离子体系统中沉积基于CVD的材料，且后续固化使其转换为另一材料，例如氧化物)、其相似物、或上述的组合。可使用任何可接受的制程形成其他绝缘材料。
在所示的实施例中，绝缘材料54为以FCVD制程形成的氧化硅。一旦形成绝缘材料，可进行退火制程。在一实施例中，形成绝缘材料54使得多余的绝缘材料54覆盖鳍片52。虽然绝缘材料54被绘示为单层，有些实施例可使用多层。例如，在一些实施例中，首先可沿着基板50及鳍片52的表面形成衬层(未绘示)。之后，可形成例如上述讨论的填充材料于衬层之上。
在图5中，对绝缘材料54施加移除制程以移除鳍片52上多余的绝缘材料54。在一些实施例中，可使用平坦化制程例如化学机械研磨(chemical mechanical polish，CMP)、回蚀制程、上述的组合、或其相似制程。平坦化制程露出鳍片52，使得在完成平坦化制程后，鳍片52及绝缘材料54的顶表面齐平。在掩膜余留于鳍片52的实施例中，平坦化制程可露出掩膜或移除掩膜，使得在完成平坦化制程后，掩膜或鳍片52的顶表面分别与绝缘材料54的顶表面齐平。
在图6中，凹蚀绝缘材料54以形成浅沟槽隔离(Shallow Trench Isolation，STI)区域56。凹蚀绝缘材料54使得n型区域50N中及p型区域50P中鳍片52的上部凸出于邻近浅沟槽隔离区域56之间。此外，浅沟槽隔离区域56的顶表面可如所示的具有平坦的表面、凸起的表面、凹陷的表面(例如碟形)、或上述的组合。可借由适当蚀刻形成浅沟槽隔离区域56的顶表面为平坦的、凸起的、及/或凹陷的。可使用可接受的蚀刻制程凹蚀浅沟槽隔离区域56，例如对于绝缘材料54的材料具选择性(例如以相较于鳍片52的材料较高的速率蚀刻绝缘材料54的材料)。例如，可使用例如稀氢氟酸(dilute hydrofluoric，dHF)去除氧化物。
关于图2至图6所述的制程仅为可如何形成鳍片52的一范例。在一些实施例中，可通过外延成长制程形成鳍片。例如，可形成介电层于基板50的顶表面之上，且沟槽可蚀刻穿过介电层以露出下方的基板50。可在沟槽中形成同质外延结构，且可凹蚀介电层使得同质外延结构突出于介电层以形成鳍片。此外，在一些实施例中，鳍片52可使用异质外延结构。例如，可凹蚀第5图中的鳍片52，且可外延成长与鳍片52不同的材料于凹蚀的鳍片52之上。在这样的实施例中，鳍片52包括凹蚀的材料，以及位于凹蚀的材料上的外延成长材料。在更进一步的实施例中，可形成介电层于基板50的顶表面之上，且沟槽可蚀穿介电层。接着可使用与基板50不同的材料外延成长异质外延结构于沟槽之中，可凹蚀介电层使得异质外延结构突出于介电层以形成鳍片52。在一些外延成长同质外延或异质外延材料的实施例中，外延成长材料可在成长时原位掺杂，虽然可能一起使用原位及布植掺杂，但可避免之前或之后的布植。
此外，在n型区域50N(例如NMOS区域)中外延成长与p型区域50P(例如PMOS区域)中的材料不同的材料可能是有利的。在不同的实施例中，可以硅锗(silicon-germanium，SixGe1-x，其中x可在0至1的范围内)、碳化硅(silicon carbide)、纯锗或大抵纯锗、III-V族化合物半导体、II-VI族化合物半导体、或其相似物形成鳍片52的上部。例如，形成III-V族化合物半导体的可用材料包括但不限于砷化铟(indium arsenide)、砷化铝(aluminumarsenide)、砷化镓(gallium arsenide)、磷化铟(indium phosphide)、氮化镓(galliumnitride)、砷化铟镓(indium gallium arsenide)、砷化铟铝(indium aluminumarsenide)、锑化镓(gallium antimonide)、锑化铝(aluminum antimonide)、磷化铝(aluminum phosphide)、磷化镓(gallium phosphide)、及其相似物。
此外，于图6中，可在鳍片52及/或基板50中形成适当的井区(未示出)。在一些实施例中，可在n型区域50N中形成P型井区，且可在p型区域50P中形成N型井区。在一些实施例中，可在n型区域50N及p型区域50P中均形成P型井区或N型井区。
在不同井区类型的实施例中，可使用光阻及/或其他掩膜(未示出)实现n型区域50N及p型区域50P的不同布植步骤。例如，可在n型区域50N中形成光阻于鳍片52及浅沟槽隔离区域56之上。图案化光阻以露出基板50的p型区域50P。可使用旋涂技术形成光阻，且可使用可接受的微影技术进行图案化。一旦图案化了光阻，在p型区域50P中进行n型杂质布植，光阻可作为掩膜，以大抵避免n型杂质布植于n型区域50N中。n型杂质可为磷(phosphorus)、砷(arsenic)、锑(antimony)、或其相似物，布植入该区域的浓度等于或小于1018cm-3，例如在约1016cm-3及约1018cm-3之间。在布植之后，例如以可接受的灰化制程移除光阻。
在布植p型区域50P之后，形成光阻于p型区域50P中鳍片52及浅沟槽隔离区域56之上。图案化光阻以露出基板50的n型区域50N。可使用旋涂技术形成光阻，且可使用可接受的微影技术进行图案化。一旦图案化了光阻，在n型区域50N中进行p型杂质布植，光阻可作为掩膜，以大抵避免p型杂质布植于p型区域50P中。p型杂质可为硼(boron)、氟化硼(boronfluoride)、铟(indium)、或其相似物，布植入该区域的浓度等于或小于1018cm-3，例如在约1016cm-3及约1018cm-3之间。在布植之后，例如以可接受的灰化制程移除光阻。
在布植n型区域50N及p型区域50P之后，可进行退火以修复布植损伤以及活化所布植的p型及/或n型杂质。在一些实施例中，外延鳍片的成长材料可在成长时原位掺杂，虽然原位及布植掺杂可能一起使用，但可避免布植。
在图7中，形成虚置介电层60于鳍片52之上。虚置介电层60可为例如氧化硅(silicon oxide)、氮化硅(silicon nitride)、上述的组合、或其相似物、且可依据可接受的技术沉积或热成长。虚置栅极层62形成于虚置介电层60之上，且掩膜层64形成于虚置栅极层62之上。可沉积虚置栅极层62于虚置介电层60并接着例如以化学机械研磨平坦化。可沉积掩膜层64于虚置栅极层62之上。虚置栅极层62可为导电或非导电材料，且可选自非晶硅、多晶硅(polycrystalline-silicon，polysilicon)、多晶硅锗(poly-crystallinesilicon-germanium，poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、及金属。虚置栅极层62可通过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积、溅镀沉积、或用于沉积所选的材料的其他技术来沉积。虚置栅极层62可以与蚀刻隔离区域例如浅沟槽隔离区域56及/或虚置介电层60具有高蚀刻选择性的其他材料制成。掩膜层64可包括一或多层例如氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、或其相似物。在此范例中，形成单一虚置栅极层62及单一掩膜层64跨越n型区域50N及p型区域50P。应注意的是，虚置介电层60绘示为仅覆盖鳍片52仅用于说明的目的。在一些实施例中，可沉积虚置介电层60使得虚置介电层60覆盖浅沟槽隔离区域56，延伸于浅沟槽隔离区域56上方以及虚置栅极层62及浅沟槽隔离区域56之间。
图8A至图27B绘示出制造本发明实施例装置的各额外步骤。图8A至图27B绘示出任一n型区域50N及p型区域50P中的部件。例如，图8A至图27B中所绘示的结构可应用于n型区域50N及p型区域50P两者。n型区域50N及p型区域50P结构中的差异(若有的话)将在每一图式所附的文字中描述。
在图8A及图8B中，可使用可接受的微影及蚀刻技术图案化掩膜层64(见图7)以形成掩膜74。掩膜74的图案可接着转移至虚置栅极层62。在一些实施例中(未绘示)，掩膜74的图案亦可以可接受的蚀刻技术转移至虚置介电层60以形成虚置栅极72。虚置栅极72覆盖鳍片52的各个通道区域58。掩膜74的图案可用以物理性分隔每一虚置栅极72与邻近的虚置栅极72。虚置栅极72亦可具有长度方向，大抵上垂直于各个外延鳍片52的长度方向。
此外，在图8A及图8B中，可形成栅极密封间隔物(未明确示出)于虚置栅极72、掩膜74、及/或鳍片52的露出表面上。热氧化或沉积然后非等向性蚀刻可形成栅极密封间隔物。栅极密封间隔物可以氧化硅、氮化硅、氮氧化硅、或其相似物形成。
在形成栅极密封间隔物之后，可进行轻掺杂源极/漏极(lightly doped source/drain，LDD)区域的布植(未明确示出)。在不同装置类型的实施例中，类似于上述图6中的布植，可形成掩膜例如光阻于n型区域50N之上，而露出p型区域50P，且可布植适当类型(例如p型)杂质于p型区域50P中露出的鳍片52之中。接着可移除掩膜。接着，可形成掩膜例如光阻于p型区域50P之上，而露出n型区域50N，且可布植适当类型(例如n型)杂质于n型区域50N中露出的鳍片52之中。接着可移除掩膜。n型杂质可为任一上述n型杂质，且p型杂质可为任一上述p型杂质。轻掺杂源极/漏极区域可具有约1015cm-3至约1019cm-3的杂质浓度。可使用退火以修复布植损伤以及活化所布植的杂质。
在图9A及图9B之中，沿着虚置栅极72及掩膜74的侧壁形成栅极间隔物86于栅极密封间隔物之上。可通过顺应性地沉积绝缘材料且接着非等向性蚀刻绝缘材料来形成栅极间隔物86。栅极间隔物86的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅、上述的组合、或其相似物。
应注意的是，上述本发明实施例概括描述形成间隔物及轻掺杂源极/漏极区域的制程。可使用其他制程及顺序。例如，可使用较少或额外的间隔物，可使用不同的步骤顺序(例如，在形成栅极间隔物86之前可不蚀刻栅极密封间隔物，产生L型栅极密封间隔物，形成且移除间隔物、及/或其相似步骤)。此外，可使用不同结构及步骤形成n型及p型装置。例如，可在形成栅极密封间隔物之前形成n型装置的轻掺杂源极/漏极区域，而可在形成栅极密封间隔物之后形成p型装置的轻掺杂源极/漏极区域。
此外，根据不同实施例，图9A至图21D绘示出形成源极/漏极区域的剖面图。在图9A及图9B中，使用掩膜74及栅极间隔物86作为蚀刻掩膜进行第一蚀刻制程150以蚀刻鳍片52的部分。第一蚀刻可为任何可接受的湿蚀刻或干蚀刻制程，例如反应离子蚀刻(reactiveion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、相似制程、或上述的组合。第一蚀刻制程150可为非等向性的。由于第一蚀刻制程150，鳍片52未被掩膜74及栅极间隔物86覆盖的部分以第一高度H1凹蚀。
在图10A及图10B中，进行第一沉积制程151以沿着虚置栅极72及掩膜74的侧壁沉积介电层81于栅极间隔物86上，以及通道区域58的侧壁上。可以顺应性地沉积绝缘材料及接着非等向性蚀刻绝缘材料来形成介电层81。非等向性蚀刻可移除绝缘材料的横向部分，留下栅极间隔物86及通道区域58侧壁上的介电层81。绝缘材料可以任何合适的方法沉积，例如CVD、PECVD、或相似的方法。介电层81的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅、上述的组合、或其相似物。
在图11A及图11B中，进行第二蚀刻制程152以更进一步蚀刻鳍片52。第二蚀刻制程152可为湿蚀刻制程，包括四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)以及异丙醇(isopropyl alcohol，IPA)。在第二蚀刻制程152之中，混合物中四甲基氢氧化铵的体积与异丙醇的体积的比例可在从1.64至1.8的范围中，且可进行第二蚀刻制程152持续10秒至100秒的时间。在一实施例中，第二蚀刻制程152可包括湿蚀刻制程，包括乙二胺邻苯二酚(ethylenediamine pyrocatechol，EDP)及异丙醇的混合物。在一实施例中，第二蚀刻制程152可包括湿蚀刻制程，包括碱氢氧化物(alkali hydroxide)及异丙醇。碱氢氧化物可包括碱金属的氢氧化物例如氢氧化钾(potassium hydroxide，KOH)、氢氧化铯(caesiumhydroxide，CsOH)、氢氧化钠(sodium hydroxide，NaOH)、或其相似物。第二蚀刻制程152为自限蚀刻制程，其在垂直方向及横向蚀刻鳍片52以在介电层81及虚置栅极72之下鳍片52的侧壁中形成凹槽。第二蚀刻制程152在垂直与横向两方向持续蚀刻鳍片52，直到第二蚀刻制程152的蚀刻剂与鳍片52在(110)晶面族的水平及垂直表面接触。第二蚀刻制程152在(110)晶面族的鳍片52的表面上具有非常低的蚀刻率，且因此第二蚀刻制程152的垂直及横向分量为自限的且在此平面停止。在第二蚀刻制程152之后，鳍片52的最底表面的高度及鳍片52的最高表面的高度差异为第二高度H2，其中第二高度H2大于第一高度H1(如先前图9A及图9B中所示)。
在图12A及图12B中，进行第三蚀刻制程153以移除介电层81。第三蚀刻制程153可为任何合适的蚀刻制程(例如湿或干蚀刻)。在一实施例中，第三蚀刻制程153可为等向性蚀刻制程，例如湿蚀刻、或其相似制程。
可依顺序进行第一蚀刻制程150、第一沉积制程151、第二蚀刻制程152、及第三蚀刻制程153以在邻近虚置栅极72下形成第一行T型通道区域200(绘示于图12A至图12C)，每一个包括具有第一宽度W1的第一上部201，以及具有第二宽度W2的第二下部202，其中第一宽度W1大于第二宽度W2。在一实施例中，第一宽度W1可等于每一虚置栅极72的宽度。第一上部201及第二下部202可具有不同的厚度，且第一上部201的中心可在第二下部202的中心的正上方。第二蚀刻制程152在(110)晶面族的鳍片52的表面上具有非常低的蚀刻率，且因此第二蚀刻制程152的垂直及横向分量受到此晶面族自限。于是，T型通道区域200具有<110>对称相关晶向族的表面。第一上部201可具有第三高度H3，且第二下部202可具有第四高度H4。在一实施例中，第三高度H3等于第四高度H4。在一实施例中，第三高度H3不等于第四高度H4。在一实施例中，第一宽度W1与第二宽度W2的比例可在1.2至3的范围内。在一实施例中，第三高度H3与第四高度H4的比例可在0.5至3的范围内。在一实施例中，第一宽度W1与第三高度H3的比例可在2.5至20的范围内。在一实施例中，第二宽度W2与第四高度H4的比例可在1.7至17的范围内。具有上述的尺寸的第一行T型通道区域200允许迁移率及有效通道宽度最佳地增加。例如，当第一宽度W1与第二宽度W2的比例大于3时，或当第三高度H3与第四高度H4的比例大于3时，有效通道宽度及迁移率的增加可能不显著，从而提供不足的装置效能。此外，当第一宽度W1与第二宽度W2的比例小于1.2时，所形成的装置可能占据太大量的空间，导致无法接受的低装置密度。
接着，可重复第一蚀刻制程150、第一沉积制程151、第二蚀刻制程152、及第三蚀刻制程153以形成第二行T型通道区域200(绘示于图12D)，其垂直堆叠于第一T型通道区域200之下。第二行T型通道区域200可包括第一上部201，其具有与第一宽度W1相等的第三宽度W3，以及第二下部202，其具有与第二宽度W2相等的第四宽度W4。在一实施例中，第二行T型通道区域200的第一上部201可具有第五高度H5与第三高度H3相等。在一实施例中，第五高度H5可与第三高度H3不同。在一实施例中，第二行T型通道区域200可包括第二下部202，其具有第六高度H6，与第四高度H4相等。在一实施例中，第三宽度W3与第四宽度W4的比例可在1.2至3的范围内。在一实施例中，第五高度H5与第六高度H6的比例可在0.5至3的范围内。在一实施例中，第三宽度W3与第五高度H5的比例可在2.5至20的范围内。在一实施例中，第四宽度W4与第六高度H6的比例可在1.7至17的范围内。具有上述的尺寸的第二行T型通道区域200允许迁移率及有效通道宽度最佳地增加。例如，当第三宽度W3与第四宽度W4的比例大于3时，或当第五高度H5与第六高度H6的比例大于3时，有效通道宽度及迁移率的增加可能不显著，从而提供不足的装置效能。此外，当第三宽度W3与第四宽度W4的比例小于1.2时，所形成的装置可能占据太大量的空间，导致无法接受的低装置密度。可循环重复任意次数第一蚀刻制程150、第一沉积制程151、第二蚀刻制程152、及第三蚀刻制程153直至形成想要的T型通道区域200，其中垂直堆叠T型通道区域200的行数等于所进行的循环数。例如，根据各实施例，图13A至图20B绘示出形成额外通道区行数的后续制程步骤。尽管图9A至图20B中绘示为三个循环，循环数不限且可进行任意循环数目。
图12C及图12D绘示出T型通道区域200具有方形内角以及具有垂直侧壁。其他配置亦是可能的。例如，在一实施例中，第一行T型通道区域200或第二行T型通道区域200在第一上部201及第二下部202之间的接触点可包括圆内角(如图12E中所绘示)。在一实施例中，第一行T型通道区域200的第二下部202与通道区域58或第二行T型通道区域200的第一上部201之间的接触点可包括圆内角(如图12E中所绘示)。在一实施例中，第二行T型通道区域200的第二下部202与通道区域58或第二行T型通道区域200下一列T型通道区域200的第一上部201可包括圆内角。在一实施例中，第一行T型通道区域200的第一上部201及/或第二行T型通道区域200可包括倾斜侧壁。圆内角及倾斜侧壁可通过例如调整用以图案化每一T型通道区域200的蚀刻参数来达成。
循环重复任意次数依序进行第一蚀刻制程150、第一沉积制程151、第二蚀刻制程152、及第三蚀刻制程153以形成一或多垂直堆叠自限T型通道区域200可实现优势。优势包括增加有效通道宽度，且由于每一T型通道区域200的部分包括<110>晶向族，其允许迁移率增加。此外，第一蚀刻制程150、第二蚀刻制程152、及第三蚀刻制程153完全与互补式金属氧化物半导体制造制程相容，且可以相对较低的制造成本进行。
在图13A及图13B中，使用掩膜74及栅极间隔物86作为蚀刻掩膜进行第一蚀刻制程150的第二循环以蚀刻部分的鳍片52。在第一蚀刻制程150的第二循环之后，鳍片52的最底表面的高度与鳍片52的最顶表面的高度之间的差异为第七高度H7，其中第七高度H7大于第二高度H2(先前图11A及图11B中所绘示)。
在图14A及图14B中，进行第一沉积制程151的第二循环以沿着虚置栅极72及掩膜74的侧壁沉积介电层83于栅极间隔物86之上以及通道区域58的侧壁之上。
在图15A及图15B中，进行第二蚀刻制程152的第二循环以更进一步蚀刻鳍片52。在第二蚀刻制程152的第二循环之后，鳍片52最底表面的高度与鳍片52最顶表面的高度之间的差距为第八高度H8，其中第八高度H8大于第七高度H7(先前图13A及图13B中所绘示)。
在图16A及图16B中，进行第三蚀刻制程153的第二循环以移除介电层83。
在图17A及图17B中，使用掩膜74及栅极间隔物86作为蚀刻掩膜进行第一蚀刻制程150的第三循环以蚀刻部分的鳍片52。在第一蚀刻制程150的第三循环之后，鳍片52的最底表面的高度与鳍片52的最顶表面的高度之间的差异为第九高度H9，其中第九高度H9大于第八高度H8(先前图15A及图15B中所绘示)。
在图18A及图18B中，进行第一沉积制程151的第三循环以沿着虚置栅极72及掩膜74的侧壁沉积介电层85于栅极间隔物86之上以及通道区域58的侧壁之上。
在图19A及图19B中，进行第二蚀刻制程152的第三循环以更进一步蚀刻鳍片52。在第二蚀刻制程152的第三循环之后，鳍片52最底表面的高度与鳍片52最顶表面的高度之间的差距为第十高度H10，其中第十高度H10大于第九高度H9(先前图17A及图17B中所绘示)。
在图20A及图20B中，进行第三蚀刻制程153的第二循环以移除介电层85。
在图21A及图21B中，形成外延源极/漏极区域82于鳍片52之中的凹槽之中(如图20A及图20B中所绘示)。形成外延源极/漏极区域82于鳍片52之中，使得每一虚置栅极72位于相应的邻近外延源极/漏极区域82对之间。外延源极/漏极区域82可延伸穿过鳍片52，并延伸于虚置栅极72之下。在一些实施例中，使用栅极间隔物86以将外延源极/漏极区域82及虚置栅极72以一适当的横向距离分隔，使得所得的鳍状场效晶体管的外延源极/漏极区域82不和后续形成的栅极短路。可选择外延源极/漏极区域82的材料以在各个通道区域58中施加应力，从而改善效能。
可通过遮蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域82，之后，外延成长n型区域50N中的外延源极/漏极区域82于凹槽之中。外延源极/漏极区域82可包括任何可接受的材料，例如适合n型鳍状场效晶体管的。例如，若鳍片52为硅，n型区域50N中外延源极/漏极区域82可包括施加拉伸应变于通道区域58中的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅(silicon phosphide)、或其相似物。n型区域50N中外延源极/漏极区域82可具有从鳍片52各表面升高的表面，且可具有刻面。
可通过遮蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域82，之后，外延成长p型区域50P中的外延源极/漏极区域82于凹槽之中。外延源极/漏极区域82可包括任何可接受的材料，例如适合p型鳍状场效晶体管的。例如，若鳍片52为硅，p型区域50P中外延源极/漏极区域82可包括施加压缩应变于通道区域58中的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡(germanium tin)、或其相似物。p型区域50P中外延源极/漏极区域82可具有从鳍片52各表面升高的表面，且可具有刻面。
可以掺质布植外延源极/漏极区域82及/或鳍片52以形成源极/漏极区域，类似于前述形成轻掺杂源极/漏极区域的制程，接着进行退火。源极/漏极区域可具有杂质浓度在约1019cm-3至约1021cm-3之间。源极/漏极区域的n型及/或p型杂质可为任何前述的杂质。在一些实施例中，在成长时原位掺杂外延源极/漏极区域82。
使用外延制程在n型区域50N及p型区域50P中形成外延源极/漏极区域82的结果是，外延源极/漏极区域的上表面具有刻面，其横向往外延伸超过鳍片52的侧壁。在一些实施例中，这些刻面造成相同鳍状场效晶体管的邻近的源极/漏极区域82合并，如图21C所示。在其他实施例中，在完成外延制程之后，邻近的源极/漏极区域82保持分离，如图21D所示。在图21C及图21D所绘示的实施例中，形成栅极间隔物86覆盖延伸于浅沟槽隔离区域56之上的鳍片52侧壁的一部分，从而阻挡外延成长。在一些其他实施例中，可调整形成栅极间隔物86所使用的间隔物蚀刻以移除间隔物材料，以允许外延成长区域延伸至浅沟槽隔离区域56的表面。
外延源极/漏极区域82可穿透鳍片52且延伸至虚置栅极72、栅极间隔物86之下，以及每一T型通道区域200的第一上部201(如先前图12C中所示)，以接触T型通道区域200的第二下部202的侧壁(如先前图12C中所示)。如此一来，外延源极/漏极区域82可延伸于第一T型通道区域200的第一上部201及第二T型通道区域200的第二上部201之间，第二T型通道区域200垂直堆叠于第一T型通道区域200之下。在图22A及图22B中，沉积第一层间介电质(interlayer dielectric，ILD)88于图21A及图21B中所绘示的结构之上。可以介电材料形成第一层间介电质88，且可以任意合适的方法例如CVD、等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)、或FCVD沉积。介电材料可包括磷硅酸玻璃(phosphoricsilicate glass，PSG)、硼硅酸玻璃(borosilicate glass，BSG)、硼磷硅酸玻璃(borophosphosilicate glass，BPSG)、未掺杂硅酸玻璃(undoped silicate glass，USG)、或其相似物。可使用以任何可接受制程所形成的其他绝缘材料。在一些实施例中，接点蚀刻停止层(contact etch stop layer，CESL)87位于第一层间介电质88及外延源极/漏极区域82、掩膜74、及栅极间隔物86之间。接点蚀刻停止层87可包括介电材料例如氮化硅、氧化硅、氮氧化硅、或其相似物、具有比上方的第一层间介电质88的材料更低的蚀刻速率。
在图23A及图23B中，可进行平坦化制程，例如CMP，以使第一层间介电质88的顶表面与虚置栅极72或掩膜74的顶表面齐平。平坦化制程亦可移除虚置栅极72上的掩膜74，以及沿着掩膜74侧壁的栅极密封间隔物及栅极间隔物86的部分。在平坦化制程之后，虚置栅极72、栅极密封间隔物、栅极间隔物86、及第一层间介电质88的上表面齐平。因此，虚置栅极72的上表面从第一层间介电质88露出。在一些实施例中，可余留掩膜74，在此情况下平坦化制程使得第一层间介电质88的顶表面与掩膜74的顶表面齐平。
在图24A及图24B中，在蚀刻步骤中移除虚置栅极72以及掩膜74(若存在的话)，因此形成凹槽90。凹槽90中虚置介电层60的部分亦可被移除。在一些实施例中，仅移除虚置栅极72，余留虚置介电层60且从凹槽90露出。在一些实施例中，在晶粒的第一区域(例如核心逻辑区域)中从凹槽90移除虚置介电层60，且在晶粒的第二区域(例如输入/输出区域)中余留于凹槽90之中。在一些实施例中，以非等向性干蚀刻制程移除虚置栅极72。例如，蚀刻制程可包括使用反应气体的干蚀刻制程，以选择性地蚀刻虚置栅极72，而很少或不蚀刻第一层间介电质88或栅极间隔物86。每一凹槽90露出及/或重迭个别鳍片52的通道区域58。每一通道区域58位于邻近的一对外延源极/漏极区域82之间，且每一通道区域58可包括一或多个垂直堆叠的T型通道区域200(先前图20A及图20B所示)。在移除制程中，当蚀刻虚置栅极72时，可使用虚置介电层60作为蚀刻停止层。在移除虚置栅极72之后，可接着可选地移除虚置介电层60。
在图25A及图25B中，形成栅极介电层92及栅极电极94作为替代栅极。图25C绘示出图25B的区域89的详细视图。栅极介电层92包括一或多层沉积于凹槽90之中，例如在鳍片52的顶表面及侧壁上，以及在栅极密封间隔物或栅极间隔物86的侧壁上。亦可形成栅极介电层92于第一层间介电质88的顶表面上。在一些实施例中，栅极介电层92包括一或多层介电层，例如一或多层氧化硅、氮化硅、金属氧化物、金属硅化物、或其相似物。例如，在一些实施例中，栅极介电层92包括以热或化学氧化形成的氧化硅的界面层，以及其上的高介电常数介电材料，例如铪(hafnium)、铝(aluminum)、锆(zirconium)、镧(lanthanum)、锰(manganese)、钡(barium)、钛(titanium)、铅(lead)、或上述的组合的金属氧化物或硅酸盐。栅极介电层92可包括介电层，具有大于约7.0的k值。形成栅极介电层92的方法可包括分子束沉积(Molecular-Beam Deposition，MBD)、ALD、PECVD、及其相似制程。在一些实施例中，部分虚置栅极介电层60余留于凹槽90之中，栅极介电层92包括虚置栅极介电层60的材料(例如SiO2)。
栅极电极94分别沉积于栅极介电层92之上，且填充凹槽90的余留部分。栅极电极94可包括含金属材料例如氮化钛(titanium nitride)、氧化钛(titanium oxide)、氮化钽(tantalum nitride)、碳化钽(tantalum carbide)、钴(cobalt)、钌(ruthenium)、铝(aluminum)、钨(tungsten)、上述的组合、或上述之多层。例如虽然第25B图中绘示出单层栅极电极94，栅极电极94可包括任意数目的衬层94A、任意数目的功函数调整层94B、以及填充材料94C，如图25C所绘示。在填充凹槽90之后，可进行平坦化制程，例如化学机械研磨，以移除栅极介电层92以及栅极电极94的材料的多余部分，多余部分位于层间介电质88的上表面之上。栅极电极94及栅极介电层92的材料的余留部分因此形成所得的鳍状场效晶体管的替代栅极。栅极电极94及栅极介电层92可一并称为「栅极堆叠」。栅极及栅极堆叠可沿着鳍片52的通道区域58的侧壁延伸。
在n型区域50N及p型区域50P形成栅极介电层92可同时发生，使得在每一区域栅极介电层92以相同材料制成，以及形成栅极电极94可同时发生，使得在每一区域栅极电极94以相同材料制成。在一些实施例中，在每一区域中栅极介电层92以不同的制程形成，使得栅极介电层92可为不同材料，及/或在每一区域中栅极电极94以不同的制程形成，使得栅极电极94可为不同材料。当使用不同制程时，可使用各种遮蔽步骤以遮蔽且曝光合适的区域。
在图26A及图26B中，形成栅极掩膜96于栅极堆叠(包括栅极介电层92及相对应的栅极电极94)之上，且栅极掩膜可位于栅极间隔物86相对部分之间。在一些实施例中，形成栅极掩膜96包括凹蚀栅极堆叠，因此在栅极堆叠正上方以及在栅极间隔物86相对部分之间形成凹槽。栅极掩膜96包括一或多层介电材料，例如氮化硅、氮氧化硅、或其相似物，填充于凹槽之中，接着通过平坦化制程以移除介电材料延伸于第一层间介电质88之上的多余部分。
亦如图26A及图26B中所绘示的，沉积第二层间介电质108于第一层间介电质88之上。在一些实施例中，第二层间介电质108为以可流动的化学气相沉积方法所形成的可流动层。在一些实施例中，第二层间介电质108以介电材料例如PSG、BSG、BPSG、USG、或其相似物形成，且可以任意适合的方法，例如CVD及PECVD沉积。后续形成的栅极接点110(图27A及图27B)穿透第二层间介电质108及栅极掩膜96以接触凹蚀的栅极电极94的顶表面。
根据一些实施例，在图27A及图27B中，形成栅极接点110及源极/漏极接点112穿过第二层间介电质108及第一层间介电质88。形成源极/漏极接点112的开口穿过第一及第二层间介电质88及108，且形成栅极接点110的开口穿过第二层间介电质108及栅极掩膜96。可使用可接受的微影及蚀刻技术形成开口。衬层(未绘示)例如扩散阻挡层、附着层、或其相似层、及导电材料形成于开口之中。衬层可包括钛(titanium)、氮化钛(titanium nitride)、钽(tantalum)、氮化钽(tantalum nitride)、或其相似物。导电材料可为铜(copper)、铜合金、银(silver)、金(gold)、钨(tungsten)、钴(cobalt)、铝(aluminum)、镍(nickel)、或其相似物。可进行平坦化制程例如CMP以从层间介电质108的表面移除多余的材料。余留的衬层及导电材料在开口中形成源极/漏极接点112及栅极接点110。可进行退火制程以在外延源极/漏极区域82及源极/漏极接点112之间的界面形成硅化物。源极/漏极接点112物理性及电性耦合至外延源极/漏极区域82，且栅极接点110物理性及电性耦合至栅极电极94。源极/漏极接点112及栅极接点110可在不同制程中形成，或可在相同制程中形成。虽然绘示为在同一剖面中形成，应理解的是，每一源极/漏极接点112及栅极接点110可在不同的剖面中形成，其可避免接点短路。
本发明实施例具有一些有利特征。本发明实施例包括借由重复自限溶液基底蚀刻制程以形成包括一或多个垂直堆叠的自对准T型通道区域的半导体装置。形成每一T型通道区域包括蚀刻制程的一循环，且T型通道区域的堆叠数目取决于所进行的蚀刻制程的循环数目。此处的一或多个实施例可包括增加有效通道宽度，以及由于每一通道包括<110>晶向族，允许了迁移率增加。此外，蚀刻制程完全与互补式金属氧化物半导体制造制程相容，且不同的实施例可以相对低的成本制造。
根据一实施例，一种形成半导体结构的方法包括蚀刻基板以形成半导体鳍片；形成栅极堆叠于半导体鳍片的顶表面及侧壁之上；以及形成第一凹槽于栅极堆叠的一侧的半导体鳍片之中，形成第一凹槽包括：进行第一蚀刻制程以形成第一凹槽的第一部分；沉积第一介电层于栅极堆叠及第一凹槽的第一部分的侧壁上；使用第一介电层作为掩膜，进行第二蚀刻制程以形成第一凹槽的第二部分，第一凹槽的第二部分延伸于该栅极堆叠之下；以及进行第三蚀刻制程以移除第一介电层。在一实施例中，进行第二蚀刻制程包括使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)以及异丙醇(isopropyl alcohol，IPA)的混合物作为蚀刻剂的湿蚀刻制程。在一实施例中，在混合物中四甲基氢氧化铵的体积与异丙醇的体积的比例在1.64至1.8的范围内。在一实施例中，进行第二蚀刻制程包括使用乙二胺邻苯二酚(ethylenediamine pyrocatechol，EDP)及异丙醇的混合物作为蚀刻剂的湿蚀刻制程。在一实施例中，进行第二蚀刻制程包括在垂直及横向方向蚀刻半导体鳍片，直至第二蚀刻制程的蚀刻剂暴露于半导体鳍片在(110)晶面族的表面。在一实施例中，此方法更包括进行第四蚀刻制程，以形成第一凹槽的第三部分；沉积第二介电层于栅极堆叠、第一凹槽的第一部分、第一凹槽的第二部分、以及第一凹槽的第三部分的侧壁上；以及进行第五蚀刻制程以形成第一凹槽的第四部分，第一凹槽的第四部分延伸于栅极堆叠下方，且进行第六蚀刻制程以移除第二介电层。在一实施例中，第一凹槽的第一部分的宽度与第一凹槽的第三部分的宽度相同，第一凹槽的第二部分的宽度与第一凹槽的第四部分的宽度相同，且第一凹槽的第一部分的高度与第一凹槽的第二部分的高度相同。
根据一些实施例，一种形成半导体结构的方法包括形成栅极堆叠于半导体鳍片的侧壁及顶表面上；以及形成源极/漏极区域于栅极堆叠的相对侧，形成每一源极/漏极区域包括：进行第一蚀刻制程以在垂直方向蚀刻半导体鳍片且形成第一源极/漏极凹槽；进行第二蚀刻制程以在垂直方向及水平方向蚀刻半导体鳍片以扩展第一源极/漏极凹槽，第二蚀刻制程持续直到第二蚀刻制程的蚀刻剂暴露于半导体鳍片在(110)晶面族的表面；以及外延成长半导体材料于第一源极/漏极凹槽之中。在一实施例中，进行第二蚀刻制程包括使用碱氢氧化物(alkali hydroxide)及异丙醇的混合物的湿蚀刻制程。在一实施例中，源极/漏极区域的第二部分的宽度大于源极/漏极区域的第一部分的宽度。在一实施例中，每一源极/漏极区域延伸于栅极堆叠之下。在一实施例中，形成每一源极/漏极区域更包括在进行第二蚀刻制程之前，沉积第一介电层于栅极堆叠以及第一源极/漏极凹槽的侧壁之上；以及在进行第二蚀刻制程之后，进行第三蚀刻制程以移除第一介电层。在一实施例中，形成每一源极/漏极区域更包括在进行第四蚀刻制程之后，沉积第二介电层于栅极堆叠以及第一源极/漏极凹槽的侧壁之上，以及进行第五蚀刻制程以在垂直方向及水平方向蚀刻半导体鳍片，以扩展第一源极/漏极凹槽；在进行第五蚀刻制程之后，进行第六蚀刻制程以移除第二介电层。在一实施例中，第一蚀刻制程蚀刻半导体鳍片第一垂直高度，与第二蚀刻制程蚀刻半导体鳍片第二垂直高度不同。
根据一些实施例，一种半导体装置包括通道区域，于第一半导体条状物之上；栅极堆叠，于通道区域的侧壁及顶表面上，通道区域包括第一部分具有第一宽度；以及第一部分之下的第二部分，具有第二宽度，第二宽度小于第一宽度；以及源极/漏极区域在通道区域的一侧，源极/漏极区域与通道区域的第二部分的界面，以及通道区域的第二部分的表面为(110)晶面族。在一实施例中，第一部分从栅极堆叠的第一栅极间隔物的正下方延伸至栅极堆叠的第二栅极间隔物的正下方。在一实施例中，通道区域更包括第三部分，在第二部分之下，且具有第三宽度，第三宽度大于第二宽度；以及第四部分，在第三部分之下，且具有第四宽度，第四宽度小于第三宽度。在一实施例中，第二部分的高度及第四部分的高度相同。在一实施例中，第一部分的高度及第三部分的高度不同。在一实施例中，第一部分的高度及第三部分的高度相同。
前述内文概述了许多实施例的特征部件，使本技术领域中具有通常知识者可以从各个方面更佳地了解本发明实施例。本技术领域中具有通常知识者应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改，因此本发明的保护范围当视后附的权利要求所界定者为准。另外，虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，且并非所有优点都已于此详加说明。

Claims (1)

1.一种形成半导体装置的方法，包括：
蚀刻一基板以形成一半导体鳍片；
形成一栅极堆叠于该半导体鳍片的一顶表面及侧壁之上；以及
形成一第一凹槽于该栅极堆叠的一侧的该半导体鳍片之中，其中形成该第一凹槽包括：
进行一第一蚀刻制程以形成该第一凹槽的一第一部分；
沉积一第一介电层于该栅极堆叠及该第一凹槽的该第一部分的侧壁上；
使用该第一介电层作为一掩膜，进行一第二蚀刻制程以形成该第一凹槽的一第二部分，其中该第一凹槽的该第二部分延伸于该栅极堆叠之下；以及
进行一第三蚀刻制程以移除该第一介电层。
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