CN114783489A - 存储器装置及其操作方法、存储器系统 - Google Patents

Abstract

本发明实施例提供了一种存储器装置及其操作方法、存储器系统，所述存储器装置包括多个指存储区，每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；所述方法包括：对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。

Description

存储器装置及其操作方法、存储器系统

技术领域

本发明实施例涉及半导体技术领域，特别涉及一种存储器装置及其操作方法、存储器系统。

背景技术

存储器是现代信息技术中用于保存信息的记忆设备。作为一种典型的非易失性半导体存储器，NAND(Not-And，与非型)闪存器由于具有较高的存储密度、可控的生产成本、合适的编擦速度及保持特性，已经成为存储市场中的主流产品。

随着对存储器要求的不断提高，如何减少编程时间、提高编程效率成为本领域现阶段亟需解决的技术问题之一。

发明内容

本发明实施例提出一种存储器装置及其操作方法、存储器系统。

本发明实施例提供一种存储器装置的操作方法，

所述存储器装置包括多个指存储区，每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；所述方法包括：

对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。

上述方案中，所述方法还包括：

获取多个存储单元排中每个存储单元排所属分组的值；

所述对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，包括：

获取所述第一存储单元排所属分组的值为第一值，根据所述第一值，对与所述第一存储单元排耦接的位线施加第一位线电压；获取所述第二存储单元排所属分组的值为第二值，根据所述第二值，对与所述第二存储单元排耦接的位线施加第二位线电压。

上述方案中，所述第一存储单元排所属分组的编程速度为第一速度，所述第二存储单元排所属分组的编程速度为第二速度；

当所述第一速度大于所述第二速度时，所述第一位线电压大于第二位线电压；

当所述第一速度小于第二速度时，所述第一位线电压小于第二位线电压。

上述方案中，所述方法还包括：

根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组；其中，所述分组的数量小于或等于一个指存储区中存储单元排的数量。

上述方案中，所述方法还包括：

对多个存储单元排中每个所述存储单元排进行第二编程操作，获取所述每个存储单元排的编程速度；其中，在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加相同的位线电压。

上述方案中，所述方法还包括：在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加地电压。

上述方案中，所述方法还包括：

根据所述存储单元排与任一栅极隔离结构的最小距离，确定所述存储单元排的编程速度。

上述方案中，所述存储单元排与任一栅极隔离结构的最小距离越小，所述存储单元排的编程速度越大。

上述方案中，所述根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组，包括：

将一个指存储区中编程速度最小的存储单元排划分为第一组，将所述指存储区除了编程速度最小的存储单元排之外的剩余存储单元排划分为第二组；

所述第一存储单元排和所述第二存储单元排属于编程速度不同的分组，包括：

所述第一存储单元排属于第一组，所述第二存储单元排属于第二组；

或者，

所述第一存储单元排属于第二组，所述第二存储单元排属于第一组。

上述方案中，当所述第一存储单元排属于第一组，所述第二存储单元排属于第二组时，所述第一位线电压为0V，所述第二位线电压的范围为：0.3V-0.5V；

当所述第一存储单元排属于第二组，所述第二存储单元排属于第一组时，所述第一位线电压的范围为：0.3V-0.5V，所述第二位线电压为0V。

上述方案中，一个指存储区包括M排存储单元排；M为大于二的正整数；

所述根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组，包括：

将M个存储单元排划分成M个组；

所述第一存储单元排和所述第二存储单元排属于编程速度不同的分组，所述第一位线电压与所述第二位线电压不同，包括：

所述第一存储单元排属于第i组，所述第二存储单元排属于第j组，所述第一位线电压与所述第一存储单元排属于M组中除第i组之外的其它组时，施加在所述第一存储单元排耦接的位线上的位线电压均不同；所述第二位线电压与所述第二存储单元排属于M组中除第j组之外的其它组时，施加在所述第二存储单元排耦接的位线上的位线电压均不同；所述i、j为小于等于M的正整数。

本发明实施例还提供了一种存储器装置，所述存储器装置包括：多个指存储区以及与所述指存储区耦接的外围电路；其中，每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；

所述外围电路被配置为：

对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。

上述方案中，所述外围电路被配置为：

获取所述第一存储单元排所属分组的值为第一值，根据所述第一值，对与所述第一存储单元排耦接的位线施加第一位线电压；获取所述第二存储单元排所属分组的值为第二值，根据所述第二值，对与所述第二存储单元排耦接的位线施加第二位线电压。

上述方案中，所述外围电路被配置为：

所述第一存储单元排所属分组的编程速度为第一速度，所述第二存储单元排所属分组的编程速度为第二速度；

当所述第一速度大于所述第二速度时，所述第一位线电压大于第二位线电压；

当所述第一速度小于第二速度时，所述第一位线电压小于第二位线电压。

上述方案中，所述外围电路被配置为：根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组；其中，所述分组的数量小于或等于一个指存储区中存储单元排的数量。

上述方案中，所述外围电路包括：控制逻辑单元、电压发生器和列驱动器；所述电压发生器和列驱动器与所述第一存储单元排、第二存储单元排耦接，并被所述控制逻辑单元所控制；

所述控制逻辑单元被配置为：获取多个存储单元排中第一存储单元排所属分组的值为第一值，所述第二存储单元排中所属分组的值为第二值，对所述第一存储单元排和第二存储单元排进行第一编程操作；

所述控制逻辑单元被配置为：根据所述第一值和所述第二值，确定待产生的第一位线电压、第二位线电压；

所述电压发生器被配置为：产生待产生的第一位线电压、第二位线电压；

所述列驱动器被配置为：将产生的第一位线电压施加在与所述第一存储单元排耦接的位线上，将产生的第二位线电压施加在与所述第二存储单元排耦接的位线上。

上述方案中，所述存储器装置包括三维NAND型存储器。

本发明实施例还提供了一种存储器系统，包括：

一个或多个如上述任一方案所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

上述方案中，所述存储器系统包括存储卡或固态硬盘。

附图说明

图1a为本发明一实施例采用步进式脉冲编程的方式进行编程操作期间施加到存储单元上的字线电压示意图；

图1b为本发明一实施例采用步进式脉冲编程的方式进行编程操作期间一个脉冲下的阈值电压分布示意图；

图2a为本发明一实施例三维NAND型存储器的存储单元排的分布示意图一；

图2b为本发明一实施例三维NAND型存储器的存储单元排的分布示意图二；

图3a为本发明一实施例存储器装置的不同存储单元排的编程电压与阈值电压关系示意图；

图3b为本发明一实施例存储器装置的不同存储单元排单次编程操作后的阈值电压分布以及整体的阈值电压分布的示意图；

图3c为本发明一实施例存储器装置的不同排存储单元排的阈值电压分布标准差以及整体阈值电压分布标准差的示意图；

图4为本发明另一实施例存储器装置的操作方法的实现流程示意图；

图5a为本发明一实施例存储器装置的编程操作期间的时序示意图；

图5b为本发明另一实施例存储器装置的编程操作期间的时序示意图；

图6a为本发明另一实施例存储器装置的不同存储单元排的编程电压与阈值电压关系示意图；

图6b为本发明另一实施例存储器装置的不同存储单元排单次编程操作后的阈值电压分布以及整体的阈值电压分布的示意图；

图6c为本发明另一实施例存储器装置的不同排存储单元排的阈值电压分布标准差以及整体阈值电压分布标准差的示意图；

图7为本发明一实施例具有存储器系统的示例性系统的示意图；

图8a为本发明一实施例具有存储器系统的示例性存储器卡的示意图；

图8b为本发明一实施例具有存储器系统的示例性固态驱动器的示意图；

图9为本发明一实施例包括外围电路的示例性存储器装置的示意图；

图10为本发明一实施例包括存储器单元阵列和外围电路的示例性存储器装置的示意图。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了能够更加详尽地了解本发明实施例的特点与技术内容，下面结合附图对本发明实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本发明实施例。

本发明实施例中的存储器装置包括但不限于三维NAND型存储器，为了便于理解，以三维NAND型存储器为例进行说明。

三维NAND型存储器的编程大多采用步进式脉冲编程(ISPP，Incremental StepPulse Program)的方式。图1a为本发明一实施例采用ISPP的方式进行编程操作期间施加到存储单元上的字线电压示意图。对于NAND型存储器而言，采用步进式脉冲编程进行写操作时，写操作是以页为单位进行的。以一个页里面的某个存储单元为例，开始编程后，先在该存储单元上加载一个起始编程电压，然后在该存储单元上加载编程验证电压，验证是否编写到目标阈值电压；如果没有达到目标阈值电压，再用比起始编程电压高预设电压的电压编写，再加载编程验证电压，验证是否编写到目标阈值电压；重复以上过程，直到在验证步骤中发现这个存储单元的阈值电压已经被编写达到目标阈值电压，此时，该存储单元编程完成。在后续时间内，在该存储单元上施加编程抑制电压，使其不再被编程；当这个页所有存储单元的阈值电压均编写到目标阈值电压时，整个页的编写过程结束。通过上述步进式脉冲编程的方式进行编程可以获得更窄的最终阈值电压分布。采用上述步进式编程的方式进行编程时，在单次编程后阈值电压分布宽度越宽，所需要的编程、编程验证次数越多，最终的编程时间越长。图1b为本发明一实施例采用步进式脉冲编程的方式进行编程操作期间一个脉冲下的阈值电压分布示意图。

如图2a所示，三维NAND型存储器的存储阵列结构由数排平行错开的与栅极隔离结构平行的存储单元排构成，每四排存储单元排被栅极隔离结构和上选择栅极隔离结构隔开，从与最近的栅极隔离结构的距离由大到小的顺序，四排存储单元排分别为第一排、第二排、第三排、第四排，四个存储单元排中每个存储单元排包括多个存储单元。

图2b给出了另一种三维NAND型存储器的存储单元排的分布示意图，从图2b中可以看出栅极隔离结构可以包括第一栅极隔离结构和第二栅极隔离结构，第一栅极隔离结构将存储器划分为多个存储块(英文表达为Block)，多个第二栅极隔离结构可以将存储块划分为多个指存储区(英文表达为Finger)。

需要说明的是，图2a以及图2b中给出的栅极隔离结构和上选择栅极隔离结构之间的存储单元排的排数只是示例性的示范，并不用于限制本发明中存储单元排的数量。下面以栅极隔离结构和上选择栅极隔离结构之间的存储单元排的排数为四排为例进行说明。研究发现，被栅极隔离结构和上选择栅极隔离结构隔开的四排存储单元排的编程特性(编程电压与阈值电压关系)会存在差异，不同存储单元排的编程速度不同，图3a示出了本发明一实施例不同存储单元排的编程电压与阈值电压关系示意图，从图中可以看出四个存储单元排的编程速度不同，越靠近栅极隔离结构的存储单元排的编程速度越快，也就是说第四排的编程速度最快，第一排的编程速度最慢。图3b示出了本发明一实施例不同存储单元排单次编程操作后的阈值电压分布以及整体的阈值电压分布，从图中可以看出，单次编程后，每排存储单元排的阈值电压分布宽度相近，但是由于编程速度的差异，四排存储单元排整体的阈值电压分布宽度更宽，所需要的编程验证次数增加，整体编程时间增加。图3c示出了本发明一实施例不同排存储单元排的阈值电压分布标准差以及整体阈值电压分布标准差，从图中可以看出四排存储单元排的阈值电压分布标准差差别不大，但整体的阈值电压分布标准差相较于每排存储单元排的阈值电压分布标准差较大。

针对上述问题，本发明另一实施例采用了如下技术方案来解决。

本发明另一实施例提供一种存储器装置的操作方法，所述存储器装置包括多个指存储区，每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；如图4所示，所述方法包括：

步骤401：对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。

这里，所述第一存储单元排和第二存储单元排可以是多个存储单元排中的任意存储单元排。

这里，当一个组中只有一个存储单元排时，所述分组的编程速度为该一个存储单元排的编程速度；当一个组中包含多个存储单元排时，所述分组的编程速度为可以反映该多个存储单元排编程速度情况的排编程速度，例如，所述多个存储单元排的平均编程速度。

本发明实施例中，根据不同存储单元排的不同编程速度，在对存储单元排进行第一编程操作时，对与存储单元排耦接的位线施加不同的位线电压，从而使得在第一编程操作之后，存储单元排整体的阈值电压分布更窄，这样使得在对存储单元排进行编程操作时，可以减少编程次数以及编程验证次数，缩短整体编程时间，从而提高编程效率。

本发明实施例中，在对第一存储单元排、第二存储单元排进行第一编程操作时，根据第一存储单元排、第二存储单元排所属分组的编程速度，对位线施加不同的位线电压，从而调整存储单元排的编程速度，改善在单次编程操作后由于多个存储单元排的编程速度差异较大导致的一个指存储区中整体存储单元排阈值电压分布较宽的问题，使得在单次编程操作后整体存储单元排的阈值电压分布变窄，从而整体存储单元排的编程次数减少，进而整体存储单元排的编程时间缩短，编程效率提高。

在一些实施例中，所述方法还包括：

获取多个存储单元排中每个存储单元排所属分组的值；

所述对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，包括：

获取所述第一存储单元排所属分组的值为第一值，根据所述第一值，对与所述第一存储单元排耦接的位线施加第一位线电压；获取所述第二存储单元排所属分组的值为第二值，根据所述第二值，对与所述第二存储单元排耦接的位线施加第二位线电压。

在一些实施例中，所述第一存储单元排所属分组的编程速度为第一速度，所述第二存储单元排所属分组的编程速度为第二速度；

当所述第一速度大于所述第二速度时，所述第一位线电压大于第二位线电压；

当所述第一速度小于第二速度时，所述第一位线电压小于第二位线电压。

可以理解的是，存储单元排所属分组的编程速度越大，则存储单元排的编程速度越大，由于一个指存储区中多个存储单元排的编程速度存在差异，导致单次编程后整体阈值电压分布较宽，而本发明实施例中，通过对存储单元排施加不同位线电压，从而调整存储单元排的编程速度，具体地：存储单元排所属分组的编程速度越大，在对存储单元排进行编程操作时施加的位线电压越大，这样使得多个存储单元排在进行编程操作时，多个存储单元排之间的编程速度差距变小，从而使得整体存储单元排的阈值电压分布变窄，从而在利用步进式脉冲编程时，整体存储单元排的编程次数减少，进而整体存储单元排的编程时间缩短，编程效率提高。

在一些实施例中，所述方法还包括：

根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组；其中，所述分组的数量小于或等于一个指存储区中存储单元排的数量。

这里，所述分组的数量小于或等于一个指存储区中存储单元排的数量，可以理解的是，可以将每个存储单元排划分为一组，也可以将多个存储单元排划分为一组。

实际应用中，可以根据具体情况进行分组数量的选择。示例性的，在确定每个存储单元排的编程速度后，当两个存储单元排之间的编程速度之差大于第一阈值时，可以将这两个存储单元排划分到两个组中，当两个存储单元排之间的编程速度之差小于等于第一阈值时，将这两个存储单元排划分到一个组中。也就是说一个组中的存储单元排的编程速度之差是小于等于第一阈值的，这里的第一阈值可以根据实际应用中的具体情况进行设定，所设定的第一阈值越小，相同的存储单元排下，所分的组数越多，对于编程速度的控制更加有效，使得多个存储单元排的编程速度能更加接近，从而使得单次编程后整体的阈值电压分布更窄。而所设定的第一阈值越大，相同的存储单元排下，所分的组数越少，这样也可以达到多个存储单元排的编程速度更接近的目的，但最终的整体阈值电压分布相对来说会宽一些，这主要是考虑到编程过程中施加多个位线电压的操作难度上有一定的挑战。实际应用中可以综合考虑两方面的实现难度以及最终效果从而进行选择。

对于每个存储单元排的编程速度如何确定，本发明实施例不作限定，以下仅示例性地提供了两种确定每个存储单元排的编程速度方案。

方案一：

在一些实施例中，所述方法还包括：

对多个存储单元排中每个所述存储单元排进行第二编程操作，获取所述每个存储单元排的编程速度；其中，在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加相同的位线电压。

在一些实施例中，所述方法还包括：在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加地电压。

可以理解的是，对多个存储单元排中每个所述存储单元排在进行第一编程之前，对多个存储单元排中每个所述存储单元排进行第二编程操作时，对于每个存储单元排耦接的位线均施加相同的位线电压，施加的位线电压可以是大于零的位线电压，也可以是等于零的位线电压(也就是地电压)，从而得到每个存储单元排的编程速度的大小。

方案二：

在一些实施例中，所述方法还包括：

根据所述存储单元排与任一栅极隔离结构的最小距离，确定所述存储单元排的编程速度。

在一些实施例中，所述存储单元排与任一栅极隔离结构的最小距离越小，所述存储单元排的编程速度越大。

可以理解的是，实际应用中形成存储单元排的沟道孔在形成过程时，由于工艺的限制使得越靠近栅极隔离结构的存储单元排的沟道孔尺寸越小，沟道孔的尺寸越小其存储单元排的编程速度越快，因此，可以根据存储单元排与栅极隔离结构的距离来确定存储单元排的速度，越靠近栅极隔离结构的存储单元排的编程速度越大。

这里，存储单元排与任一栅极隔离结构的最小距离可以理解为，一个指存储区中包括多个存储单元排，多个存储单元排被多个栅极隔离结构和多个上选择栅极隔离结构隔开，存储单元排与任一栅极隔离结构的最小距离也就是存储单元排与最邻近的栅极隔离结构的距离。

实际应用中，对于上述两种方案可以根据实际情况进行选择。可以理解的是，方案一是对存储单元排施加电压直接进行测定得到存储单元排的速度，适用范围较广；而方案二是根据存储单元排与任一栅极隔离结构的最小距离和存储单元排的编程速度关系得到存储单元排的速度，适用某些工艺情况，判断用时短。

对于存储单元排的分组，以下实施例列出了两种情况，需要说明的是，实际应用中不局限于以下两种分组的情况。

在一些实施例中，

所述根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组，包括：

将一个指存储区中编程速度最小的存储单元排划分为第一组，将所述指存储区除了编程速度最小的存储单元排之外的剩余存储单元排划分为第二组；

所述第一存储单元排和所述第二存储单元排属于编程速度不同的分组，包括：

所述第一存储单元排属于第一组，所述第二存储单元排属于第二组；

或者，

所述第一存储单元排属于第二组，所述第二存储单元排属于第一组。

在一些实施例中，当所述第一存储单元排属于第一组，所述第二存储单元排属于第二组时，所述第一位线电压为0V，所述第二位线电压的范围为：0.3V-0.5V；

当所述第一存储单元排属于第二组，所述第二存储单元排属于第一组时，所述第一位线电压的范围为：0.3V-0.5V，所述第二位线电压为0V。

图5a示出了本发明一实施例编程操作期间的时序示意图。如图5a所示，在编程操作时，选中的字线上加载编程电压，未选中的字线上加载通过电压，选中的位线上以及未选中的上选择栅极接地，未选中的位线上加禁止电压，选中的上选择栅极加导通电压。

图5b示出了本发明另一实施例中第一编程操作期间的时序示意图。如图5b所示，在第一编程操作时，选中的字线上加载编程电压，未选中的字线上加载通过电压，未选中的上选择栅极接地(接地电压为0V)，未选中的位线上加禁止电压，选中的上选择栅极加导通电压，而对于选中的位线，当选中的位线耦接的存储单元排属于第一组时，在进行第一编程操作时，对与所述存储单元排耦接的位线施加第一位线电压，当选中的位线耦接的存储单元排属于第二组时，在进行第一编程操作时，对与所述存储单元排耦接的位线施加第二位线电压，第二位线电压大于第一位线电压。

实际应用中，通过电压的范围可以为6V-9V；编程电压的范围可以为16V-20V；第一位线电压可以为低电压，如0V；第二位线电压的范围可以为0.3V-0.5V，禁止电压的范围可以为2V-3V；导通电压可以为2.5V。需要说明的是，上述电压的范围只是一种示例性的示范，并不能局限本发明的范围。

图6a示出了在图2a的存储单元排的分布情况下，将第一排的存储单元排划分为第一组，将第二排、第三排、第四排的存储单元排划分为第二组，对第一排的存储单元排施加第一位线电压(0V)，对第二排、第三排、第四排的存储单元排施加第二位线电压，得到的的本发明的平均阈值电压-编程电压关系图，并将本发明的平均阈值电压-编程电压关系图和相关技术中的平均阈值电压-编程电压关系图进行了比较。从图6a可以看出，对第一排的存储单元排施加第一位线电压(0V)，对第二排、第三排、第四排的存储单元排施加第二位线电压后，第二排、第三排、第四排的存储单元排的编程速度变慢，四个排的存储单元排的编程速度编程更加收敛。

需要说明的是，图2a中的排数仅用于作为示例，不用于限定本申请中三维NAND型存储器的一个指存储区所包含的存储单元排的数量。实际应用中，一个指存储区所包含的存储单元排的数量可以根据实际情况进行调整，如2、4、8、16等。

图6b为对第一排的存储单元排施加第一位线电压(0V)，对第二排、第三排、第四排的存储单元排施加第二位线电压后得到的本发明的第一排、第二排、第三排、第四排的存储单元排以及整体的存储单元排的比特数与阈值电压关系图，从图6b中可以看出，进行第一编程操作后的整体的阈值电压分布与图3b中显示的整体的阈值电压分布相比更窄。图6c为本发明另一实施例以及本发明一实施例的阈值电压标准差-排的关系，从图6c可以看出本发明另一实施例得到的整体阈值电压分布标准差明显降低，也就是说本发明另一实施例的阈值电压分布更窄。这样使得在进行步进式编程操作时，总的编程次数以及编程验证次数较少，使得总的编程时间缩短，增大了编程效率。

本发明实施例对三维NAND型存储器，区分出不同排存储单元排的编程速度。对编程速度较快的存储单元排，在其耦接的位线上施加第二位线电压，而编程速度较慢的存储单元排则加第一位线电压0V。可以理解的是，对于编程速度较快的存储单元排中的存储单元，其有效编程电压优化为编程电压减第二位线电压，其编程速度受到抑制，使得其与编程速度较慢的存储单元排的编程速度相近，从而使得在单次编程操作后整体的阈值电压分布的宽度变窄，有效降低编程次数以及编程验证次数，最终使得总的编程时间减少。

本发明实施例在进行第一编程操作时，对于不同排的存储单元排，根据其编程速度不同，对存储单元排耦接的位线施加不同的位线电压。在不增加编程操作时间的前提下，通过优化不同排存储单元排耦接的位线端所加的电压，有效降低编程Vt分布宽度。Vt分布标准差由约330mV降低至270mV，根据计算得出，可降低约0.8次编程次数和1.8次编程验证次数，节省约5％编程时间。

实际应用中，所述存储单元排的分组可以不局限于两组，存储单元排的分组可以为多组。下面将存储单元排划分为大于两个组的情况进行具体说明。

在一些实施例中，一个指存储区包括M排存储单元排；M为大于二的正整数；

所述根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组，包括：

将M个存储单元排划分成M个组；

所述第一存储单元排和所述第二存储单元排属于编程速度不同的分组，所述第一位线电压与所述第二位线电压不同，包括：

所述第一存储单元排属于第i组，所述第二存储单元排属于第j组，所述第一位线电压与所述第一存储单元排属于M组中除第i组之外的其它组时，施加在所述第一存储单元排耦接的位线上的位线电压均不同；所述第二位线电压与所述第二存储单元排属于M组中除第j组之外的其它组时，施加在所述第二存储单元排耦接的位线上的位线电压均不同；所述i、j为小于等于M的正整数。

这里，将M个存储单元排划分为M个组，也就是将每个存储单元排划分为一组，对每个组的存储单元排耦接的位线施加不同的位线电压，存储单元排的编程速度越大，对与所述存储单元排耦接的位线施加的位线电压越大。通过在编程速度较快的存储单元排上耦接的位线上施加一定的位线电压，从而达到降低其编程速度的效果，使得多个存储单元排的编程速度彼此接近，从而使得最终的整体编程阈值电压宽度变窄。

可以理解的是，将每个存储单元排划分为一组，分别对每个存储单元排根据其编程速度的不同施加不同的位线电压，这样使得能够起到更好的控制存储单元排的编程速度的效果，使得第一编程操作时，每个存储单元排的编程速度更加接近，从而使得整体的编程阈值电压分布更窄。

本发明实施例提供了一种存储器装置的操作方法，所述存储器装置包括多个指存储区，每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；所述方法包括：对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。本发明实施例中，在多个存储单元排中第一存储单元排、第二存储单元排所属分组的编程速度不同时，对第一存储单元排、第二存储单元排耦接的位线分别施加不同的位线电压，从而调整存储单元排的编程速度，改善在单次编程操作后由于多个存储单元排的编程速度差异较大导致的一个指存储区中整体存储单元排阈值电压分布较宽的问题，使得在单次编程操作后整体存储单元排的阈值电压分布变窄，从而整体存储单元排的编程次数减少，进而整体存储单元排的编程时间缩短，编程效率提高。

基于上述存储器装置的操作方法，本发明实施例还提供了一种存储器装置，所述存储器装置包括多个指存储区以及与所述指存储区耦接的外围电路；其中，每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；

所述外围电路被配置为：

对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。

在一些实施例中，所述外围电路被配置为：

获取所述第一存储单元排所属分组的值为第一值，根据所述第一值，对与所述第一存储单元排耦接的位线施加第一位线电压；获取所述第二存储单元排所属分组的值为第二值，根据所述第二值，对与所述第二存储单元排耦接的位线施加第二位线电压。

在一些实施例中，所述外围电路被配置为：

所述第一存储单元排所属分组的编程速度为第一速度，所述第二存储单元排所属分组的编程速度为第二速度；

当所述第一速度大于所述第二速度时，所述第一位线电压大于第二位线电压；

当所述第一速度小于第二速度时，所述第一位线电压小于第二位线电压。

在一些实施例中，所述外围电路被配置为：根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组；其中，所述分组的数量小于或等于一个指存储区中存储单元排的数量。

在一些实施例中，所述外围电路包括：控制逻辑单元、电压发生器和列驱动器；所述电压发生器和列驱动器与所述第一存储单元排、第二存储单元排耦接，并被所述控制逻辑单元所控制；

所述控制逻辑单元被配置为：获取多个存储单元排中第一存储单元排所属分组的值为第一值，所述第二存储单元排中所属分组的值为第二值，对所述第一存储单元排和第二存储单元排进行第一编程操作；

所述控制逻辑单元被配置为：根据所述第一值和所述第二值，确定待产生的第一位线电压、第二位线电压；

所述电压发生器被配置为：产生待产生的第一位线电压、第二位线电压；

所述列驱动器被配置为：将产生的第一位线电压施加在与所述第一存储单元排耦接的位线上，将产生的第二位线电压施加在与所述第二存储单元排耦接的位线上。

可以理解的是，电压发生器和列驱动器均被控制逻辑单元所控制，控制逻辑单元确定第一存储单元排、第二存储单元排的分组，以及第一存储单元排、第二存储单元排所需要施加的位线电压的大小，电压发生器产生位线电压，而列驱动器将电压发生器产生的位线电压施加到第一存储单元排、第二存储单元排耦接的位线上。以下实施例中所述的确定第一存储单元排、第二存储单元排的分组以及第一存储单元排、第二存储单元排所需要施加的位线电压的大小的执行主体、产生位线电压的执行主体以及将位线电压施加到第一存储单元排、第二存储单元排耦接的位线上的执行主体都可以参考上述说明。

在一些实施例中，所述外围电路被配置为：

对多个存储单元排中每个所述存储单元排进行第二编程操作，获取所述每个存储单元排的编程速度；其中，在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加相同的位线电压。

在一些实施例中，所述外围电路被配置为：

在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加地电压。

在一些实施例中，所述外围电路被配置为：

根据所述存储单元排与任一栅极隔离结构的最小距离，确定所述存储单元排的编程速度。

在一些实施例中，所述外围电路被配置为：

所述存储单元排与任一栅极隔离结构的最小距离越小，所述存储单元排的编程速度越大。

在一些实施例中，所述外围电路被配置为：

将一个指存储区中编程速度最小的存储单元排划分为第一组，将所述指存储区除了编程速度最小的存储单元排之外的剩余存储单元排划分为第二组；

所述第一存储单元排属于第一组，所述第二存储单元排属于第二组；确定所述第一存储单元排属于第一组，对所述第一存储单元排进行第一编程操作，在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压；

或者，

所述第一存储单元排属于第二组，所述第二存储单元排属于第一组。确定所述第一存储单元排属于第二组，对所述第一存储单元排进行第一编程操作，在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第二位线电压；所述第二位线电压大于所述第一位线电压。

在一些实施例中，当所述第一存储单元排属于第一组，所述第二存储单元排属于第二组时，所述第一位线电压为0V，所述第二位线电压的范围为：0.3V-0.5V；

当所述第一存储单元排属于第二组，所述第二存储单元排属于第一组时，所述第一位线电压的范围为：0.3V-0.5V，所述第二位线电压为0V。

在一些实施例中，一个指存储区包括M排存储单元排；M为大于二的正整数；

所述外围电路被配置为：

将M个存储单元排划分成M个组；

所述第一存储单元排和所述第二存储单元排属于编程速度不同的分组，所述第一位线电压与所述第二位线电压不同确定多个存储单元排中第一存储单元排所属的分组；对所述第一存储单元排进行第一编程操作，包括：

所述第一存储单元排属于第i组，所述第二存储单元排属于第j组，所述第一位线电压与所述第一存储单元排属于M组中除第i组之外的其它组时，施加在所述第一存储单元排耦接的位线上的位线电压均不同；所述第二位线电压与所述第二存储单元排属于M组中除第j组之外的其它组时，施加在所述第二存储单元排耦接的位线上的位线电压均不同；所述i、j为小于等于M的正整数确定所述第一存储单元排属于第i组，对所述第一存储单元排进行第一编程操作，在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第三位线电压；所述第三位线电压与所述第一存储单元排属于M组中除第i组之外的其它组时，施加在所述第一存储单元排耦接的位线上的位线电压均不同；所述i为小于等于M的正整数。

在一些实施例中，所述存储器装置包括三维NAND型存储器。

本发明实施例还提供了一种存储器系统，所述存储器系统包括：

一个或多个如上述任一实施例中所述的存储器装置；以及存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

在一些实施例中，所述存储器系统包括存储卡或固态硬盘。

实际应用中，本发明实施例所述的存储器系统包括但不限于固态硬盘(SSD，SolidState Drives)。

以下结合附图对所述存储器装置以及存储器系统做进一步说明。

如图7所示，系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备，系统700可以包括主机704和存储器系统701，存储器系统701具有一个或多个存储器装置702和存储器控制器703。主机704可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机704可以被配置为将数据发送到存储器装置702或从存储器装置702接收数据。

存储器控制器703和一个或多个存储器装置702可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统701可以实施并且封装到不同类型的终端电子产品中。在如图8a中所示的一个示例中，存储器控制器703和单个存储器装置702可以集成到存储器卡801中。存储器卡801可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡801还可以包括将存储器卡801与主机耦合的存储器卡连接器802。在如图8b中所示的另一示例中，存储器控制器703和多个存储器装置702可以集成到SSD803中。SSD803还可以包括将SSD803与主机耦合的SSD连接器804。

图9示出了根据本发明的一些方面的包括外围电路的示例性存储器装置900的示意电路图。存储器装置900可以是图7中的存储器装置702的示例。存储器装置900可以包括存储器单元阵列901和耦合到存储器单元阵列901的外围电路902。存储器单元阵列901可以是NAND闪存存储器单元阵列，其中，存储单元906以NAND存储器串908的阵列的形式提供，每个NAND存储器串908在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串908包括串联耦合并且垂直地堆叠的多个存储单元906。每个存储单元906可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元906的区域内捕获的电子的数量。每个存储单元906可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在一些实施方式中，每个存储单元906是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元906是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图9中所示，每个NAND存储器串908可以包括在其源极端处的源极选择栅极(SSG)910和在其漏极端处的漏极选择栅极(DSG)912。SSG 910和DSG 912可以被配置为在读取和编程操作期间激活选定的NAND存储器串908(阵列的列)。在一些实施方式中，同一块904中的NAND存储器串908的源极通过同一源极线(SL)914(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块904中的所有NAND存储器串908具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串908的DSG 912耦合到相应的位线916，可以经由输出总线(未示出)从位线916读取或写入数据。在一些实施方式中，每个NAND存储器串908被配置为通过经由一个或多个DSG线913将选择电压(例如，高于具有DSG 912的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 912和/或通过经由一个或多个SSG线915将选择电压(例如，高于具有SSG 910的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 910而被选择或被取消选择。

如图9中所示，NAND存储器串908可以被组织为多个块904，多个块904的每一个可以具有公共源极线914(例如，耦合到地)。在一些实施方式中，每个块904是用于擦除操作的基本数据单位，即，同一块904上的所有存储单元906同时被擦除。相邻NAND存储器串908的存储单元906可以通过字线918耦合，字线918选择存储单元906的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线918耦合到存储单元906的存储页920，存储页920是用于编程操作的基本数据单位。一存储页可以一起编程，达到编程状态后可以施加编程禁止电压。以位为单位的一存储页920的大小可以与一个块904中由字线918耦合的NAND存储器串908的数量相关。每个字线918可以包括在相应存储页920中的每个存储单元906处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。结合前面的图2b，一存储页920中包含多个存储单元906，多个存储单元之间被上选择栅极隔离结构和栅极隔离结构隔离开，在上选择栅极隔离结构和栅极隔离结构之间的多个存储单元排列成多个存储单元排，每个存储单元排与栅极隔离结构以及上选择栅极隔离结构平行。其中共享相同字线的存储片(在每个指存储区的中间设置的上选择栅极隔离结构可以将指存储区划分为两个部分，从而将指存储区划分为两个存储片)中的存储单元形成可编程(读/写)存储页，在进行编程操作时，根据存储单元排所属分组的编程速度对同一存储页中不同的存储单元排耦接的位线施加不同的位线电压。

实际应用中，存储器装置702可以包括存储器单元阵列901以及与存储器单元阵列901耦接的外围电路。外围电路可以包括任何合适的模拟、数字以及混合信号电路，图10示出了一些示例性外围电路，外围电路包括页缓冲器/感测放大器1001、列驱动器/位线驱动器1002、行驱动器/字线驱动器1003、电压发生器1004、控制逻辑单元1005、寄存器1006、接口1007和数据总线1008。应当理解，在一些示例中，还可以包括图10中未示出的附加外围电路。

控制逻辑单元1005被配置为控制外围电路的操作。寄存器1006可以耦接到控制逻辑单元1005，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口1007可以耦接到控制逻辑单元1005，并且充当控制缓冲器，以缓冲从主机接收的控制命令并且将其中继到控制逻辑单元1005，以及缓冲从控制逻辑单元1005接收的状态信息并且将其中继到主机。接口1007还可以经由数据总线1008耦合到列驱动器/位线驱动器1002，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列901或从存储器单元阵列901中继或缓冲数据。

列驱动器/位线驱动器1002可以被配置为由控制逻辑单元1005控制，并且通过施加从电压发生器1004生成的位线电压来选择一个或多个NAND存储器串908。

电压发生器1004可以被配置为由控制逻辑单元1005控制，并且生成要被供应到存储器单元阵列901的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本发明的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

本发明所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种存储器装置的操作方法，其特征在于，所述存储器装置包括多个指存储区，每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；所述方法包括：

对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

获取多个存储单元排中每个存储单元排所属分组的值；

所述对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，包括：

获取所述第一存储单元排所属分组的值为第一值，根据所述第一值，对与所述第一存储单元排耦接的位线施加第一位线电压；获取所述第二存储单元排所属分组的值为第二值，根据所述第二值，对与所述第二存储单元排耦接的位线施加第二位线电压。

3.根据权利要求1所述的方法，其特征在于，所述第一存储单元排所属分组的编程速度为第一速度，所述第二存储单元排所属分组的编程速度为第二速度；

当所述第一速度大于所述第二速度时，所述第一位线电压大于第二位线电压；

当所述第一速度小于第二速度时，所述第一位线电压小于第二位线电压。

4.根据权利要求1所述的方法，其特征在于，所述方法还包括：

根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组；其中，所述分组的数量小于或等于一个指存储区中存储单元排的数量。

5.根据权利要求4所述的方法，其特征在于，所述方法还包括：

对多个存储单元排中每个所述存储单元排进行第二编程操作，获取所述每个存储单元排的编程速度；其中，在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加相同的位线电压。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：在进行所述第二编程操作时，对与每个所述存储单元排耦接的位线均施加地电压。

7.根据权利要求4所述的方法，其特征在于，所述方法还包括：

根据所述存储单元排与任一栅极隔离结构的最小距离，确定所述存储单元排的编程速度。

8.根据权利要求7所述的方法，其特征在于，所述存储单元排与任一栅极隔离结构的最小距离越小，所述存储单元排的编程速度越大。

9.根据权利要求4所述的方法，其特征在于，

所述根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组，包括：

将一个指存储区中编程速度最小的存储单元排划分为第一组，将所述指存储区除了编程速度最小的存储单元排之外的剩余存储单元排划分为第二组；

所述第一存储单元排和所述第二存储单元排属于编程速度不同的分组，包括：

所述第一存储单元排属于第一组，所述第二存储单元排属于第二组；

或者，

所述第一存储单元排属于第二组，所述第二存储单元排属于第一组。

10.根据权利要求9所述的方法，其特征在于，

当所述第一存储单元排属于第一组，所述第二存储单元排属于第二组时，所述第一位线电压为0V，所述第二位线电压的范围为：0.3V-0.5V；

当所述第一存储单元排属于第二组，所述第二存储单元排属于第一组时，所述第一位线电压的范围为：0.3V-0.5V，所述第二位线电压为0V。

11.根据权利要求4所述的方法，其特征在于，一个指存储区包括M排存储单元排；M为大于二的正整数；

所述根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组，包括：

将M个存储单元排划分成M个组；

所述第一存储单元排和所述第二存储单元排属于编程速度不同的分组，所述第一位线电压与所述第二位线电压不同，包括：

所述第一存储单元排属于第i组，所述第二存储单元排属于第j组，所述第一位线电压与所述第一存储单元排属于M组中除第i组之外的其它组时，施加在所述第一存储单元排耦接的位线上的位线电压均不同；所述第二位线电压与所述第二存储单元排属于M组中除第j组之外的其它组时，施加在所述第二存储单元排耦接的位线上的位线电压均不同；所述i、j为小于等于M的正整数。

12.一种存储器装置，其特征在于，所述存储器装置包括多个指存储区以及与所述指存储区耦接的外围电路；其中，

每个指存储区包括多个存储单元排，每个所述存储单元排包括多个沿与栅极隔离结构延伸方向平行的方向并列排布的多个存储单元；

所述外围电路被配置为：

对所述多个存储单元排中的第一存储单元排和第二存储单元排进行第一编程操作；在进行所述第一编程操作时，对与所述第一存储单元排耦接的位线施加第一位线电压，对与所述第二存储单元排耦接的位线施加第二位线电压，所述第一存储单元排和所述第二存储单元排所属分组的编程速度不同，所述第一位线电压与所述第二位线电压不同。

13.根据权利要求12所述的存储器装置，其特征在于，所述外围电路被配置为：

获取所述第一存储单元排所属分组的值为第一值，根据所述第一值，对与所述第一存储单元排耦接的位线施加第一位线电压；获取所述第二存储单元排所属分组的值为第二值，根据所述第二值，对与所述第二存储单元排耦接的位线施加第二位线电压。

14.根据权利要求12所述的存储器装置，其特征在于，所述外围电路被配置为：

所述第一存储单元排所属分组的编程速度为第一速度，所述第二存储单元排所属分组的编程速度为第二速度；

当所述第一速度大于所述第二速度时，所述第一位线电压大于第二位线电压；

当所述第一速度小于第二速度时，所述第一位线电压小于第二位线电压。

15.根据权利要求12所述的存储器装置，其特征在于，

所述外围电路被配置为：根据所述每个存储单元排的编程速度，对所述多个存储单元排进行分组；其中，所述分组的数量小于或等于一个指存储区中存储单元排的数量。

16.根据权利要求13所述的存储器装置，其特征在于，所述外围电路包括：控制逻辑单元、电压发生器和列驱动器；所述电压发生器和列驱动器与所述第一存储单元排、第二存储单元排耦接，并被所述控制逻辑单元所控制；

所述控制逻辑单元被配置为：获取多个存储单元排中第一存储单元排所属分组的值为第一值，所述第二存储单元排中所属分组的值为第二值，对所述第一存储单元排和第二存储单元排进行第一编程操作；

所述控制逻辑单元被配置为：根据所述第一值和所述第二值，确定待产生的第一位线电压、第二位线电压；

所述电压发生器被配置为：产生待产生的第一位线电压、第二位线电压；

所述列驱动器被配置为：将产生的第一位线电压施加在与所述第一存储单元排耦接的位线上，将产生的第二位线电压施加在与所述第二存储单元排耦接的位线上。

17.根据权利要求12所述的存储器装置，其特征在于，所述存储器装置包括三维NAND型存储器。

18.一种存储器系统，包括：

一个或多个如权利要求12至17中任一项所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

19.根据权利要求18所述的存储器系统，其特征在于，所述存储器系统包括存储卡或固态硬盘。

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