CN114765219A - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

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Abstract

本发明公开一种半导体器件及其制备方法，所述半导体器件包括衬底、源极和漏极、以及栅极，所述源极和漏极设于所述衬底上且间隔设置，所述栅极形成于所述衬底上方且位于所述源极和与漏极之间，在靠近所述衬底的方向上，所述栅极的宽度尺寸呈变小设置，如此，在不改变半导体器件整体的尺寸前提下，栅极和源漏极(EPI)之间间距变大，有利于半导体器件进一步朝小型化发展。

Description

一种半导体器件及其制备方法
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及一种半导体器件及其制备方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。
更小的部件尺寸在于使用诸如鳍式场效应晶体管(FinFET)器件的多栅极器件。因为栅极形成在从衬底延伸的“鳍”上以及周围，所以称为FinFET。FinFET器件可以允许器件的栅极宽度的缩小，同时在包括沟道区域的鳍的侧面和/或顶部上提供栅极。
在实际生产过程中，现有半导体器件中金属栅极结构主要为，偏离衬底方向的栅极顶部的宽度小于靠近衬底方向的栅极底部的宽度，这是由于金属替换栅极实际生产工艺所导致的。以现有的二维半导体器件为例，其金属替换栅极的制造过程具体如下(参照图1(a)至(f)所示)，
步骤1，提供一形成有源区域的衬底1’；
步骤2，在衬底上方淀积材料以形成多晶硅层11’和硬掩模层12’；
步骤3，利用光显影技术，通过干法蚀刻去除多余的多晶硅层11’和硬掩模层12’，以在所述衬底上形成伪栅极14’和预设图案的硬掩模层15’；
步骤4，在衬底形成源极和漏极(EPI)后，在其上方淀积介质材料并平坦化，以形成介质层13’；
步骤5，通过蚀刻去除伪栅极14’和预设图案的硬掩模层15’，以在介质层13’中形成开口16’；
步骤6，淀积材料并平坦化以形成栅极结构4’，所述栅极结构包括高K介质材料层和金属栅极。
该方法为先构造一个牺牲栅极结构，再通过移除牺牲栅极结构替换为金属栅极结构，其中，在步骤3中的干法蚀刻，主要为在设备槽室内，电浆沿着器件从上往下蚀刻特定的膜层，但是由于膜层顶部接触电浆时间长，容易造成膜层顶部的蚀刻量大于底部蚀刻量，最终导致所形成的的金属栅极“上窄下宽”的结构。
而且，为了满足步骤6中介质材料层的有效填充且避免填充孔隙(void)，牺牲栅极结构的开口有限定的尺寸要求。因此，金属栅极“上窄下宽”的结构严重挤压了栅极与源/漏极之间的空间。
同样地，在FinFET半导体器件中存在诸如此类的问题，如图2所示。
而且，随着FinFET器件进一步减小，特别是进入14nm或7nm时代，器件中各功能部件之间的空间越来越紧促。因此，在满足各功能部件的要求同时，如何提高各功能部件之间的间隙，已经成为半导体器件设计急需解决的问题。特别地，半导体器件上各类结构均有其极限尺寸的要求，比如，半导体器件的电阻需求限定接触孔尺寸大于10nm，金属栅极的功函数或薄膜填充需求限定栅极尺寸底线为12nm，高K介质层厚度在1.5nm左右，这导致栅极和源/漏极之间的间距逐渐逼近极限(5nm)。
发明内容
本发明的主要目的是提出一种半导体器件及其制备方法，旨在能够在不改变半导体器件的尺寸的前提下，能够增大栅极和源漏极(EPI)之间间距。
为解决上述之技术问题，本发明的主要目的是提出一种半导体器件，其特征在于，包括：
衬底，所述衬底设有有源区域；
源极和漏极，设于所述衬底上且间隔设置；以及，
栅极，形成于所述衬底上方且位于所述源极和漏极之间；
其中，在靠近所述衬底的方向上，所述栅极的宽度尺寸呈变小设置。
可选地，所述栅极呈倒锥状设置。
本发明还提供一种半导体器件的制备方法，包括以下步骤：
步骤1，提供一形成有源区域的衬底；
步骤2.0，在衬底上方淀积多晶硅层；
步骤2.1，向所述淀积多晶硅层中掺杂元素，以使得所述淀积多晶硅层中的掺杂元素的浓度表现为靠近所述衬底位置的浓度低，而远离所述衬底处的浓度高；
步骤2.2、淀积硬掩模层；
步骤3，利用光显影技术，通过蚀刻去除多余的多晶硅层和硬掩模层，在衬底上形成伪栅极和预设图案的硬掩模层；
步骤4，在衬底中形成源漏后在上方淀积形成介质层；
步骤5，通过蚀刻去除伪栅极和预设图案的硬掩模层，以在介质层中形成开口；
步骤6，填充所述开口以形成栅极结构。
可选地，步骤2.1中，所述掺杂元素的方式为离子注入。
可选地，步骤2.1中，所述掺杂元素为Ⅲ族元素。
可选地，所述掺杂元素为硼。
本发明还提供一种半导体器件的制备方法，包括以下步骤：
步骤1，提供一形成有源区域的衬底；
步骤2.0，在衬底上方淀积多晶硅层；
步骤2.1，向所述淀积多晶硅层中掺杂多组元素，所述多组元素在远离所述衬底的方向呈分层设置，在远离所述衬底的方向上，所述多晶硅层所对应的蚀刻速度呈下降设置；
步骤2.2、淀积硬掩模层；
步骤3，利用光显影技术，通过蚀刻去除多余的多晶硅层和硬掩模层，在衬底上形成伪栅极和预设图案的硬掩模层；
步骤4，在衬底形成源漏后在上方淀积形成介质层；
步骤5，通过蚀刻去除伪栅极和预设图案的硬掩模层，以在介质层中形成开口；
步骤6，填充所述开口以形成栅极结构。
可选地，步骤2.1中，所述掺杂多组元素的多晶硅层包括N型硅、P型硅或未掺杂硅。
可选地，步骤2.1中，所述掺杂多组元素的多晶硅层具有三层结构，在远离所述衬底的方向上，所述三层结构分别为N型硅、未掺杂硅和P型硅。
本发明的技术方案中，在靠近所述衬底的方向上，所述栅极的宽度尺寸呈变小设置，如此，在不改变半导体器件整体的尺寸前提下，栅极和源漏(EPI)之间间距变大，有利于半导体器件进一步朝小型化发展。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1(a)至(f)为一实施例的半导体器件在改进之前的制备工艺；
图2为另一实施例的半导体器件在改进之前的结构示意图；
图3为本发明提供的半导体器件的一实施例的示意图；
图4(a)至(h)为本发明提供的半导体器件制备方法的一实施例；
图5为本发明提供的半导体器件的掺杂浓度图。
附图标号说明：
标号 名称 标号 名称
100 半导体器件 3、3’ 漏极
1、1’ 衬底 4、4’ 栅极
2、2’ 源极 5、5’ 鳍结构
11、11’ 多晶硅层 12、12’ 硬掩模层
13、13’ 介质层 14、14’ 伪栅极
15、15’ 预设图案的硬掩模层 16、16’ 开口
41、41’ 介质材料层 42、42’ 金属栅极
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中出现的“和/或”的含义，包括三个并列的方案，以“A和/或B”为例，包括A方案、或B方案、或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种半导体器件，具体可以为FinFET器件，请参阅图3，所述半导体器件100包括衬底1、栅极4和鳍结构5，其中，所述鳍结构5设于所述衬底1上且设有外延淀积应变材料的源极2和漏极3，所述栅极4布设在所述源极2和与漏极3之间，在靠近所述衬底1的方向上，所述栅极4处在所述横向上的宽度尺寸呈变小设置。
本发明的技术方案中，在靠近所述衬底1的方向上，所述栅极4的宽度尺寸呈变小设置，如此，在不改变半导体器件100的整体的尺寸前提下，栅极4和源漏(EPI)之间间距变大，有利于半导体器件100进一步朝小型化发展。
请参阅图2所示，在本设计之前，在靠近所述衬底1’的方向上，所述栅极4’的宽度尺寸呈增大设置，以使得所述栅极4’和源极2’/漏极3’之间D1间距较小，而进一步参阅图3可以看出，在本申请提供的实施例中，在靠近所述衬底1的方向上，所述栅极4的宽度尺寸呈变小设置，以使得所述栅极4和源极2/漏极3之间间距D2较大。
衬底1可以是半导体材料并且可以包括已知的结构，包括梯度层或掩埋氧化物。在一些实施例中，衬底1包括可以是未掺杂或掺杂(如，p型、n型或它们的组合)的块状硅。可以使用适合于半导体器件形成的其他的材料。诸如锗、石英、蓝宝石和玻璃的其他的材料可以可选地用于衬底1。
“在靠近所述衬底1的方向上，所述栅极4处在所述横向上的宽度尺寸呈变小设置”，具备该特点的栅极4的形状有许多种，在此不做限制，在本发明的实施例中，所述栅极4呈倒锥状设置，进而在制造上更容易实现。
本发明提出的一种半导体器件，具体地可以为二维平面结构。
本发明还提供一种二维平面的半导体器件的制备方法，通过该制备方法可以实现“在靠近所述衬底1的方向上，所述栅极4处在所述横向上的宽度尺寸呈变小设置”，以下结合本发明提供的两种实施例进行说明。
在本发明提供的一种半导体器件的制备方法的一实施例中，如图4(a)至(h)所示，所述半导体器件的制备方法包括以下步骤：
步骤1，提供一形成有源区域的衬底1；
步骤2.0，在衬底上方淀积多晶硅层11；
步骤2.1，向所述淀积多晶硅层中掺杂元素，以使得所述淀积多晶硅层中的掺杂元素的浓度表现为靠近所述衬底位置的浓度低，而远离所述衬底处的浓度高；
步骤2.2、在所述的多晶硅层上方淀积以形成硬掩模层12；
步骤3，在硬掩模层上方形成预设图案的光刻层(图未示出)，依据所述预设图案的光刻层，通过干法蚀刻去除多余的多晶硅层和硬掩模层，在衬底上形成伪栅极14和预设图案的硬掩模层15；
步骤4，在衬底形成源漏极(EPI)后，在其上方淀积介质材料并平坦化，以暴露所述的硬掩模层并形成介质层13；
步骤5，通过蚀刻去除伪栅极14和预设图案的硬掩模层15，以在介质层13中形成开口16；
步骤6，在所述开口中淀积材料并平坦化以形成栅极结构4，所述栅极结构4包括高K介质材料层41和金属栅极42。
也即在该实施例中，通过掺杂同一种元素，该元素在远离所述衬底的方向上其浓度发生变化，具体为：所述淀积多晶硅层中的掺杂元素的浓度表现为靠近所述衬底位置的浓度低，而远离所述衬底处的浓度高，因，掺杂元素的浓度越高的多晶硅，蚀刻速度越慢，难度越大。因此，通过在顶部掺杂浓度较高的元素，减缓顶部的蚀刻速度，以能够实现产生最终的栅极结构4形状即“在靠近所述衬底1的方向上，所述栅极4处在所述横向上的宽度尺寸呈变小设置”。
可选地，在本实施例中，步骤2.1中，所述掺杂元素的方式为离子注入，通过控制掺杂离子所获得的能量而改变离子的注入浓度。步骤2.1中，所述掺杂元素为Ⅲ族元素。具体为，所述掺杂元素为硼，采用硼元素更满足掺杂工艺难易度和与多晶硅材料匹配的要求。
需要说明的是，受工艺或设备的影响，可能会出现多晶硅层上表面所掺杂元素的浓度无法达到最高，比如图5所示。但是，多晶硅的整体趋势为远离所述衬底处的浓度高，靠近所述衬底位置的浓度低，即可达到本发明的效果。
在本发明的另一实施例中，所述半导体器件的制备方法包括以下步骤：
步骤1，提供一形成有源区域的衬底1；
步骤2.0，在衬底上方淀积多晶硅层11；
步骤2.1，向所述淀积多晶硅层中掺杂多组元素，所述多组元素在远离所述衬底的方向呈分层设置，在远离所述衬底的方向上，所述多组元素所对应的蚀刻速度呈下降设置；
步骤2.2，在所述的多晶硅层上方淀积以形成硬掩模层12；
步骤3，在硬掩模层上方形成预设图案的光刻层(图未示出)，依据所述预设图案的光刻层，通过干法蚀刻去除多余的多晶硅层和硬掩模层，在衬底上形成伪栅极14和预设图案的硬掩模层15；
步骤4，在衬底形成源漏极(EPI)后，在其上方淀积介质材料并平坦化，以暴露所述的硬掩模层并形成介质层13；
步骤5，通过蚀刻去除伪栅极14和预设图案的硬掩模层15，以在介质层13中形成开口16；
步骤6，在所述开口中淀积材料并平坦化以形成栅极结构4，所述栅极结构4包括高K介质材料层41和金属栅极42。
掺杂不同组元素后多晶硅，其蚀刻速度也不一致，如此同样可以实现“在靠近所述衬底1的方向上，所述栅极4处在所述横向上的宽度尺寸呈变小设置”，为此在本发明的实施例中，可以通过掺杂不同组的元素实现。
具体地，在本发明的实施例中，步骤2.1中，所述掺杂元素的方式为离子注入，步骤2.1中，所述掺杂多组元素后多晶硅层按深度方向形成多个区域，包括N型硅区域、P型硅区域或未掺杂硅区域。
在远离所述衬底的方向上，通过在多晶硅层中分别设置掺杂N型元素的多晶硅层、未掺杂的多晶硅层和掺杂P型元素的多晶硅层，实现在远离所述衬底的方向上，多晶硅层的蚀刻速度逐渐下降。可选地，掺杂N型元素的多晶硅层、未掺杂的多晶硅层和掺杂P型元素的多晶硅层对应的蚀刻速率为1.3:1.0:0.7。其中，所述的N型元素可以选自V族元素，所述P型元素可以选自Ⅲ族元素。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底；
源极和漏极，设于所述衬底上且间隔设置；以及，
栅极，形成于所述衬底上方且位于所述源极和漏极之间；
其中，在靠近所述衬底的方向上，所述栅极的宽度尺寸呈变小设置。
2.如权利要求1所述的半导体器件，其特征在于，所述栅极呈倒锥状设置。
3.一种半导体器件的制备方法，其特征在于，包括以下步骤：
步骤1，提供一形成有源区域的衬底；
步骤2.0，在衬底上方淀积多晶硅层；
步骤2.1，向所述淀积多晶硅层中掺杂元素，以使得所述淀积多晶硅层中的掺杂元素的浓度表现为靠近所述衬底位置的浓度低，而远离所述衬底处的浓度高；
步骤2.2、淀积硬掩模层；
步骤3，利用光显影技术，通过蚀刻去除多余的多晶硅层和硬掩模层，在衬底上形成伪栅极和预设图案的硬掩模层；
步骤4，在衬底中形成源漏后在上方淀积形成介质层；
步骤5，通过蚀刻去除伪栅极和预设图案的硬掩模层，以在介质层中形成开口；
步骤6，填充所述开口以形成栅极结构。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，步骤2.1中，所述掺杂元素的方式为离子注入。
5.如权利要求3所述的半导体器件的制备方法，其特征在于，步骤2.1中，所述掺杂元素为Ⅲ族元素。
6.如权利要求5所述的半导体器件的制备方法，其特征在于，所述掺杂元素为硼。
7.一种半导体器件的制备方法，其特征在于，包括以下步骤：
步骤1，提供一形成有源区域的衬底；
步骤2.0，在衬底上方淀积多晶硅层；
步骤2.1，向所述淀积多晶硅层中掺杂多组元素，所述多组元素在远离所述衬底的方向呈分层设置，在远离所述衬底的方向上，所述多晶硅层所对应的蚀刻速度呈下降设置；
步骤2.2、淀积硬掩模层；
步骤3，利用光显影技术，通过蚀刻去除多余的多晶硅层和硬掩模层，在衬底上形成伪栅极和预设图案的硬掩模层；
步骤4，在衬底形成源漏后在上方淀积形成介质层；
步骤5，通过蚀刻去除伪栅极和预设图案的硬掩模层，以在介质层中形成开口；
步骤6，填充所述开口以形成栅极结构。
8.如权利要求7所述的半导体器件的制备方法，其特征在于，步骤2.1中，所述掺杂元素的方式为离子注入。
9.如权利要求7所述的半导体器件的制备方法，其特征在于，步骤2.1中，所述掺杂多组元素的多晶硅包括N型硅、P型硅或未掺杂硅。
10.如权利要求9所述的半导体器件的制备方法，其特征在于，所述掺杂多组元素的多晶硅层具有三层结构，在远离所述衬底的方向上，所述三层结构分别为N型硅、未掺杂硅和P型硅。
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