CN114765136A - 电容器及dram的制造方法 - Google Patents

电容器及dram的制造方法 Download PDF

Info

Publication number
CN114765136A
CN114765136A CN202110057898.6A CN202110057898A CN114765136A CN 114765136 A CN114765136 A CN 114765136A CN 202110057898 A CN202110057898 A CN 202110057898A CN 114765136 A CN114765136 A CN 114765136A
Authority
CN
China
Prior art keywords
sacrificial
layer
support layer
support
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110057898.6A
Other languages
English (en)
Inventor
张铉瑀
许民
吴容哲
杨涛
贺晓彬
李俊杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202110057898.6A priority Critical patent/CN114765136A/zh
Publication of CN114765136A publication Critical patent/CN114765136A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及半导体制造领域,具体涉及一种电容器及DRAM的制造方法,包括以下步骤:在所述半导体衬底的表面上形成堆叠结构,所述堆叠结构包括交替层叠的牺牲模制层和支撑层,所述支撑层包括至少一层牺牲支撑层以及多层保留支撑层,其中,所述堆叠结构的顶部设置为第一保留支撑层;形成贯穿所述堆叠结构的电容孔,且暴露出所述电接触部;形成覆盖所述电容孔内表面的下电极,所述下电极连接所述电接触部。本实施例牺牲支撑层为可以被去除的氮化硅类物质,在下电极完成沉积后,牺牲支撑层被去除。同时其可以在沉积下电极过程中,充当支撑作用,使得下电极可以做的更高,提高了电容器的高宽比,进一步提高了电容器的容量。

Description

电容器及DRAM的制造方法
技术领域
本申请涉及半导体制造领域,具体涉及一种电容器及DRAM的制造方法。
背景技术
电容器是DRAM上的必要元件之一,随着DRAM的高集成度以及设计尺寸的变小,在有限的空间和高度下,增加电容器的面积变的日渐困难。举例来说,随着高宽比的逐渐增加,需要图案化的半导体器件会变的非常窄,如图1所示,电容器包括下电极以及由下自上依次层叠设置有氮化物阻挡层11'、下部牺牲模制层12'、中部支撑层13'、上部牺牲模制层14'、上部支撑层15'、氧化物掩模层16',其中,中部支撑层13'连接于下电极的中部侧壁,上部支撑层15'连接于下电极的上部侧壁,下部牺牲模制层12'、上部牺牲模制层14'在后续工艺中需要去除,但是上述电容器依然无法满足高电容值的要求,所以为了提高电容器的电容值,亟需提供一种更高高宽比的电容器。
发明内容
本申请至少在一定程度上解决相关技术中的上述技术问题。为此,本申请提出一种电容器及DRAM的制造方法,以解决上述至少一个技术问题。
为了实现上述目的,本申请第一方面提供了一种电容器的制造方法,包括以下步骤:
提供半导体衬底;
在所述半导体衬底内形成电接触部;
在所述半导体衬底的表面上形成堆叠结构,所述堆叠结构包括交替层叠的牺牲模制层和支撑层,所述支撑层包括至少一层牺牲支撑层以及多层保留支撑层,其中,所述堆叠结构的顶部设置有第一保留支撑层;
形成贯穿所述堆叠结构的电容孔,且暴露出所述电接触部;
形成覆盖所述电容孔内表面的下电极,所述下电极连接所述电接触部;
通过刻蚀保留支撑层形成支撑结构;
去除牺牲模制层和牺牲支撑层;
在所述下电极上依次形成电容介质和上电极。
本申请第二方面提供了一种DRAM,包括电容器,所述电容器由如上所述的电容器制造方法制造得到。
与现有技术相比,本实施例的牺牲支撑层为可以被去除的氮化硅类合物,在下电极完成沉积后,牺牲支撑层可以和牺牲模制层同时被去除,最后形成顶部保留支撑图案与中部保留支撑图案构成的支撑结构。同时牺牲支撑层还可以在沉积下电极过程中,充当支撑作用,使得下电极可以做的更高,提高了电容器的高宽比,进一步提高了电容器的容量。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本申请的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1示出了现有技术中支撑层和牺牲模制层层叠设置的结构示意图;
图2示出了本发明实施例中形成下电极后的结构示意图;
图3示出了图2支撑层和牺牲模制层层叠设置的结构示意图;
图4示出了将牺牲支撑层置于顶部保留支撑层、中部保留支撑层之间的结构示意图;
图5示出了在图2的基础上去除顶部牺牲模制层后的结构示意图;
图6示出了在图5的基础上形成第二支撑结构以及去除部分中部牺牲模制层后的结构示意图;
图7示出了在图6的基础上去除中部牺牲模制层、下部牺牲模制层以及牺牲支撑层后的结构示意图。
具体实施方式
以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中,当将一层/元件称作位于另一层/元件“上”时,该层/元件可以直接位于该另一层/元件上,或者它们之间可以存在居中层/元件。另外,如果在一种朝向中一层/元件位于另一层/元件“上”,那么当调转朝向时,该层/元件可以位于该另一层/元件“下”。
请参考图2至图7,本发明提供一种电容器的制造方法,包括以下步骤:
提供一半导体衬底10,具体地,半导体衬底10可以包括任何公知的基于硅的半导体材料,其包含硅、硅-锗、绝缘体上硅、或蓝宝石上硅衬底。可选地,半导体衬底10可以包括在非基于硅的半导体材料上形成的硅层,该非基于硅的半导体材料,例如,砷化镓、锗、氮化镓、或铝-磷。在某些实施例中,半导体衬底10是掺杂的或未掺杂的硅衬底。
接着,继续参照图2,在所述半导体衬底10中形成有多个电接触部11,所述电接触部11与后续所形成的电容器的下电极电性连接。具体地,电接触部11可以包括导电材料。例如,电接触部11可以包括诸如多晶硅(例如掺杂的多晶硅)的半导体材料,诸如WSi2的金属-半导体化合物,诸如TiN和TaN的金属氮化物,和/或诸如Ti、W和Ta的金属。
接着,继续参照图3,在半导体衬底10上形成有刻蚀停止层12,在刻蚀停止层12上形成交替层叠的支撑层和牺牲模制层,支撑层和牺牲模制层构成堆叠结构,在本实施例中,所述支撑层可以包括一层牺牲支撑层以及两层保留支撑层,需要说明的是,牺牲支撑层指的是后续可以被去除的支撑层,保留支撑层指的是后续被保留可作为支撑结构的支撑层。
为便于描述和说明,可以根据牺牲支撑层和保留支撑层在整个堆叠结构中所处的位置将其定义为顶部保留支撑层13、中部保留支撑层14以及牺牲支撑层15。
相应地,在本实施例中,牺牲模制层也可以包括三层,根据牺牲模制层在整个堆叠结构中所处的位置将其定义为顶部牺牲模制层16、中部牺牲模制层17以及下部牺牲模制层18。具体地,形成堆叠结构的具体步骤包括:依次在所述半导体衬底10上形成下部牺牲模制层18、牺牲支撑层15、中部牺牲模制层17、中部保留支撑层14、顶部牺牲模制层16以及顶部保留支撑层13。
此外,本实施例并不因此为限,在本发明的一些实施例中,如图4所示,牺牲支撑层15还可以被置于顶部保留支撑层13、中部保留支撑层14之间。当然,在本发明的一些其他实施例中,支撑层还可以包括两层牺牲支撑层,本领域技术人员可以根据需要灵活选择牺牲支撑层的层数以及所处的位置。
需要说明的是,可以利用诸如等离子体增强CVD(PECVD)工艺和/或低压CVD(LPCVD)炉工艺的化学气相沉积(CVD)工艺形成支撑层和牺牲模制层中的至少一个或两者;然而,发明构思不限于此。
在本发明的一些实施例中,顶部牺牲模制层16可以包含氧化硅(SiO2),中部牺牲模制层17以及下部牺牲模制层18的材质可以是硼磷硅玻璃(boro-phospho-silicate-glass,BPSG),值得一提的是,顶部支撑层13、中部支撑层14可以包含氮化硅(SiN);但是与顶部保留支撑层13、中部保留支撑层14的材质不同,牺牲支撑层15的材质选自可以被去除的材质,举例来说,牺牲支撑层15可以包括氮化硅类化合物,比如牺牲支撑层15的材质可以是由包含铵根正离子对氮化硅进行改性得到,这样在后续去除牺牲模制层的时候,牺牲支撑层15可以一并被去除,最终只保留顶部保留支撑层13、中部保留支撑层14这两层构成的支撑结构,这样做的好处是,下电极的高度可以做的更高,从而实现了提升电容器的电容量的目的。
进一步地,在本发明的一些实施例中,可以使用沉积SiCN或SiN的设备沉积下部牺牲支撑层15。
值得一提的是,中部牺牲模制层17、下部牺牲模制层18以及牺牲支撑层15的厚度界定出后续所形成的中部保留支撑层14的高度,因此,所述中部牺牲模制层17、下部牺牲模制层18以及牺牲支撑层15的厚度可根据所需形成的中部保留支撑层14的高度位置进行调整。在所述中部牺牲模制层17、下部牺牲模制层18以及牺牲支撑层15的厚度确定的情况下,所述顶部牺牲模制层16的厚度界定出后续所形成的顶部保留支撑层13的高度,因此,所述顶部牺牲模制层16的厚度可根据所需形成的顶部保留支撑层13的高度位置进行调整。
接着,使用光刻工艺在顶部保留支撑层13上形成第一掩模图案,第一掩模图案可以限定其中设置有下电极20的区域。第一掩模图案可以包括非晶碳或多晶硅。
接着,可以根据第一掩模图案在堆叠结构内刻蚀形成多个电容孔。每个电容孔可以形成为穿过顶部保留支撑层13、顶部牺牲模制层16、中部保留支撑层14、中部牺牲模制层17、牺牲支撑层15、下部牺牲模制层18以及刻蚀停止层12。电容孔可以具有统一的宽度(例如,预定宽度),在一些示例实施例中,可以通过诸如反应离子蚀刻(RIE)工艺的干法刻蚀工艺形成电容孔。例如,在顺序地且各向异性地蚀刻顶部保留支撑层13、顶部牺牲模制层16、中部保留支撑层14、中部牺牲模制层17、牺牲支撑层15、下部牺牲模制层18之后,可以去除一些刻蚀停止层12以暴露电接触部11。
需要说明的是,后续需要在每个电容孔内都要形成下电极,因此,电容孔的排布形状直接影响后续的下电极20的排布形状,在本发明的一些实施例中,多个电容孔呈蜂窝结构排布,在蜂窝结构中多个电容孔设置在六边形的中心和顶点处,也就是说下电极20的呈蜂窝结构排布,在蜂窝结构中多个下电极设置在六边形的中心和顶点处。
接着,继续参照图2,可以在电容孔中形成下电极20。所述下电极20位于所述电容孔中的部分,其形貌与所述电容孔的形貌一致,从而使得所述下电极20中位于所述电容孔中的部分构成一筒状结构。进一步的,所述下电极20可以为金属电极。例如可以采用氮化钛(TiN)形成。
接着,继续参照图2,去除掉第一掩模图案,使用光刻工艺在顶部保留支撑层13上形成第二掩模图案19,根据第二掩模图案19刻蚀顶部保留支撑层13,以形成具有开口的第一支撑结构。
接着,继续参照图5,自开口继续向下刻蚀去除顶部牺牲模制层16;具体地,通过湿法腐蚀工艺去除顶部牺牲模制层16。
参照图6,自开口处继续向下刻蚀中部保留支撑层14以及部分中部牺牲模制层17,以形成第二支撑结构,第一支撑结构、第二支撑结构构成电容器的支撑结构。在本发明的一些实施例中,通过干法刻蚀工艺图案化形成支撑结构。
参照图7,自开口处继续向下刻蚀,在向下刻蚀的过程中,中部牺牲模制层17、下部牺牲模制层18和牺牲支撑层15被一并去除。具体地,可以通过湿法腐蚀工艺一并去除中部牺牲模制层17、下部牺牲模制层18和牺牲支撑层15,所述湿法腐蚀工艺采用的腐蚀液或腐蚀气体可以是能够同时去除牺牲模制层以及牺牲支撑层的溶液,比如可以是BOE溶液、DHF溶液或VHF腐蚀气体。经过上述步骤的处理,如图7所示,顶部保留支撑层的上表面暴露并与下电极的上表面平齐,在下电极20之间以及在顶部保留支撑层13与中部保留支撑层14之间形成C型腔。顶部保留支撑层13与中部保留支撑层14可以支撑并且连接多个下电极20。
接着,在如图7所述的下电极20上依次形成电容器介电层和上电极。具体地,电容器介电层可以包括诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和/或TiO2的金属氧化物,诸如SrTiO3(STO)、BaTiO3、PZT和具有钙钛矿结构的PLZT的介电材料,和/或其组合。可以通过CVD工艺和/或ALD工艺等形成电容器介电层。可以形成上电极以覆盖电容器介电层。下电极20、电容器介电层和上电极可以用作电容器。此外,上电极可以包括与下电极20相同的材料。例如,上电极可以包括TiN。可以通过CVD工艺、ALD工艺等形成上电极。
与现有技术相比,本实施例牺牲支撑层为可以被去除的氮化硅类合物,在下电极完成沉积后,牺牲支撑层可以和牺牲模制层同时被去除,最后形成顶部保留支撑图案与中部保留支撑图案构成的支撑结构。同时牺牲支撑层还可以在沉积下电极过程中,充当支撑作用,使得下电极可以做的更高,提高了电容器的高宽比,进一步提高了电容器的容量。
本实施例中的电容器可以应用到诸如DRAM装置、SRAM装置的易失性存储器装置或者诸如Flash装置、PRAM装置、MRAM装置、RRAM装置的非易失性存储器装置上。
进一步地,具有上述半导体装置的芯片可以用于各种电子设备中,具体地,该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中,对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过各种技术手段,来形成所需形状的层、区域等。另外,为了形成同一结构,本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外,尽管在以上分别描述了各实施例,但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种电容器的制造方法,其特征在于,包括以下步骤:
提供半导体衬底;
在所述半导体衬底内形成电接触部;
在所述半导体衬底的表面上形成堆叠结构,所述堆叠结构包括交替层叠的牺牲模制层和支撑层,所述支撑层包括至少一层牺牲支撑层以及多层保留支撑层,其中,所述堆叠结构的顶部设置有第一保留支撑层;
形成贯穿所述堆叠结构的电容孔,且暴露出所述电接触部;
形成覆盖所述电容孔内表面的下电极,所述下电极连接所述电接触部;
通过刻蚀保留支撑层形成支撑结构;
去除牺牲模制层和牺牲支撑层;
在所述下电极上依次形成电容介质和上电极。
2.根据权利要求1所述的电容器的制造方法,其特征在于,所述堆叠结构中部偏上的位置设置有第二保留支撑层,所述牺牲支撑层位于所述第二保留支撑层下方和/或位于所述第一保留支撑层和第二保留支撑层之间。
3.根据权利要求2所述的电容器的制造方法,其特征在于,所述牺牲支撑层位于所述第二保留支撑层下方;
形成支撑结构的步骤包括:
刻蚀第一保留支撑层,以形成第一支撑结构;
去除第一保留支撑层和第二保留支撑层之间的牺牲模制层;
再刻蚀第二保留支撑层,以形成第二支撑结构;
去除所述第二支撑结构下方的牺牲模制层和牺牲支撑层。
4.根据权利要求2所述的电容器的制造方法,其特征在于,所述牺牲支撑层在第一保留支撑层和第二保留支撑层之间;
形成支撑结构的步骤包括:
刻蚀第一保留支撑层,以形成第一支撑结构;
去除第一保留支撑层和第二保留支撑层之间的牺牲模制层和牺牲支撑层;
再刻蚀第二保留支撑层,以形成第二支撑结构;
去除所述第二支撑结构下方的牺牲模制层。
5.根据权利要求4所述的电容器的制造方法,其特征在于,采用湿法腐蚀工艺将牺牲支撑层和牺牲模制层同时去除。
6.根据权利要求5所述的电容器的制造方法,其特征在于,所述湿法腐蚀工艺选用的腐蚀液或腐蚀气体为BOE溶液、DHF溶液或VHF腐蚀气体。
7.根据权利要求6所述的电容器的制造方法,其特征在于,所述牺牲支撑层的材质由使用含铵根正离子的化合物对氮化硅进行改性获得。
8.根据权利要求1所述的电容器的制造方法,其特征在于,使用沉积SiCN或SiN的设备沉积牺牲支撑层。
9.根据权利要求1所述的电容器的制造方法,其特征在于,所述下电极包括多个,多个下电极呈蜂窝结构排布,在蜂窝结构中多个下电极设置在六边形的中心和顶点处。
10.一种DRAM,其特征在于,包括电容器,所述电容器由如权利要求1-9任一项所述的电容器的制造方法制造得到。
CN202110057898.6A 2021-01-15 2021-01-15 电容器及dram的制造方法 Pending CN114765136A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110057898.6A CN114765136A (zh) 2021-01-15 2021-01-15 电容器及dram的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110057898.6A CN114765136A (zh) 2021-01-15 2021-01-15 电容器及dram的制造方法

Publications (1)

Publication Number Publication Date
CN114765136A true CN114765136A (zh) 2022-07-19

Family

ID=82365265

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110057898.6A Pending CN114765136A (zh) 2021-01-15 2021-01-15 电容器及dram的制造方法

Country Status (1)

Country Link
CN (1) CN114765136A (zh)

Similar Documents

Publication Publication Date Title
KR101934093B1 (ko) 반도체 장치 및 그 제조 방법
US11245001B2 (en) Semiconductor device having supporter pattern
KR100487519B1 (ko) 반도체 장치의 커패시터 및 그 제조 방법
KR100275752B1 (ko) 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
US8969167B2 (en) Methods of fabricating a semiconductor device with capacitors using mold structure and protection layer
US11322499B2 (en) Semiconductor device including storage node electrode including step and method of manufacturing the semiconductor device
KR100601953B1 (ko) 메모리 소자의 캐패시터 및 그 제조 방법
US11626405B2 (en) Semiconductor device having hybrid capacitors
US7576383B2 (en) Capacitor having tapered cylindrical storage node and method for manufacturing the same
US9368567B2 (en) Semiconductor devices, methods of manufacture thereof, and methods of manufacturing capacitors
US9331140B2 (en) Semiconductor devices having hybrid capacitors and methods for fabricating the same
JP2000156479A (ja) 半導体記憶装置およびその製造方法
WO2022022048A1 (zh) 电容器结构及其制作方法、存储器
US20170170185A1 (en) Method of fabricating a semiconductor device
KR20060092643A (ko) 반도체 메모리 소자 및 그 제조 방법
JPH09199686A (ja) 半導体装置のコンデンサ製造方法
KR20070076929A (ko) 커패시터를 구비하는 반도체 소자 및 그 제조 방법
CN114765136A (zh) 电容器及dram的制造方法
CN114792757A (zh) 电容孔、电容器、dram及其制备方法
CN118042833A (zh) 半导体器件的制作方法
CN115206971A (zh) 半导体存储器件及其制造方法
CN114447221A (zh) 电容器的制备方法
KR100226487B1 (ko) 커패시터 및 그의 제조방법
KR20040022648A (ko) 셀 어레이 영역과 주변 영역에서의 단차가 제거되도록하는 반도체 소자의 커패시터 제조 방법
KR20020042311A (ko) 커패시턴스를 개선할 수 있는 강유전체 메모리의 커패시터및 그 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination