CN1146970C - 金属氧化物半导体栅控结构的半导体器件 - Google Patents
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Abstract
含有四个掺杂区域的MOS栅控半导体器件的栅电极控制结构，包括：第一个区域(源)，与所包围的组合区形成第一个PN结，该组合区包括整体地包住第三个重掺杂(体)区，部分地包住第一个区的第二轻掺杂(沟道)区，以及与第三区域形成PN结的第四个区(漏)，用已知的栅电极自对准掺杂工艺制造栅电极控制结构，但是在工艺中为形成第三个重掺杂区，在栅电极上提供了一个间隔层以确定第三个区域与沟道区域之间的间隔。
Description
本发明涉及MOS栅控半导体器件，尤其涉及用来对器件的各个元件的小型化提供改进和器件电学性能提供改进的装置。
现在存在大量的全部使用金属-氧化物-半导体(MOS)栅控结构制造的各种类型的半导体器件。这些器件，例如，小信号“互补”MOS器件(CMOS)和像MOS场效应晶体管(MOSFET)那样的功率器件，绝缘栅双极晶体管(IGBT)和MOS控制晶闸管(MCT)，都用栅控结构制造，该栅控结构包括覆盖栅电极下面含有沟道区域和在栅控结构的源和漏区之间延伸的半导体衬底表面上的薄介质层(氧化物)的金属电极。
为了最高密度封装高速电路操作的器件，人们希望把栅控结构作得尽可能的小。甚至，在功率处理能力通常要求大量组合结构的功率器件中，用制造尽可能小的器件栅控结构部分且把大量的这种栅控结构并联为组合功率器件可获得更好的电学特性。
制造各种栅控结构目前优选的工艺包括：掩模层的使用和掩模的光刻图形化，用于通过掩模层提供精确尺寸定位窗口，通过此窗口把掺杂剂引入下面的衬底。关于能把栅控结构制得多小及其精度的近期限制是由某特定掺杂剂配置于衬底的精度极限来确定的。本发明是针对增加至少一种掺杂剂引入步骤的精度因而可以制造更小和更精确尺寸的器件。
本发明包括制造MOS栅控半导体器件的方法，该方法包括如下步骤：在半导体衬底表面上形成栅结构，以及，在使用栅结构的垂直壁作为掺杂剂掩模的工序中，把掺杂剂引入衬底以形成栅结构下具有衬底表面第一个阻断(intercept)的第一种导电类型的第一个掺杂区，然后，再次在使用垂直壁作为掩模的工序中形成在所述第一个区域中的第二种导电类型的第二个掺杂区且该区具有离开所述第一个阻断的衬底表面第二个阻断，然后用较栅结构更薄的掩模层涂敷所述栅结构的所述垂直壁及邻接所述栅结构的所述衬底表面部分并覆盖所述第一和第二区，把离子朝所述衬底表面注入，注入能量足以穿透涂敷所述衬底表面部分处的掩模层，但不足以穿透涂敷垂直壁的掩模层形成所述第一种导电类型的第三个掺杂区，此区全部在所述第一个掺杂区内且包住除了形成所述衬底表面第二阻断那部分之外所述的第二个掺杂区。
最好栅控结构配备有栅电极结构，该栅电极结构包括：导电材料层，它精确对准半导体衬底表面部分上的氧化物层并覆盖于其上，然后，在熟知的“自对准”技术中，用栅电极结构作为掩模把掺杂剂引入衬底以形成栅控结构的第一掺杂(沟道)区部分。然后，用栅电极结构作为掩模把掺杂剂再次引入衬底形成全部在第一个区域之内的第二掺杂(源)区。然后，为省去现有工艺中使用的一个光刻图形化步骤，在原来形成的掺杂区域部分上的栅结构和衬底表面用厚度较栅电极结构薄得多的掩模材料层涂敷。掩模层涂敷栅极结构的垂直壁从而至少增加了它的横向尺寸为掩模层的厚度。然后，不图形化掩模层，把掺杂剂离子朝着衬底表面注入，注入能量足以穿透涂敷衬底表面的掩模层的厚度(以提供第三掺杂体区)，但不足以穿透涂敷栅电极结构垂直壁的掩模层的垂直方向“厚度”。事实上，栅电极结构又一次用作掩模只是增加了横向尺寸以改进相对原先提供的第一和第二个区域的第三个掺杂区域的定位精度。
下面参照附图通过实例来描述本发明，其中：
图1是IGBT器件的一部分的投影视图；
图2是沿图1的2-2线的截面图；
图3-7表示相应于图2所示器件部分的工件一部分的一系列截面示图，示出图2器件部分的连续制造步骤；以及
图8-10是类似于图3-7的示图，但所示出的是根据本发明的连续制造步骤。
图1表示了一个已知的MOS栅控半导体器件10的“有源”部分的例子。图1表示在其中有各种掺杂区及相继切去覆盖衬底12的上表面14的一些不同层的半导体(一般为硅)衬底12。也表示了盖在衬底底部表面18的金属层16。图2是图1中所示器件一部分的截面图，其中现在示出的仅仅是在衬底的上表面上的所有层的最底部的两层(为清楚起见，上面盖着的各层已被切去)。器件10是IGBT，而事实上，图2表示一个在器件10表面上多次重复的栅控结构。此栅控结构典型为在上面提到的CMOS，MOSFET，和MCT诸器件中的栅控结构。
器件10为不仅包括一套端子，而且包括多个互相并联连接的独立单元的单一的器件。一个这样的单元C示于图2的截面图中，该单元从图1所示的衬底部分沿长度方向从整个前面延伸到后面。各单元包括分离的“栅极结构20”(虽然所有的栅极结构由互连金属层并联连接，未示出)，该栅极结构20包括精确对准于下面的层24(一般为二氧化硅)的金属层22(典型为掺杂多晶硅)，层24整体粘结于衬底12的表面14。
栅电极结构20是包括被含有P-区域30和P+区域32的P型组合区从N-漏区28隔开的源区26(本例中为N+导电性)的“栅控结构”的部件。邻接衬底表面14的P-区域部分包括MOS控制结构的沟道区域34以及在源区26之下被称为体区的P+区32。
如上所述，衬底12之上覆盖着各种层。如铝的金属层34(图1)，它具有向下的延伸36，在衬底12的表面14接触N+区域26且同时利用垂直延伸通过N+区域26的部分38与P+区域32接触。
图1表示在器件所有单元下的N-区域28，它盖着高导电区40，该区40覆盖器件的P+区42并与之形成PN结。
器件10像其他类型MOS栅控器件一样实质上和图1及图2所示器件相同。这些器件包括实质上相同的栅控结构，但在栅控结构之下具有不同的掺杂区域的分布。如图1所示的例子，在N-区域28和金属层16之间配置单一的N+层取代N区40和P+区42就提供了一种MOSFET器件。
本发明是针对可在所有那些MOS栅控器件中使用的栅控结构。
MOS结构的沟道34(图2)是由配置在N+源区26和N-漏区28之间的P-区30的上面部分提供的。配置于N+区域26下面且几乎但不完全延伸到达沟道区域34的是P+区32。熟知P+区的目的是降低由N型导电源区26，P型组合区30，32和N型漏区28形成的垂直寄生NPN双极晶体管的增益。为此，P+区32(高导电性)最好沿着由N+源区26和P-区30(N+P+结的发射极比N+P-结发射极发射效率低很多)之间形成的PN结的整个长度配置。然而，相反地，为控制沟道区域34的导电性以提供预期的低阈值电压，沟道区域34应是低的(P-)掺杂浓度。一种可接受的折衷方案是：P+区域32延伸到一个预选定的接近到沟道区域34而又不伸进沟道区域的距离。
没有任何器件可以作得绝对精确，特别是在大量生产的基础上，P+区32相对于沟道区域34的实际设计或标称定位必须计及与使用的制造工艺有关的尺寸容差。关于P+区32相对于沟道区域34位置的更严格的要求是：P+区域32不进入沟道区域34。P+区域32和沟道区域34之间的极小距离D是慎重地选择为稍大于最佳距离。一个希望的目标是降低先前必需的超出距离D的方法。
降低距离D的进一步原因是因为它是每个单元C总宽度的一个因素。假定单元宽度已经被例如由使用的制造工艺决定的P+区32和沟道区34可获得的最小宽度限制为尽可能地小(在下文叙述)，则距离D越大，单元宽度越大。希望有最小可能宽度的单元C。
图3到7表示按照制造示于图2的栅控结构的推荐工艺的顺序加工步骤。
图3表示使用已知工艺制造的工件，在制造工艺的同时，图1中的器件下层28，40和42已与栅电板结构20和P-区30一道形成。P-区30是用栅电极结构20作为掩模由离子注入形成的，因此P-区30的边面52精确地与栅电极结构20的垂直侧壁54对中。
P+区域32(示于图2)接着用已知光刻工艺技术形成。这包括：用光刻胶层涂敷衬底工件的整个上表面，利用光掩模，通过光掩模曝光光刻胶层以确定光刻胶中将刻蚀掉以提供窗口的区域，如图4中所示窗口56，通过光刻胶层58曝光衬底表面区域。然后通过窗口56注入离子以提供希望的P+区域32。窗口56的宽度小到可用已知光刻技术可靠获得。
在图1和图2中，P-区域30的边面52确定沟道区域34(图2)的漏端，所以，P+区域32的边面60必须与P-区30的边面52分离开。这个间隔由通过光刻胶层58形成的窗口56的边62与栅结构20的垂直壁54之间的距离E决定。
尽管已知光刻工艺非常精确，但仍须给出一定的容差，如上面提到，窗口边62和电极结构边54之间的距离E必须比最佳距离大一点。
现在P+区32就位后，加热工件以引起区域30和32都扩散以移动P-区30的边面52，但不移动在栅结构20之下的P+区32的边面60。此结果示于图5中。
然后(图6)用栅结构20确定离子注入窗68，把N型导电离子注入进衬底12以形成N+区域26。
因为栅电板结构20用作掩模以定位N+区26和P-区30的边面，所以就以高精度确定了沟道区域34。然而，因为通过图形化的光刻胶层58的窗口56的边面62(图4)被用来确定P+区32的表面60，所以得到的精度稍低。
在下一个工艺步骤中，加热工件使掺杂区扩散到图7所示的位置。N+区26的边面69在栅结构20下面移动且沿着线69a阻断衬底表面14，线69a与P-区30的衬底表面阻断52a精确分隔。
半导体衬底工件按已知工艺第一次处理直到图3所示状态。此后，不是立即地提供如图4和5所示的P+区32，而是按照现有技术，以相反的工序步骤，使用现有工艺技术提供N+区26(图6)。
首先，用图3所示的工件出发，加热(图8)工件以引起P-区30的精确扩散以将其深度增加一个希望的量且将P-区30的边表面52精确地与图3中的栅结构20对中，并移到栅结构20下面的精确的已知位置。
其次(图9)，使用栅结构作为掩模注入N型导电杂质以形成N+区26。因为电极结构20的侧壁54被用作掩模，所以N+区26的边面69相对于P-区30的边面52被精确地定位。在P-区30邻接于区域表面69和52之间的衬底面14的部分为沟道区域34。
然后，在工件上淀积掩模材料层76，进一步引起偏差。在本实施方式中，使用硅衬底12，多晶硅栅电极22和二氧化硅层24，掩模层76最好为用已知的低温淀积工艺淀积的二氧化硅层，得到的层76称为“低温氧化物”(LTO)。合适的LTO淀积工艺包括硅烷和氧气在反应室中反应形成且在工件上淀积细颗粒的二氧化硅。
由于LTO层76以粒子形式淀积，为使层76玻璃化要加热工件。要求仅用相对低的温度(约为900℃)是重要的，因为它仅引起先前定位的区域26和30小的扩散。这之所以重要是因为在N+区表面阻断69a过分配置于栅结构20的垂直壁54以内的情况下，沟道区域34的长度过度减小会改变器件的工作特性。
LTO层76的重要特性在于它可以作得很薄，例如500埃～3000埃，典型为1500埃，(可与大约9000埃的栅结构20的厚度比较)，具有精确的厚度，如误差为±5％，(即对于1500埃的LTO层而言为75埃或更低)，且还在于它对于电极结构的垂直壁54吸附良好，厚度均匀。
重要的是，LTO层76此后不必图形化，相反地，在放置LTO层76之后，把P型掺杂剂离子(如硼)用已知的离子注入工艺朝向衬底表面14注入。使用足够的离子注入能量以使离子穿透直接盖在衬底12的表面14的LTO层76的水平部分。相反地，因为离子主要是沿着衬底法线方向朝着衬底表面14注射且平行于栅结构垂直壁54，所以离子不穿透LTO层76的垂直长度。于是十分薄的LTO层76对增加栅结构20的横向延伸是有效的，结果使得注入的P+区32与进入衬底12的投射壁54分隔一个等于LTO层76厚度的距离。
注入工艺的束能量要足以驱动P型掺杂剂离子通过N+区域26进入下层P-区30。在P-区30中，注入离子提供P+区32。
重要的是P+区域32的边面60和N+区域26的边面69之间的间隔主要由在电极结构20上的LTO层76的厚度决定以及，在P+注入工序前发生的LTO低温层加热工序期间N+区域26的很小扩散影响是很次要的。比较示于图10本发明工艺所得的结构与示于图7现有技术工艺得到的结构，这些结构似乎基本相同。然而一个不同点在于：P+区域32相对于N+区域26的定位精度，在本发明中是所述的LTO淀积工艺的函数(不使用光刻工艺)，而在现有技术的工艺中，是所述光刻图形化工艺的函数。LTO工艺的定位容差(为±75埃或更低)小于光刻容差(为±5000埃或更高)，因此，使用本发明工艺的P+区表面边60，由于容差的差别可以定位更靠近N+区域的表面边69(如靠近5000埃)。
相应地，用先前结合图2的有关讨论，P+区域32相对于N+区域26的侧边面69定位越接近，允许用于更窄的单元C(典型为10％)且相应于更好的器件性能。此外如前所述，由于允许P+区域32边面60更靠近N+区26边面69的位置，于是最小化N+区26和P-区30之间的结的长度，就减小了邻接于沟道区34的寄生NPN双极晶体管的增益。
例如，层76也可以是用已知的相当低的低温淀积工艺施加的氮化硅。用于钝化目的的各种玻璃层，如硼磷硅玻璃(BPSG)或者磷硅玻璃(PSG)都可使用。已知的有机物，如光刻胶材料也可以使用。但与其他上述材料不一样，最后它必须从工件上全部去掉。所述LTO层76也可用其他已知工艺施加，如已知的“液体旋涂”工艺。
MOS栅控半导体器件的栅电极控制结构含有四个掺杂区，它们包括：第一个区域(源)与所包围的组合区形成第一PN结，该组合区包括整个包住第三个重掺杂(体)区域，部分地包住第一个区域的第二轻掺杂(沟道)区，以及与第三个区域形成PN结的第四个区域(漏)。栅电极控制结构用已知的栅电极自对准掺杂工艺制造，但形成第三个重掺杂区域工艺时，为确定第三个区域和沟道区域之间的间隔，在栅电极上提供了间隔层。
Claims (6)
1.栅控金属-氧化物-半导体器件的制造方法，包括如下步骤：
在半导体衬底的表面上形成栅结构，所述栅结构包括所述衬底上的绝缘层和所述绝缘层上的导电层，在使用所述栅结构的垂直壁作为掺杂剂掩模的工艺中，
把掺杂剂引入所述衬底形成具有所述栅结构下面的衬底表面第一阻断的第一种导电类型的第一掺杂区，然后，在再一次使用所述垂直壁作为掺杂剂掩模的工序中，
形成在所述第一掺杂区内的第二种导电类型的第二掺杂区，它具有离开所述第一阻断的衬底表面第二阻断，然后，
用比所述栅结构更薄的掩模层涂敷所述衬底和所述栅结构的所述垂直壁，
朝所述衬底表面注入离子，注入能量足以穿透涂敷所述衬底表面部分处的所述掩模层，但不足以穿透涂敷所述垂直壁的所述掩模层形成所述第一种导电类型的第三掺杂区，所述第三掺杂区整体地在所述第一掺杂区内且包围除了形成所述衬底表面第二阻断部分之外的所述第二掺杂区。
2.按照权利要求1的方法，其中，所述涂敷步骤包括涂敷所述导电层的垂直部分、涂敷所述绝缘层的垂直部分以及涂敷邻接所述栅结构且覆盖所述第一掺杂区和所述第二掺杂区的所述衬底表面部分。
3.按照权利要求1的方法，其中，
所述栅结构具有基本上垂直于所述衬底表面的侧壁并界定基本上垂直于所述衬底表面的第一表面，
形成第一种导电类型的所述第一掺杂区的所述步骤包括在所述衬底表面下扩展所述第一掺杂区，使所述第一掺杂区具有沿着被所述栅结构覆盖的第一线横断所述衬底表面的边表面，且所述边表面基本平行于被所述栅结构确定的所述第一表面，
形成第二种导电类型的所述第二掺杂区的所述步骤包括整体地在所述第一掺杂区内形成所述第二掺杂区，使所述第二掺杂区具有沿着被所述栅结构覆盖的第二线横断所述衬底表面的边表面，且所述边表面基本平行于且离开所述第一掺杂区的所述第一线表面阻断，以及
朝所述衬底表面注入离子的步骤包括沿着基本平行于所述栅结构侧壁的方向注入所述离子，注入能量足以引起所述离子穿透涂敷所述衬底表面的所述掩模层以形成所述第一种导电类型的第三掺杂区，所述第三掺杂区整体地在所述第一掺杂区内且部分地包围所述第二掺杂区，但注入能量不足以在所述平行方向上穿透或者所述栅结构或者涂敷所述栅结构侧壁的所述掩模层，从而使所述第三掺杂区的边表面横断所述衬底表面且离开所述第二掺杂区的第二线表面阻断的距离至少等于所述掩模层的厚度。
4.按照权利要求1的方法，还包括：
在半导体衬底表面的第一部分上提供栅电极结构，所述栅电极结构具有基本垂直于所述衬底表面的侧壁，所述侧壁确定基本垂直于所述衬底表面的第一表面，所述栅电极结构在垂直于所述衬底表面的方向上具有第一厚度，其中，
在所述注入步骤中，离子穿透涂敷所述衬底表面的所述掩模层，但离子既不穿透所述栅电极结构也不穿透涂敷所述侧壁的所述掩模层。
5.按照权利要求3的方法，包括以下步骤：在所述涂敷步骤之前，在邻接所述栅结构的所述衬底的第二部分内形成所述第二掺杂区，所述第二掺杂区结束于与所述第一表面分离开的第二边表面，所述第二边表面在所述栅结构下扩展并沿着基本平行于所述第一表面的第一线横断所述衬底表面，其中的所述第一表面由所述栅结构的侧壁确定。
6.按照权利要求3的方法，包括以下步骤：在所述涂敷步骤之前以及在形成所述第二掺杂区的所述步骤之后，整体地在所述第二掺杂区内形成所述第三掺杂区，所述第三掺杂区结束于第三边表面，所述第三边表面沿着基本上位于所述第一表面内且与所述第二掺杂区的所述第一线表面阻断分离开的第二线横断所述衬底表面。
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