CN114696763A - 具有交叉耦合的开关布置的可变增益放大器 - Google Patents

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Abstract

本公开涉及具有交叉耦合的开关布置的可变增益放大器。示例VGA包括具有被配置为实现VGA的一个或多个增益阶跃电路的多个晶体管的晶体管布置、和具有被配置为选择性地改变至少一些晶体管的端子的耦合的多个开关的交叉耦合的开关布置(取决于给定的增益阶跃电路应该处于ON状态还是OFF状态)。使用交叉耦合的开关布置有利地允许在操作期间始终保持所有晶体管ON并改变一些晶体管端子的耦合以实现流经各种晶体管的电流的同相相加以施加最大增益或实现减法以应用最小增益。这样的VGA可以是固有的宽带，能够实现高度线性的宽带操作，而不必诉诸于与其他性能参数的重大权衡。

Description

具有交叉耦合的开关布置的可变增益放大器
技术领域
本公开一般涉及电子设备，更具体地，涉及可变增益放大器。
背景技术
可变增益放大器(VGA)是一种电子放大器，其增益取决于控制电压。VGA有许多应用，包括射频(RF)通信、超声波、雷达、遥感、音频压缩、幅度调制和合成器。
VGA的一个理想特性是VGA能够在很宽的增益值范围内保持基本恒定的相位响应。在现实生活中的VGA中实现这种行为要复杂得多，必须解决保持恒定相位响应能力的许多挑战，通常以牺牲一些其他性能参数为代价，例如增益、带宽或噪声。有多种因素可以影响VGA的成本、质量和稳健性。空间/表面积等物理约束以及法规可能对VGA的要求或规格造成进一步的约束。因此，必须进行权衡和独创性，并且始终希望改进提供能够在宽增益值范围内保持基本恒定相位响应的VGA。
发明内容
根据本公开的一个方面，提供了一种可变增益放大器(VGA)，包括：晶体管布置，包括多个晶体管，每个晶体管具有第一端、第二端和第三端；和开关布置，其中：所述晶体管布置包括第一部分和第二部分，每个部分与用于接收相应差分输入信号的相应差分输入端相关联，所述晶体管布置的多个晶体管在每一部分中包括第一晶体管和第二晶体管，和所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中：在第一模式中，所述第一部分的第二晶体管的第二端耦合到与所述第一部分相关联的差分输入端，并且所述第二部分的第二晶体管的第二端耦合到与第二部分相关联的差分输入端，和在第二模式中，所述第一部分的第二晶体管的第二端耦合到与所述第二部分相关联的差分输入端，并且所述第二部分的第二晶体管的第二端耦合到与所述第一部分相关联的差分输入端。
根据另一个方面，提供了一种可变增益放大器(VGA)，包括：晶体管布置，包括多个晶体管，每个晶体管具有第一端、第二端和第三端；和开关布置，其中：所述晶体管布置包括第一部分和第二部分，每个部分与用于提供相应差分输出信号的相应差分输出端相关联，所述晶体管布置的多个晶体管在每一部分中包括第一晶体管和第二晶体管，和所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中：在第一模式中，所述第一部分的第二晶体管的第一端耦合到与所述第一部分相关联的差分输出端，并且所述第二部分的第二晶体管的第一端耦合到与所述第二部分相关联的差分输出端，和在第二模式中，所述第一部分的第二晶体管的第一端耦合到与所述第二部分相关联的差分输出端，并且所述第二部分的第二晶体管的第一端耦合到与所述第一部分相关联的差分输出端。
根据又一个方面，提供了一种可变增益放大器(VGA)，包括：晶体管布置，包括多个晶体管；和开关布置,其中:所述晶体管布置包括第一部分和第二部分，所述晶体管布置的多个晶体管在每一部分中包括第一晶体管和第二晶体管，和所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中，对于每个部分：在第一模式中，通过该部分的第二晶体管的电流被添加到通过该部分的第一晶体管的电流，和在第二模式中，从通过该部分的第一晶体管的电流中减去通过该部分的第二晶体管的电流。
附图说明
为了更全面地理解本公开及其特征和优点，结合附图参考以下描述，其中相同的附图标记代表相同的部分，其中：
图1提供了根据本公开的一些实施例的天线装置的示意图，其中可以实现一个或多个具有交叉耦合的开关布置的VGA；
图2A和2B分别提供了根据本公开的一些实施例的具有使用N型晶体管实现的晶体管布置和在输入侧实现的交叉耦合开关布置的VGA的ON状态和OFF状态的电路图；
图3A和3B分别提供了根据本公开的一些实施例的具有使用P型晶体管实现的晶体管布置和在输入侧实现的交叉耦合开关布置的VGA的ON状态和OFF状态的电路图；
图4A和4B分别提供了根据本公开的一些实施例的具有使用N型晶体管实现的晶体管布置和在输出侧实现的交叉耦合开关布置的VGA的ON状态和OFF状态的电路图；
图5A和5B分别提供了根据本公开的一些实施例的具有使用P型晶体管实现的晶体管布置和在输出侧实现的交叉耦合开关布置的VGA的ON状态和OFF状态的电路图；
图6提供了根据本公开的一些实施例的具有多个增益阶跃电路和示例交叉耦合开关布置的VGA的电路图；
图7提供了RF设备的示意图，其中根据本公开的一些实施例可以实现一个或多个具有交叉耦合开关布置的VGA；
图8提供了根据本公开的一些实施例的图示示例数据处理系统的框图，该示例数据处理系统可以被配置为实现或控制操作具有交叉耦合开关布置的VGA的至少部分。
具体实施方式
综述
本公开的系统、方法和设备均具有若干创新方面，其中没有一个单独负责本文公开的所有期望属性。本说明书中描述的主题的一个或多个实现的细节在以下描述和附图中阐述。
为了描述本文提出的具有交叉耦合的开关布置的VGA，首先了解可能在使用VGA的系统中起作用的现象可能很有用。以下基础信息可以被视为可以正确解释本公开的基础。提供此类信息仅用于解释目的，因此不应以任何方式解释为限制本公开及其潜在应用的广泛范围。
如上所述，VGA可用于多种应用。例如，VGA可用于无线电系统。通常，无线电系统是在大约3千赫(kHz)至300吉赫(GHz)的RF范围内以电磁波形式发送和接收信号的系统。无线电系统通常用于无线通信，蜂窝/无线移动技术是一个突出的例子。
在无线电系统的背景下，天线是一种设备，它充当无线电波在空间中无线传播和在金属导体中移动的电流之间的接口，与发射器或接收器一起使用。在传输过程中，无线电发射器可以向天线的端子提供电流，天线可以将电流中的能量以无线电波的形式辐射出去。在接收期间，天线可能会拦截无线电波的一些功率，以便在其端子处产生电流，该电流随后可能被接收器放大。天线是所有无线电设备的重要组成部分，用于无线电广播、广播电视、双向无线电、通信接收器、雷达、手机、卫星通信和其他设备。
具有单个天线元件的天线通常会广播一个辐射方向图，该方向图在球面波前的所有方向上均等辐射。相控阵天线(通常也称为“相控阵”)通常是指一组天线(其中单个天线通常称为“天线元件”)，用于将电磁能集中在特定方向，从而产生主波束。相控阵与单天线系统相比具有许多优势，例如高增益、执行定向控制的能力和同时通信。因此，相控阵在无数不同的应用中得到越来越频繁的使用，例如移动技术、蜂窝电话和数据、Wi-Fi技术、汽车雷达和飞机雷达。
相控阵的每个单独的天线元件可以以球形模式辐射，但是，多个这样的天线元件共同地可以通过建设性和破坏性干扰在特定方向上产生波前(这种波前通常称为“主光束”)。即，通过仔细控制由不同天线元件无线传输的信号的相位，不同天线元件的辐射方向图可以在所需方向上建设性地干扰，在该方向上产生主波束，同时在主波束方向以外的其他几个方向进行破坏性干扰。因此，相控阵通常包括相移模块(通常也称为“移相器”)，用于控制由不同天线元件辐射的信号的相位。
在上述相控阵中，主波束方向的精度高度依赖于不同天线单元之间的相对相位精度。不幸的是，仔细控制由不同天线元件辐射的信号相位并非易事，相位误差可能因不同原因而出现。相位误差可能导致主波束方向与目标方向的偏差，这可能会显着影响相控阵的操作，例如，导致增益和线性性能下降。使仔细的相位控制具有挑战性的一个原因是，由于工艺变化和失配，相控阵列中用于功率控制和增益校准的VGA如果它们在很宽的增益值范围内没有恒定的相位响应，则可能会引入相位误差。如果在相控阵接收器链末端附近使用VGA，则挑战会变得更加严峻，在那里它可能成为接收器非线性的主要因素。第五代(5G)无线通信系统的毫米波(mm-wave)频谱面临的挑战进一步加剧，因为随着VGA工作频率的增加，实现恒定相位响应变得更加困难，并且当使用亚微米互补金属氧化物半导体(CMOS)技术的晶体管实现VGA时，因为此类晶体管具有较低的击穿电压，这限制了VGA可实现的线性度。
过去使用的VGA架构在不同增益状态下并不总是表现出足够低的相位误差，尤其是在毫米波频率下。过去用于最小化增益状态相位误差的传统技术通常需要在增益、带宽、线性度和VGA噪声之间进行权衡。此外，这些技术通常依赖于实现额外的电路组件，例如电阻器，其缺点是使它们对工艺变化和不匹配的免疫力较低。再者，传统技术通常需要跨越一些电路元件的大电压摆幅，使得它们不太适合深亚微米CMOS技术。
本公开的各种实施例提供旨在通过提供具有交叉耦合开关布置的VGA来改进上述挑战中的一个或多个的系统和方法。在本公开的一方面，示例VGA被配置为接收差分输入信号并基于差分输入信号和目标增益提供输出信号。VGA包括晶体管布置和交叉耦合开关布置。晶体管布置包括多个晶体管，被配置为形成VGA的一个或多个增益阶跃电路，并且交叉耦合开关布置包括多个开关，被配置为根据给定的增益阶跃电路应该处于导通状态(即，应用增益阶跃电路的最大增益以从级生成输出信号)还是截止状态(即，应用增益阶跃电路的最小增益以从级生成输出信号)，选择性地改变至少一些晶体管的端子的耦合。可以使用合适的控制信号向交叉耦合开关布置提供关于给定增益阶跃电路应该处于接通状态还是断开状态的指示。使用交叉耦合开关布置有利地允许在VGA工作期间始终保持所有晶体管导通(即，允许增益阶跃电路的晶体管传导电流)，并改变一些晶体管端子的耦合以实现/实现流过各种晶体管的电流的同相相加，以应用给定增益步进电路的最大增益或电流的同相减法以应用该增益步进电路的最小增益。这种VGA可能是固有的宽带，因为它可以保证所有VGA节点的电容基本恒定，而不管不同增益阶跃电路的增益状态如何，从而实现高度线性的宽带操作，而无需对其他性能参数进行重大权衡即可实现恒定相位响应。这些和其他优点将从这里呈现的具有交叉耦合开关布置的VGA的各种实施例的进一步描述中变得清楚。
此处参考无线通信技术，特别是相控阵，提供了对具有交叉耦合开关布置的VGA的一些描述，因为这是此类VGA可能特别有用的地方，尤其是对于5G通信的毫米波频谱系统和/或使用深亚微米技术实现的晶体管。然而，一般而言，具有如本文所述的交叉耦合开关布置的VGA的各种实施例适用于在除毫米波频率之外的频率下操作的5G通信系统(例如，对于低于6GHz的频谱)、5G以外技术的无线通信系统(例如，长期演进(LTE)系统)，以及无线通信系统以外的系统(例如，电缆通信系统、超声波、雷达、遥感、音频压缩、幅度调制和合成器)。
在此描述的具有交叉耦合开关布置的VGA的精确设计可以以许多不同的方式实现，所有这些都在本公开的范围内。
在根据本公开的各种实施例的设计变体的一个示例中，可以针对具有交叉耦合开关布置的给定VGA的晶体管布置的每个晶体管单独做出选择以采用场效应晶体管(FET)，例如，金属氧化物半导体(MOS)技术晶体管(例如，其中各种晶体管可以是N型MOS(NMOS)或P型MOS(PMOS)晶体管)、双极结型晶体管(BJT)(例如，其中各种晶体管可以是NPN或PNP晶体管)，或一个或多个FET和一个或多个BJT的组合。有鉴于此，在以下描述中，有时会参考其第一、第二和第三端子来描述本文所呈现的VGA的晶体管布置的晶体管。如果晶体管是BJT，则术语晶体管的“第一端子”用于指集电极端子，如果晶体管是FET，则用于指代漏极端子；如果晶体管是BJT，则术语晶体管的“第二端子”用于指发射极端，如果晶体管是FET，则用于指源极端；如果晶体管是BJT，则晶体管的术语“第三端子”用于指基极，如果晶体管是FET，则用于指栅极端子。无论给定技术的晶体管是N型晶体管(例如，如果晶体管是BJT，则为NPN晶体管，如果晶体管为FET，则为NMOS晶体管)还是P型晶体管(例如，如果晶体管是BJT，则为PNP晶体管，如果晶体管为FET，则为PMOS晶体管)，这些术语都保持不变。
在另一示例中，在各种实施例中，可以做出选择，具有交叉耦合开关布置的给定VGA的晶体管布置的各种晶体管是实施为N型晶体管(例如，NMOS或NPN晶体管)还是实施为P型晶体管(例如，PMOS或PNP晶体管)。尽管N型晶体管本身可能比P型晶体管更快，但P型晶体管在某些部署场景中可能具有其他优势。在设计变化的其他示例中，在各种实施例中，可以选择采用什么类型的晶体管架构。例如，这里描述的晶体管布置的被实现为FET的任何晶体管可以是平面晶体管或者可以是非平面晶体管，例如FinFET、纳米线晶体管或纳米带晶体管。
在一些实施方案中，此处描述的VGA的交叉耦合开关布置的一个或多个开关可以实施为晶体管。在这样的实施例中，上文参考VGA的晶体管布置的晶体管描述的设计变体中的一个或多个也可以适用于VGA的交叉耦合开关布置的晶体管。
出于解释的目的，阐述了特定数字、材料和配置以提供对说明性实施方式的透彻理解。然而，对于本领域技术人员来说显而易见的是，可以在没有具体细节的情况下实践本公开，或者/和可以仅通过所描述的方面中的一些方面来实践本公开。在其他情况下，众所周知的特征被省略或简化，以免混淆说明性的实现。在此描述的创新可以以多种不同的方式体现，例如，如权利要求或选择的示例所定义和覆盖的。
在以下描述中，参考附图，其中相同的参考数字或参考字母可以表示相同或功能相似的元件。为方便起见，如果存在用不同字母指定的图的集合，例如图2A-2B，则在此可以不使用字母将这样的集合称为例如“图2”。
附图通过说明的方式示出了可以实践的实施例。应当理解，可以利用其他实施例，并且可以在不脱离本公开的范围的情况下进行结构或逻辑改变。例如，图中所示的元件不一定按比例绘制。此外，某些实施例可以包括比附图和/或附图中所示的元件的子集更多的元件。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。因此，以下对附图的详细描述不应被理解为限制性的。
该描述可以使用短语“在一个实施例中”或“在实施例中”，它们各自可以指代一个或多个相同或不同的实施例。除非另有说明，使用序数形容词“第一”、“第二”和“第三”等来描述一个共同的对象，仅表明所指的是相同对象的不同实例，并不意味着如此描述的对象必须在时间上、空间上、排名上或以任何其他方式处于给定的顺序中。此外，就本公开而言，短语“A和/或B”或符号“A/B”是指(A)、(B)或(A和B)，而短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。如本文所用，符号“A/B/C”是指(A、B和/或C)。术语“之间”，当用于测量范围时，包括测量范围的末端。
使用本领域技术人员通常使用的术语来描述说明性实施例的各个方面以将他们的工作的实质传达给本领域的其他技术人员。例如，术语“连接”是指被连接的事物之间的直接电气连接，没有任何中间设备/组件，而术语“耦合”是指连接的事物之间的直接电气连接，或通过一个或多个无源或有源中间设备/组件的间接连接。在另一示例中，术语“电路”表示一个或多个无源和/或有源组件，它们被布置为彼此协作以提供期望的功能。有时，在本说明书中，可以省略术语“电路”(例如，图2A-2B所示的VGA电路200在本说明书中可以称为“VGA 200”等)。如果使用，基于如本文所述或本领域已知的特定值的上下文，术语“基本上”、“大约”、“大概”等可用于一般指在目标值的+/-20％内，例如在目标值的+/-10％内。
如本领域技术人员将理解的，本公开的各个方面，特别是具有如本文所述的交叉耦合开关布置的VGA的各个方面，可以以各种方式体现——例如作为方法、系统、计算机程序产品或计算机可读存储介质。因此，本公开的方面可以采用完全硬件实施例、完全软件实施例(包括固件、常驻软件、微码等)或组合软件和硬件方面的实施例的形式，这些方面在本文中可以统称为“电路”、“布置”、“模块”或“系统”。本公开中描述的至少一些功能可以实现为由一台或多台计算机的一个或多个硬件处理单元(例如，一个或多个微处理器)执行的算法。在各种实施例中，本文描述的任何方法的不同步骤和步骤的部分可由不同处理单元执行。此外，本公开的方面可以采用包含在一个或多个计算机可读介质中的计算机程序产品的形式，优选地是非暂时性的，具有在其上体现(例如，存储)的计算机可读程序代码。在各种实施例中，这样的计算机程序可以例如被下载(更新)到各种设备和系统(例如，射频设备或相控阵系统的各种组件和组件排列，和/或其控制器等)或在这些设备和系统的制造时被存储。
示例天线装置
图1提供了根据本公开的一些实施例的天线装置100(例如相控阵系统/装置)的示意图，其中可以实现具有交叉耦合开关布置的一个或多个VGA。如图1所示，系统100可以包括天线阵列110、波束形成器阵列120和上下转换器(UDC)电路140。
一般而言，天线阵列110可包括一个或多个，通常为多个天线元件112(为了不使附图混乱，图1中仅其中之一用附图标记标记)。在各种实施例中，天线元件112可以是辐射元件或无源元件。例如，天线元件112可以包括偶极子、开放式波导、开槽波导、微带天线等。在一些实施例中，天线元件112可以包括被配置为无线地发射和/或接收RF信号的任何合适的元件。尽管本图中所示的一些实施例图示了一定数量的天线元件112，但是应当理解，这些实施例可以用任意数量的两个或更多个天线元件的阵列来实现。此外，虽然本公开可以将某些实施例讨论为一种类型的天线阵列，但是应当理解，这里公开的实施例可以用不同类型的天线阵列来实现，例如时域波束形成器、频域波束形成器、动态天线阵列、天线阵列、无源天线阵列等。
类似地，波束形成器阵列120可以包括一个或多个，通常是多个波束形成器122(为了不使附图混乱，在图1中仅其中一个用附图标记标记)。波束形成器122可以被看作是向天线元件112馈电的收发器(例如，可以发送和/或接收信号的设备，在这种情况下是RF信号)。在一些实施例中，波束形成器阵列120的单个波束形成器122与天线阵列110的单个天线元件112一一对应(即，不同的波束形成器122与不同的天线元件112相关联)。在其他实施例中，一个以上波束形成器122可以与单个天线元件112相关联，例如，如果这样的天线元件是双极化天线元件，则两个波束形成器122可以与单个天线元件112相关联。
在一些实施方案中，每个波束形成器122可以包括开关124以切换从对应天线元件112到接收器或发射器路径的路径。尽管未在图1中具体示出，但在一些实施例中，每个波束形成器122还可包括另一开关以将路径从信号处理器(也未示出)切换到接收器或发射器路径。如图1所示，在一些实施例中，每个波束形成器122的发射器(TX)路径可以包括移相器126和放大器128，而接收器(RX)路径可以包括相位调整器130和放大器132。移相器126可以被配置为调整要由天线元件112发射的RF信号(TX信号)的相位，并且放大器128可以被配置为调整要由天线元件112发射的TX信号的幅度。类似地，移相器130和放大器132可以被配置为在将RX信号提供给进一步的电路(例如UDC电路140、信号处理器(未示出)等)之前，调整由天线元件112接收的RF信号(RX信号)。波束形成器122可以被认为是在天线设备100的“RF路径中”，因为穿过波束形成器122的信号是RF信号(即，可以穿过波束形成器122的TX信号是由UDC电路140从较低频率(例如，从中频(IF)或从基带)上变频的RF信号，而可以穿过波束形成器122的RX信号是还没有被UDC电路140下变频到较低频率(例如，到IF或基带)的RF信号)。
尽管图1中示出了从发射器路径切换到接收路径的开关(即，开关124)，但是在波束形成器122的其他实施例中，可以使用其他组件，例如双工器。此外，虽然图1示出了一个实施例，其中波束形成器122包括移相器126、130(也可以称为“相位调整器”)和放大器128、132，但在其他实施例中，任何波束形成器122可以包括其他组件以调整TX和/或RX信号的幅度和/或相位。在又一实施例中，波束形成器122中的一个或多个可不包括移相器126和/或移相器130，因为期望的相位调整可替代地在RX或TX路径的其他部分中执行(例如，在数字域中)。
转向UDC电路的细节，通常，UDC电路140可以包括上变频器和/或下变频器电路，即，在各个实施例中，UDC电路140可以包括1)上变频器电路但没有下变频器电路，2)下变频器电路但没有上变频器电路，或3)上变频器电路和下变频器电路。如图1所示，UDC电路140的下变频器电路可以包括放大器142和混频器144，而UDC电路140的上变频器电路可以包括放大器146和混频器148。
在一些实施方案中，单个UDC电路140可以向波束形成器122中的任何一个提供上变频RF信号和/或从波束形成器122中的任何一个接收RF信号。因此，单个UDC电路140可以与波束形成器阵列120的多个波束形成器122相关联(例如，可以是波束形成器阵列120中的48个波束形成器122，与天线阵列110的48个天线元件112相关联)。这在图1中用连接波束形成器阵列120和UDC电路140的各个元件的虚线和虚线示意性地示出。即，图1示出虚线连接UDC电路140的下变频器电路(即，放大器142)连接到两个不同波束形成器122的RX路径，并且虚线将UDC电路140(即放大器146)的上变频器电路连接到两个不同波束形成器122的TX路径。
UDC电路140的RX路径中的混频器144可以具有[至少]两个输入端和一个输出端。混频器144的两个输入包括来自放大器142的输入和来自本地振荡器(LO)150的输入。混频器144可以被配置为在其输入端之一接收来自波束形成器122之一的RX路径的RF RX信号，在该信号已被放大器142放大之后，并在其另一个输入端子处接收来自LO 150的LO信号并将这两个输入信号混合以将RF RX信号下变频到较低频率(LF)，生成LF RX信号156(例如，LF RX信号可以是IF或基带信号)。因此，UDC电路140的RX路径中的混频器144可被称为“下变频混频器”。LF RX信号156可由混频器144从其输出端输出。
类似地，UDC电路140的TX路径中的混频器148可以具有[至少]两个输入端和一个输出端。混频器148的两个输入包括来自LO 150的输入和LF TX信号158(即，较低频率的TX信号，例如，LF TX信号158可以是IF或基带信号)。混频器148的一个输出是放大器146的输出。混频器148可以被配置为在其第一输入端接收LF TX信号158并在其第二输入端接收来自LO 150的LO信号并混合这两个信号以将LF TX信号158上变频到所需的RF频率，产生上变频的RF TX信号，在它被放大器146放大后，提供给波束形成器122之一的TX路径。因此，UDC电路140的TX路径中的混频器148可以被称为“上变频混频器”。上变频的RF TX信号可由混频器148从其输出端输出。
正如在通信和电子工程中已知的那样，IF是一个频率，作为传输或接收的中间步骤，载波信号可以移到该频率。IF信号是通过在称为外差的过程中将载波信号与合适频率的LO信号混合而产生的，从而产生差频或拍频的信号。出于多种原因，转换为IF可能很有用。一个原因是，当使用多级滤波器时，它们都可以设置为固定频率，这使得它们更容易构建和调整。另一个原因是较低频率的晶体管通常具有较高的增益，因此可能需要较少的级。另一个原因是提高频率选择性，因为在较低的固定频率上制作锐选择性滤波器可能更容易。
还应该注意的是，虽然这里提供的一些描述将信号156和158称为IF信号，但是这些描述同样适用于信号156和158是基带信号的实施例。在这样的实施例中，混频器144和148的混频可以是零中频混频(也称为“零中频转换”)，其中用于执行混频的LO信号(即，由LO 150生成的LO信号)可以具有在RF RX/TX频率频带中的中心频率。还应该注意的是，尽管图1中将单个LO(即LO 150)示出为向RX路径混频器144和TX路径混频器148提供LO信号，在一些实施方案中，可以在RX和TX路径中使用单独的LO。例如，对于频分双工(FDD)实施方式，不同频率的LO信号可以被RX路径混频器144和TX路径混频器148使用以分别在RF和LF之间下变频和上变频信号。
在一些实施方案中，放大器142、146中的一者或两者可以是VGA，并且放大器142、146中的一者或两者可实施为具有如本文所述的交叉耦合开关布置的VGA。在此类实施例中，将放大器142实现为VGA可能特别有益，因为放大器142可能是接收器链中的最后一个块，因此具有特别高的线性要求。在一些这样的实施例中，放大器132可以是低噪声放大器(LNA)而放大器128可以是功率放大器(PA)。
在其他实施例中，放大器132、128中的一者或两者可以是VGA，并且放大器132、128中的一者或两者可实施为具有如本文所述的交叉耦合开关布置的VGA。在一些这样的实施例中，放大器142可以是LNA而放大器146可以是PA。
尽管未在图1中具体示出，但在进一步的实施例中，UDC电路140还可以包括平衡器，例如，在TX和RX路径中的每一个中，被配置为减轻由于失配引起的同相和正交(IQ)信号的不平衡。此外，虽然在图1中也没有具体示出，但在进一步的实施例中，可以在混频器144、148的输出端实施相应的滤波器，以滤除混频产生的不想要的频率分量。更进一步，虽然在图1中也没有具体示出，但是在其他实施例中，天线装置100可以包括如本文所述的天线阵列110、波束形成器阵列120和UDC电路140的组合的进一步实例。
天线装置100可以在特定方向上操纵天线阵列110的电磁辐射图，从而使天线阵列110能够在该方向上产生主波束而在其他方向上产生旁瓣。辐射方向图的主波束是基于发射信号相位的发射射频信号的相长推断生成的。旁瓣电平可由天线元件发射的RF信号的幅度确定。天线设备100可以通过为天线元件112提供移相器设置，例如使用波束形成器122的移相器和/或在数字域中执行的移相器来生成期望的天线方向图。
示例具有交叉耦合的开关布置的VGA
如上所述，在各种实施例中，本文提出的具有交叉耦合开关布置的VGA可以使用N型或P型晶体管来实现。此外，在各种实施例中，可以在VGA的输入侧或输出侧实施交叉耦合开关布置。如本文所用，如果交叉耦合开关布置被配置为改变一些晶体管(特别是，这里称为某些晶体管的“第二端子”的端子)与VGA的差分输入端子之间的耦合，则交叉耦合开关布置可以描述为“在VGA的输入侧实现”。另一方面，如果交叉耦合开关布置被配置为改变某些晶体管(特别是，此处称为某些晶体管的“第一端子”的端子)与VGA的差分输出端子之间的耦合，则交叉耦合开关布置可以被描述为“在VGA的输出侧实现”。图2-5中示出了在具有单个增益步进电路的VGA的输入或输出侧上实现的N型或P型晶体管和交叉耦合开关布置的各种示例。图6显示了具有多个增益阶跃电路的示例VGA。
一般而言，如本文所用，术语“开关布置”(例如，一些本图中所示的交叉耦合开关布置220)可包括允许确保执行所描述的开关功能的任何合适的开关布置(例如，任何合适的开关组合)。交叉耦合开关布置220的一个示例实施例在图6中示出，如下所述，但是本公开的各种实施例不限于该实施方式。
图2A和2B分别提供了根据本公开的一些实施例的具有使用多个N型晶体管实现的晶体管布置210和在输入侧实现的交叉耦合开关布置220的VGA 200的ON状态和OFF状态的电路图。
如图2所示，VGA 200可以具有差分架构，因为它的晶体管布置210可以具有两个部分-第一晶体管布置部分210-1(以下简称“第一部分210-1”)和第二晶体管布置部分210-2(以下简称“第二部分210-2”)，每个部分210包括在各自的点划线轮廓内的图2中所示的多个晶体管。VGA 200可以被配置为在标记为第一差分输入端子INP和第二差分输入端子INN的VGA的差分输入端子处接收差分输入信号。例如，在一些实施例中，第一部分210-1可以接收第一输入电压VINP形式的输入信号，该输入信号基于晶体管布置210的偏置电压VB和输入信号电压VIN(例如，VINP＝VB+VIN)，而第二部分210-2可以接收第二输入电压VINN形式的输入信号，该第二输入电压VINN基于偏置电压VB和信号电压VIN(例如，VINN＝VB-VIN)。因此，第一和第二部分210-1、210-2中的每一个分别与相应的(即不同的)输入端子INP、INN相关联，用于接收相应的差分输入信号。
在一些实施方案中，VGA 200可以被配置为在VGA的差分输出端输出差分输出信号，标记为第一差分输出端OUTP和第二差分输出端OUTN。例如，在一些实施例中，第一部分210-1可以被配置为生成第一差分输出电流IOUTP，而第二部分210-2可以被配置为生成第二差分输出电流IOUTN。因此，第一和第二部分210-1、210-2中的每一个分别与相应的(即不同的)输出端子OUTP、OUTN相关联，用于接收相应的差分输出信号。尽管在图2和本文描述的具有交叉耦合开关布置的VGA的其他图示中没有具体示出，但是在一些实施例中，VGA 200还可以包括差分到单端变压器，该变压器被配置为将第一和第二部分210-1、210-2的差分输出信号转换成单端输出。
图2A-2B中所示的示例将晶体管布置210的N型晶体管图示为N型FET(例如，NMOS晶体管)，对于其中晶体管之一的漏极、源极和栅极端子分别标记为用于其中一个晶体管(即，用于第一部分210-1的晶体管N0)的D、S和G。对于本图中所示的其他N型晶体管，这些端子未标记，因为所示的该晶体管和所有其他N型晶体管的漏极、源极和栅极端子的指定符合在电路图中显示FET的公认惯例。由于在其他实施例中，VGA 200可以用N型BJT代替FET来实现，因此VGA 200的各种晶体管的漏极、源极和栅极端子将在下面分别描述为第一、第二和第三端子，以便这些描述可以理解为适用于BJT的相应集电极、发射极和基极端子。
转向晶体管布置210的细节，如图2所示，部分210中的每一个可以包括输入晶体管M1和一对晶体管，示出为第一晶体管N11和第二晶体管N12，每个晶体管可以作为共源共栅晶体管耦合到输入晶体管M1。还如图2所示，每个部分210还可以包括共享晶体管N0，该共享晶体管N0也可以作为共源共栅晶体管耦合到该部分的输入晶体管M1。部分210-1和210-2的第一和第二晶体管N11和N12可以被称为VGA 200的“增益阶跃电路”，并且在VGA 200的进一步实施例中，VGA 200中可以包含多个这样的增益阶跃电路。换句话说，虽然图2中仅示出了第一部分210-1的第一和第二晶体管N11和N12以及第二部分210-2的第一和第二晶体管N11和N12的单个实例，但在其他实施例中，VGA 200可以包括部分210-1和210-2的第一和第二晶体管N11和N12的多个实例，每一个都如本文所述耦合并且可由开关布置220单独控制以在如本文所述的第一或第二模式下操作。
通过检查图2A和2B之间的差异可以看出，晶体管N0、N11和M1相对于彼此的耦合保持相同，而不管VGA 200处于ON状态还是OFF状态。另一方面，晶体管N12的耦合取决于VGA200是处于ON状态还是OFF状态，该耦合可以通过交叉耦合开关布置220来改变。
更具体地，对于VGA 200的ON和OFF状态，如图2所示，对于部分210中的每一个，晶体管N0、N11和N12中的每一个的第一端子(例如，漏极端子)可以彼此耦合，并一起耦合到该部分的相应差分输出端子。因此，第一部分210-1的晶体管N0、N11和N12中的每一个的第一端可以耦合到差分输出端OUTP，而第二部分210-2的晶体管N0、N11和N12中的每一个的第一端可以耦合到差分输出端OUTN。
此外，对于部分210中的每一个，晶体管N0和N11中的每一个的第二端子(例如，源极端子)可以彼此耦合，并通过输入晶体管M1一起耦合到该部分的相应差分输入端子。因此，第一部分210-1的晶体管N0和N11中的每一个的第二端可以耦合到差分输入端INP，而第二部分210-2的晶体管N0和N11中的每一个的第一端可以耦合到差分输入端INN。特别地，第一部分210-1的晶体管N0和N11中的每一个的第二端可以耦合到第一部分210-1的输入晶体管M1的第一端，第一部分210-1的输入晶体管M1的第三端(例如，栅极端)可以耦合到差分输入端INP。因此，第一输入电压VINP可以被配置为施加到第一部分210-1的输入晶体管M1的第三端子。类似地，第二部分210-2的晶体管N0和N11中的每一个的第二端可以耦合到第二部分210-2的输入晶体管M1的第一端，第二部分210-2的输入晶体管M1的第三端可以耦合到差分输入端INN。因此，第二输入电压VINN可以被配置为施加到第二部分210-2的输入晶体管M1的第三端子。
对于VGA 200的开和关状态，第一和第二部分210的晶体管M1的第二端子可以耦合到地(GND)电压，在本图中标记为GND，可能经由相应的中间部件230-1、230-2，例如相应的电阻器。
更进一步，对于部分210中的每一个，对于VGA 200的导通和截止状态，晶体管N0、N11和N12中的每一个的第三端子可以彼此耦合并且一起耦合到偏置电压Vb。在一些实施例中，两个部分210的晶体管N0、N11和N12可以耦合到相同的偏置电压Vb。在其他实施例中，可以向第一和第二部分210-1、210-2的晶体管N0、N11和N12中的至少一些提供单独的偏置电压。
VGA 200的ON和OFF状态之间的差异出现在每个部分210中的晶体管N12的第二端子的耦合中。为此，开关布置220被配置为以第一模式(对应于VGA 200的ON状态，如下所述)或第二模式(对应于VGA 200的OFF状态，如下所述)操作部分210的第二晶体管N12。
在第一模式中，开关布置220被配置为将第一部分210-1的第二晶体管N12的第二端子耦合到与第一部分210-1相关联的差分输入端子INP并且将第二部分210-2的第二晶体管N12的第二端耦合到与第二部分210-2相关联的差分输入端INN，如图2A所示。在这样的配置中，对于部分210中的每一个，通过晶体管N11和N12的电流(例如，交流(AC)电流)可以同相相加，从而增加负载上的总电流(其可以耦合到VGA 200的输出，例如，耦合到VGA 200的差分输出端子)。例如，在第一模式中，通过第一部分210-1的晶体管N11和N12的电流可以同相相加，从而增加总输出电流IOUTP，其中输出电流IOUTP可以基于(例如，可以基于总和)通过第一部分210-1的晶体管N0、N11和N12的电流。在此上下文中，与第一部分210-1的晶体管N0、N11和N12的直流电流和第一部分210-1的晶体管N0和N11的交流电流之和相比较，总输出电流IOUTP被描述为“增加”(或“减少”，对于第二种模式)，或者，与第一部分210-1的晶体管N0和N11的交流电流相比，如果总输出电流IOUTP的交流部分增加(或减少，对于第二模式)，总输出电流IOUTP可以描述为“增加”(或“减少”，对于第二模式)。类似的，在第一模式中，通过第二部分210-2的晶体管N11和N12的电流可以同相相加，从而增加总输出电流IOUTN，其中输出电流IOUTN可以基于(例如，可以基于总和)流过第二部分210-2的晶体管N0、N11和N12的电流。在这种情况下，与第二部分210-2的晶体管N0、N11和N12的DC电流和第二部分210-2的晶体管N0和N11的AC电流之和相比，总输出电流IOUTN被描述为“增加”(或“减少”，对于第二种模式)，或者，与第二部分210-2的晶体管N0和N11的交流电流相比，如果总输出电流IOUTN的交流部分增加(或减少，对于第二模式)，总输出电流IOUTN可以描述为“增加”(或“减少”，对于第二模式)。因为总输出电流增加，增益增加，允许第一和第二部分210-1、210-2的晶体管N11和N12的增益步进电路将其最大增益应用于输入信号，例如VIN，以产生输出信号IOUT。因此，第一模式对应于VGA 200的增益步进电路的开启状态。
在第二模式中，开关布置220被配置为将第一部分210-1的第二晶体管N12的第二端耦合到与第二部分210-2相关联的差分输入端INN，以及将第二部分210-2的第二晶体管N12的第二端耦合到与第一部分210-1相关联的差分输入端INP，如图2B所示。每个部分210的晶体管N12的第二端子与另一部分的差分输入端子的这种交叉耦合是开关布置220被称为“交叉耦合”开关布置的原因。在这样的配置中，对于部分210中的每一个，从其他部分通过晶体管N12的电流(例如，AC电流)可以从通过该部分的晶体管N0和N11的电流中减去，从而降低了该部分的总电流。例如，在第二模式中，总输出电流IOUTP可以基于(例如，可以基于总和)通过第一部分210-1的晶体管N0和N11的电流以及通过第二部分210-2的晶体管N12的电流，其中，由于VGA 200的差分架构的性质，后者的电流将从通过第一部分210-1的晶体管N0和N11的电流中减去，从而降低总输出电流IOUTP。类似的，在第二模式中，总输出电流IOUTN可以基于(例如，可以基于总和)通过第二部分210-2的晶体管N0和N11的电流以及通过第一部分210-1的晶体管N12的电流，其中，由于VGA 200的差分架构的性质，后者的电流将从通过第二部分210-2的晶体管N0和N11的电流中减去，从而降低总输出电流IOUTN。由于总输出电流降低，增益降低，使得第一和第二部分210-1、210-2的晶体管N11和N12的增益阶跃电路将其最小增益施加到输入信号VIN以产生输出信号IOUT。因此，第二模式对应于VGA 200的增益步进电路的关闭状态。
在设计时，为了控制由增益步进电路在第一或第二操作模式下提供的增益增加或减少量，第一和第二晶体管N11和N12的尺寸可以相同(即，可以基本上为相同尺寸)，因为增益的增加可由晶体管N11和N12的累积尺寸与晶体管N0的尺寸之间的比率决定。例如，如果晶体管N0、N11和N12是FET，那么它们的沟道宽度将对它们的源极和漏极端子之间传导的电流量产生影响。在最小增益状态下，总交流电流IOUTP或IOUTN可能基本上等于相应晶体管N0的电流，而为了增加增益，晶体管N0、N11和N12中的交流电流将加在一起。因此，晶体管N11和N12的沟道宽度相对于晶体管N0的沟道宽度可以确定AC电流的增加量，并因此确定增益的增加量。在另一个例子中，如果晶体管N0、N11和N12是BJT，那么它们的发射极面积将对它们的发射极和集电极端子之间传导的电流量产生影响。在最小增益状态下，总交流电流IOUTP或IOUTN可能基本上等于相应晶体管N0的电流，而为了增加增益，晶体管N0、N11和N12中的交流电流将加在一起。因此，晶体管N11和N12的发射极面积相对于晶体管N0的发射极面积可以确定AC电流的增加量，并因此确定增益的增加量。
如果在VGA 200中实现多于一个增益阶跃电路(图2中未具体示出，图6中示出了其中的一个示例)，则差分输入端INP和INN、差分输出端OUTP和OUTN、第一和第二部分210的输入晶体管M1以及第一和共享部分210的共享晶体管N0可以是所有增益阶跃电路共有的。另一方面，第一和第二部分210-1、210-2的第一和第二晶体管N11和N12将针对每个增益阶跃电路实施一次，并且开关电路220将被配置为控制第一和第二部分210-1、210-2的晶体管N12的第二端的耦合以实现增益步进电路的导通状态或截止状态，如本文所述。
如前面的描述所示，在VGA 200的导通状态和截止状态下，晶体管布置210的所有晶体管都导通，因为它们传导有助于输出电流IOUTP和IOUTN的电流。无需打开和关闭共源共栅晶体管N11和N12，或改变输入晶体管M1的直流电流，无论VGA 200的一个或多个增益阶跃电路的增益状态如何，都可以有利地确保在所有VGA节点处保持基本恒定的电容，从而实现高度线性的宽带操作，而无需对其他性能参数进行重大权衡以实现恒定的相位响应。这种操作与一些常规实现(单个增益步进电路的共源共栅晶体管可以通过将相应的控制信号施加到此类晶体管的第三端子以实现每个增益步进电路的导通状态或截止状态而导通或截止)形成鲜明对比。因此，VGA 200与此类传统实施方式的另一个区别在于共源共栅晶体管的哪个端子受控制信号影响，该控制信号指示给定的增益阶跃电路将在ON状态还是OFF状态下操作。即，开关布置220可以被配置为接收控制每个增益阶跃电路的增益状态的控制信号，然后将晶体管N12的第二端耦合到VGA 200的差分晶体管布置的它们自己部分的输入端以实现ON状态操作，或者耦合到VGA 200的差分晶体管布置的其他部分的输入端以实现OFF状态操作。因此，在VGA 200中，指示给定增益步进电路将在ON状态还是OFF状态下操作的控制信号被有效地施加到每个部分210中的晶体管N12的第二端子。使用如本文所述的交叉耦合开关布置220，连同在每个差分部分210中实施一对第一和第二晶体管N11和N12，提供跨越增益状态的固有低相位误差而不需要任何相位补偿技术。
图3A和3B分别提供了根据本公开的一些实施例的具有使用P型晶体管实现的晶体管布置310和在输入侧实现的交叉耦合开关布置230的VGA 300的ON状态和OFF状态的电路图。VGA 300的晶体管布置310类似于VGA 200的晶体管布置210，不同之处在于晶体管布置210的每个N型晶体管(即，第一和第二部分210-1、210-2的晶体管N0、N11、N12和M1)被晶体管布置310中的P型晶体管(例如，PMOS晶体管)替换(即，第一和第二部分310-1、310-2的晶体管N0、N11、N12和M1是P型晶体管)。VGA 300中使用的交叉耦合开关布置220可以与VGA 200中使用的交叉耦合开关布置基本相同，就其被配置为在第一和第二操作模式中耦合的晶体管端子而言。
在图3的P型晶体管实施例中，参考图2提供的描述适用于VGA 300，只是N型和P型晶体管被交换，因此电源和电流方向相反(即，第一部分210和第二部分210中的每一个中的输入晶体管M1的第二端不是耦合到接地GND，而是耦合到电源电压Vs)。“第一/漏极端子”、“第二/发射极端子”和“第三/增益端子”等名称保持不变。还针对图3所示的示例P型FET之一示出了指示图2所示的示例N型FET的晶体管端子的参考字母D、S和G。为了简洁起见，没有提供图3的详细描述，因为除了上面标识的变化之外，它基本上类似于图2的描述。特别地，类似于图2，在VGA 300的第一模式中，开关布置220被配置为将第一部分310-1的第二晶体管N12的第二端耦合到与第一部分310-1相关联的差分输入端INP，以及将第二部分310-2的第二晶体管N12的第二端耦合到与第二部分310-2相关联的差分输入端INN，如图3A所示。同样类似于图2，在VGA 300的第二模式中，开关布置220被配置为将第一部分310-1的第二晶体管N12的第二端耦合到与第二部分310-2相关联的差分输入端INN，以及将第二部分310-2的第二晶体管N12的第二端耦合到与第一部分310-1相关联的差分输入端INP，如图3B所示。
图4A和4B分别提供了根据本公开的一些实施例的VGA 400的ON状态和OFF状态的电路图，其中晶体管布置210使用N型晶体管实现，交叉耦合开关布置420实现在输出侧。VGA400的晶体管布置210可以类似于VGA 200中使用的晶体管布置，不同之处在于第二晶体管N12如何耦合，如下所述。“第一/漏极端子”、“第二/发射极端子”和“第三/增益端子”等名称保持不变。还针对图4所示的示例N型FET之一示出了指示图2所示的示例N型FET的晶体管端子的参考字母D、S和G。
具体地，在VGA 400的ON和OFF增益状态下，对于VGA 400的部分210中的每一个，晶体管N12的第二端子(例如，源极端子)耦合到晶体管N0与N11的第二端，并因此通过输入晶体管M1耦合到该部分的相应差分输入端。因此，在VGA 400中，第一部分210-1的晶体管N0、N11和N12中的每一个的第二端可以耦合到差分输入端INP，而第二部分210-2的晶体管N0、N11和N12中的每一个的第一端可以耦合到差分输入端INN。
VGA 400的ON和OFF状态之间的差异出现在部分210中的每一个中的晶体管N12的第一端子(例如，漏极端子)的耦合中。为此，开关布置420被配置为以第一模式(对应VGA 400的ON状态，如下所述)或第二模式(对应VGA 400的OFF状态，如下所述)操作部分210的第二晶体管N12。
在VGA 400的第一模式中，开关布置420被配置为将第一部分210-1的第二晶体管N12的第一端耦合到与第一部分210-1相关联的差分输出端OUTP，并且将第二部分210-2的第二晶体管N12的第一端耦合到与第二部分210-2相关联的差分输出端OUTN，如图4A所示。在VGA 400的这种配置中，对于部分210中的每一个，通过晶体管N11和N12的电流(例如，AC电流)可以同相相加，从而增加负载处的总电流(其可以耦合到VGA 400的输出，例如耦合到VGA 400的差分输出端子)，增加增益，并且允许VGA 400的第一和第二部分210-1、210-2的晶体管N11和N12的增益步进电路将其最大增益应用于输入信号VIN以产生输出信号IOUT，类似于对VGA 200的描述。因此，类似于VGA 200，VGA 400的第一模式对应于VGA 400的增益步进电路的开启状态。
在VGA 400的第二模式中，开关布置420被配置为将第一部分210-1的第二晶体管N12的第一端耦合到与第二部分210-2相关联的差分输出端OUTN，以及将第二部分210-2的第二晶体管N12的第一端耦合到与第一部分210-1相关联的差分输出端OUTP，如图4B所示。在VGA 400的这种配置中，对于部分210中的每一个，从另一部分通过晶体管N12的电流(例如，交流电流)可以从通过该部分的晶体管N0和N11的电流中减去，从而降低该部分的总电流，降低增益，并且允许VGA 400的第一和第二部分210-1、210-2的晶体管N11和N12的增益步进电路将其最小增益应用于输入信号VIN以产生输出信号IOUT，类似于对VGA 200的描述。因此，类似于VGA 200，VGA 400的第二模式对应于VGA 400的增益步进电路的关闭状态。
为简洁起见，不提供图4的详细描述，因为除了上述变化之外，它与图2的描述基本类似。
图5A和5B分别提供了根据本公开的一些实施例的VGA 500的ON状态和OFF状态的电路图，其中晶体管布置310使用P型晶体管实现并且交叉耦合开关布置420在输出侧实现。
VGA 500的晶体管布置310可以类似于VGA 300的晶体管布置310，不同之处在于第二晶体管N12如何耦合，如下所述。VGA 500中使用的交叉耦合开关布置420可以与VGA 400中使用的交叉耦合开关布置基本相同，就其被配置为在第一和第二操作模式中耦合的晶体管端子而言。诸如“第一/漏极端子”、“第二/发射极端子”和“第三/增益端子”之类的名称在图5中与其他附图中的相同。还针对图5所示的示例P型FET之一示出了指示图2所示的示例N型FET的晶体管端子的参考字母D、S和G。
具体地，在VGA 500的ON和OFF增益状态下，对于VGA 500的部分310中的每一个，晶体管N12的第二端(例如源极端)耦接晶体管N0与N11中的每一个的第二端，并因此通过输入晶体管M1耦合到该部分的相应差分输入端。因此，在VGA 500中，第一部分310-1的晶体管N0、N11和N12中的每一个的第二端可以耦合到差分输入端INP，而第二部分310-2的晶体管N0、N11和N12中的每一个的第一端可以耦合到差分输入端INN。
VGA 500的ON和OFF状态之间的差异出现在部分310中的每一个中的晶体管N12的第一端子(例如，漏极端子)的耦合中。为此，开关布置420被配置为以第一模式(对应VGA 500的ON状态，如下所述)或第二模式(对应VGA 500的OFF状态，如下所述)操作部分310的第二晶体管N12。
在VGA 500的第一模式中，开关布置420被配置为将第一部分310-1的第二晶体管N12的第一端耦合到与第一部分310-1相关联的差分输出端OUTP，并且将第二部分310-2的第二晶体管N12的第一端耦合到与第二部分310-2相关联的差分输出端OUTN，如图5A所示。在VGA 500的这种配置中，对于部分310中的每一个，通过晶体管N11和N12的电流(例如，AC电流)可以同相相加，从而增加负载处的总电流(其可以耦合到VGA 500的输出，例如耦合到VGA 500的差分输出端子)，增加增益，并允许VGA 500的第一和第二部分310-1、310-2的晶体管N11和N12的增益阶跃电路将其最大增益施加到输入信号VIN以产生输出信号IOUT，类似于对VGA 400的描述。因此，类似于VGA 400，VGA 500的第一模式对应于VGA 500的增益步进电路的开启状态。
在VGA 500的第二模式中，开关布置420被配置为将第一部分310-1的第二晶体管N12的第一端子耦合到与第二部分310-2相关联的差分输出端子OUTN，以及如图5B所示，将第二部分310-2的第二晶体管N12的第一端耦合到与第一部分310-1相关联的差分输出端OUTP。在VGA 500的这种配置中，对于每个部分310，从另一部分通过晶体管N12的电流(例如交流电流)可以从通过该部分的晶体管N0和N11的电流中减去，从而降低该部分的总电流，降低增益，并允许VGA 500的第一和第二部分310-1、310-2的晶体管N11和N12的增益阶跃电路将其最小增益应用于输入信号VIN以产生输出信号IOUT，类似于对VGA 400的描述因此，类似于VGA400，VGA 500的第二模式对应于VGA 500的增益步进电路的OFF状态。
为简洁起见，没有提供图5的详细描述，因为除了上面标识的变化之外，它与标识的前述附图的描述基本类似。
图6提供了根据本公开的一些实施例的具有多个增益步进电路602-1至602-K和示例交叉耦合开关布置620的VGA 600的电路图。图6中所示的示例与图2A-2B中所示的示例的相似之处在于在晶体管布置210中使用N型晶体管并且在输入侧实施开关布置620。因此，开关布置620是上述开关布置220的示例实施方式。如图6所示，当使用K个增益阶跃电路602时(其中K可以是任何正整数，例如K可以大于1)，那么每个增益阶跃电路602包括用于晶体管布置210的每个差分部分的第一和第二晶体管N11和N12的指定对(即，每个增益步进电路602总共可以包括4个晶体管)。晶体管N0和M1然后耦合到如本文所述的增益步进电路602中的每一个(换言之，在多个增益步进电路602之间共享)。
开关布置620说明，在一些实施例中，每个增益阶跃电路602的一组4个开关可用于选择性地配置每个增益阶跃电路以在第一模式(即，ON状态)或在第二模式(即，OFF状态)中操作。例如，对于开关布置620，增益步进电路602-1可以被配置为对于差动部分210-1、210-2中的每一个，当开关s1闭合并且开关s2打开时以第一模式操作。另一方面，增益步进电路602-1可以被配置为当对于差分部分210-1、210-2中的每一个的开关s1打开并且开关s2闭合时以第二模式操作。在其他实施例中，可以设想其他开关布置，所有这些都在本公开的范围内。
射频设备和系统示例
在一些实施方案中，本文所述的具有交叉耦合的开关布置的VGA可以包括在无线通信中使用的各种RF设备和系统中。仅出于说明的目的，可包括具有本文所述的交叉耦合开关布置的任何VGA的示例RF设备在图7中示出并在下文进行描述。然而，一般而言，具有如本文所述的交叉耦合开关布置的VGA可以被包括在其他设备和系统中，所有这些都在本公开的范围内。
图7是根据本公开的一些实施例的示例RF设备2200(例如RF收发器)的框图，其中可以实现一个或多个具有交叉耦合开关布置的VGA。
通常，RF设备2200可以是可以支持无线传输和/或接收处于大约3千赫兹(kHz)至大约300吉赫兹(GHz)的RF范围内的电磁波形式的信号的任何设备或系统。在一些实施例中，RF设备2200可以用于无线通信，例如，在任何合适的蜂窝无线通信技术(例如GSM、WCDMA或LTE)的基站(BS)或用户设备(UE)设备中。在又一示例中，RF设备2200可以用作或在例如毫米波无线技术(例如5G无线)的BS或UE设备中使用(即，高频/短波长频谱，例如，频率在约20至60GHz之间的范围内，对应于约5至15毫米之间范围内的波长)。在又一示例中，RF设备2200可以用于使用Wi-Fi技术的无线通信(例如2.4GHz频段，对应约12cm波长，或5.8GHz频段、频谱，对应约5cm波长)，例如，在支持Wi-Fi的设备中，例如台式机、笔记本电脑、视频游戏机、智能手机、平板电脑、智能电视、数字音频播放器、汽车、打印机等。在一些实施方式中，启用Wi-Fi的设备可以是例如智能系统中的节点，其被配置为与其他节点通信，例如，智能传感器。在另一个示例中，RF设备2200可以用于使用蓝牙技术的无线通信(例如，约2.4至约2.485GHz的频段，对应约12厘米的波长)。在其他实施例中，RF设备2200可用于传输和/或接收RF信号以用于通信以外的目的，例如，在汽车雷达系统中，或在诸如MRI的医疗应用中。
在各种实施例中，RF设备2200可以被包括在可以在蜂窝网络中使用的频率分配的FDD或时域双工(TDD)变体中。在FDD系统中，上(即，从UE设备发送到BS的RF信号)下(即，从BS传输到US设备的RF信号)行可以同时使用不同的频段。在TDD系统中，上行链路和下行链路可以使用相同的频率但在不同的时间。
在图7中示出了包括在RF设备2200中的若干组件，但是可以省略或复制这些组件中的任何一个或多个，以适合应用。例如，在一些实施例中，RF设备2200可以是支持RF信号的无线传输和接收两者的RF设备(例如，RF收发器)，在这种情况下，它可以包括此处称为发送(TX)路径的组件和此处称为接收(RX)路径的组件。然而，在其他实施例中，RF设备2200可以是仅支持无线接收的RF设备(例如，RF接收器)，在这种情况下，它可以包括RX路径的组件，但不包括TX路径的组件；或者RF设备2200可以是仅支持无线传输的RF设备(例如，RF发射机)，在这种情况下，它可以包括TX路径的组件，但不包括RX路径的组件。
在一些实施方案中，RF设备2200中包括的一些或全部组件可以附接到一个或多个母板。在一些实施方案中，一些或所有这些组件是在单个芯片上制造的，例如，在单个片上系统(SOC)芯片上。
此外，在各种实施例中，RF设备2200可以不包括图7中所示的一个或多个组件，但是RF设备2200可以包括用于耦合到一个或多个组件的接口电路。例如，RF设备2200可以不包括天线2202，但是可以包括天线2202可以耦合到的天线接口电路(例如，匹配电路、连接器和驱动器电路)。在另一组示例中，RF设备2200可以不包括数字处理单元2208或LO 2206，但是可以包括数字处理单元2208或LO 2206可以耦合到的设备接口电路(例如，连接器和支持电路)。
如图7所示，RF设备2200可以包括天线2202、双工器2204(例如，如果RF设备2200是FDDRF设备；否则，可以省略双工器2204)、LO 2206、数字处理单元2208。还如图7所示，RF设备2200可以包括RX路径，该RX路径可以包括RX路径放大器2212、RX路径预混滤波器2214、RX路径混频器2216、RX路径后混滤波器2218和模数转换器(ADC)2220。如图7进一步所示，RF装置2200可以包括TX路径，该TX路径可以包括TX路径放大器2222、TX路径后混频滤波器2224、TX路径混频器2226、TX路径预混滤波器2228和数模转换器(DAC)2230。更进一步地，RF设备2200还可以包括阻抗调谐器2232、RF开关2234和控制逻辑2236。在各种实施例中，RF设备2200可以包括图7中所示的任何组件的多个实例。在一些实施例中，RX路径放大器2212、TX路径放大器2222、双工器2204和RF开关2234可以被认为形成RF设备2200的RF前端(FE)或者是RF前端(FE)的一部分。在一些实施例中，RX路径放大器2212、TX路径放大器2222、双工器2204和RF开关2234可以被认为形成RF装置2200的RFFE，或者是RF装置2200的RFFE的一部分。在一些实施例中，RX路径混频器2216和TX路径混频器2226(可能带有图7所示的相关预混和后混滤波器)可以被认为形成RF设备2200的RF收发器或者是RF设备2200的RF收发器的一部分(或RF接收器或RF发射器，如果RF设备2200中仅分别包括RX路径或TX路径组件)。在一些实施例中，RF设备2200还可包括一个或多个控制逻辑元件/电路，如图7所示为控制逻辑2236，例如RFFE控制接口。在一些实施例中，控制逻辑2236可经配置以控制操作具有交叉耦合开关布置的一个或多个VGA的至少部分。例如，控制逻辑2236可以被配置为向这里描述的交叉耦合开关布置提供控制信号以指示在给定时间哪些增益阶跃电路应处于导通状态，哪些栅极阶跃电路应处于关断状态。在另一个示例中，控制逻辑2236可以被配置为直接控制如本文所述的交叉耦合开关布置的开关以将单独的增益步进电路置于ON状态或OFF状态。在一些实施例中，控制逻辑2236可用于执行控制RF设备2200内的其他功能，例如增强对复杂RF系统环境的控制、支持包络跟踪技术的实现、降低耗散功率等。
天线2202可以被配置为根据任何无线标准或协议，例如Wi-Fi、LTE或GSM，以及任何其他指定为3G、4G、5G及更高版本的无线协议。如果RF设备2200是FDD收发器，则天线2202可以被配置用于在单独的，即，非重叠和不连续的频带中同时接收和发送通信信号，例如，在彼此间隔例如20MHz的频带中。如果RF设备2200是TDD收发器，则天线2202可以被配置用于在TX和RX路径可以相同或重叠的频带中顺序地接收和发送通信信号。在一些实施方案中，RF设备2200可以是多频带RF设备，在这种情况下，天线2202可以被配置为同时接收在单独频带中具有多个RF分量的信号和/或被配置为同时发送在单独频带中具有多个RF分量的信号。在这样的实施例中，天线2202可以是单个宽带天线或多个频带特定天线(即，多个天线各自被配置为在特定频带中接收和/或发射信号)。在各种实施例中，天线2202可以包括多个天线元件，例如，形成相控天线阵列的多个天线元件(即，可以使用多个天线元件和相移来发送和接收RF信号的通信系统或天线阵列)。与单天线系统相比，相控天线阵列可以提供诸如增益增加、方向控制能力和同时通信等优点。在一些实施方案中，RF设备2200可以包括一个以上的天线2202以实现天线分集。在一些这样的实施例中，可以部署RF开关2234以在不同天线之间切换。
天线2202的输出可以耦合到双工器2204的输入。双工器2204可以是被配置用于过滤多个信号以允许通过双工器2204和天线2202之间的单个路径进行双向通信的任何合适的组件。双工器2204可以被配置用于向RF设备2200的RX路径提供RX信号并且用于从RF设备2200的TX路径接收TX信号。
RF设备2200可以包括一个或多个LO 2206，其被配置为提供LO信号，该LO信号可以用于天线2202接收的RF信号的下变频和/或要由天线2202发射的信号的上变频。
RF设备2200可以包括数字处理单元2208，其可以包括一个或多个处理设备。数字处理单元2208可以被配置为执行与RX和/或TX信号的数字处理相关的各种功能。此类功能的示例包括但不限于抽取/下采样、纠错、数字下变频或上变频、直流偏移抵消、自动增益控制等。虽然图7中未示出，但在一些实施方案中，射频器件2200还可以包括存储设备，配置为与数字处理单元2208协作。
转向可以包括在RF设备2200中的RX路径的细节，在一些实施例中，RX路径放大器2212可以包括LNA。在一些实施例中，RX路径放大器2212可以包括具有根据本公开的任何实施例的交叉耦合开关布置的VGA。RX路径放大器2212的输入可以耦合到天线2202的天线端口(未示出)，例如，经由双工器2204。RX路径放大器2212可以放大由天线2202接收的RF信号。
RX路径放大器2212的输出可以耦合到RX路径预混滤波器2214的输入，该滤波器可以是谐波或带通(例如，低通)滤波器，配置为过滤接收到的已由RX路径放大器2212放大的RF信号。
RX路径预混滤波器2214的输出可以耦合到RX路径混频器2216的输入，也称为下变频器。RX路径混频器2216可以包括两个输入和一个输出。第一输入可以被配置为接收RX信号，其可以是电流信号，指示由天线2202接收的信号(例如，第一输入可以接收RX路径预混滤波器2214的输出)。第二输入可以被配置为从本地振荡器2206之一接收LO信号。然后RX路径混频器2216可以混合在其两个输入处接收的信号以生成下变频的RX信号，在RX路径混频器2216的输出端提供。如这里所使用的，下变频是指将接收到的RF信号与LO信号混合以生成较低频率的信号的过程。特别地，TX路径混频器(例如，下变频器)2216可以被配置为当在两个输入端口处提供两个输入频率时在输出端口处产生和和/或差频。在一些实施方案中，RF设备2200可以实现直接变频接收机(DCR)，也称为零差、同步或零中频接收机，在这种情况下，RX路径混频器2216可以被配置为使用与无线电信号的载波频率相同或非常接近的LO信号来解调传入的无线电信号。在其他实施例中，RF设备2200可以利用下变频到中频(IF)。IF可用于超外差无线电接收器，其中在接收信号中的信息的最终检测完成之前，接收的RF信号被转换为IF。出于多种原因，转换为IF可能很有用。例如，当使用多级滤波器时，它们都可以设置为固定频率，这使得它们更容易构建和调整。在一些实施方案中，RX路径混频器2216可以包括几个这样的IF转换级。
尽管在图7的RX路径中示出了单个RX路径混频器2216，但是在一些实施方案中，RX路径混频器2216可以被实现为正交下变频器，在这种情况下它将包括第一RX路径混频器和第二个RX路径混频器。第一RX路径混频器可以被配置为通过将天线2202接收的RX信号和LO2206提供的LO信号的同相分量混合来执行下变频以生成同相(I)下变频的RX信号。第二RX路径混频器可以被配置为通过混合由天线2202接收的RX信号和由LO 2206提供的LO信号的正交分量，执行下变频以生成正交(Q)下变频的RX信号(正交分量是与LO信号的同相分量同相偏移90度的分量)。可以将第一RX路径混频器的输出提供给I信号路径，并且可以将第二RX路径混频器的输出提供给Q信号路径，Q信号路径可以与I信号路径相差90度。
RX路径混频器2216的输出可以可选地耦合到RX路径后混频滤波器2218，其可以是低通滤波器。如果RX路径混频器2216是如上所述实现第一和第二混频器的正交混频器，则分别在第一和第二混频器的输出端提供的同相和正交分量可以耦合到包括在滤波器2218中的各个单独的第一和第二RX路径后混频滤波器。
ADC 2220可以被配置为将来自RX路径混频器2216的混合RX信号从模拟域转换为数字域。ADC 2220可以是正交ADC，其类似于RX路径正交混频器2216，可以包括两个ADC，配置为数字化在同相和正交分量中分离的下变频RX路径信号。ADC 2220的输出可以提供给数字处理单元2208，其被配置为执行与RX信号的数字处理相关的各种功能，从而可以提取在RX信号中编码的信息。
转到可以包括在RF设备2200中的TX路径的细节，稍后将由天线2202发送的数字信号(TX信号)可以从数字处理单元2208提供给DAC 2230。对于ADC 2220，DAC 2230可以包括两个DAC，其被配置为分别将数字I-和Q-路径TX信号分量转换为模拟形式。
可选地，DAC 2230的输出可以耦合到TX路径预混滤波器2228，该滤波器可以是带通(例如，低通)滤波器(或一对带通滤波器，例如低通滤波器，在正交处理的情况下)，被配置为从DAC 2230输出的模拟TX信号中滤除所需频带之外的信号分量。然后可将数字TX信号提供给TX路径混频器2226，其也可称为上变频器。类似于RX路径混频器2216，TX路径混频器2226可以包括一对TX路径混频器，用于同相和正交分量混频。类似于可以包括在RX路径中的第一和第二RX路径混频器，TX路径混频器2226的每个TX路径混频器可以包括两个输入和一个输出。第一输入可以接收由相应的DAC 2230转换为模拟形式的TX信号分量，这些分量将被上变频以生成要发送的RF信号。第一TX路径混频器可以通过将由DAC 2230转换为模拟形式的TX信号分量与从LO 2206提供的TX路径LO信号的同相分量混合来生成同相(I)上变频信号(在各种实施例中，LO 2206可以包括多个不同的本地振荡器或被配置为为RX路径中的混频器2216和TX路径中的混频器2226提供不同的本地振荡器频率)。第二TX路径混频器可以通过将由DAC 2230转换为模拟形式的TX信号分量与TX路径本地振荡器信号的正交分量混合来生成正交相位(Q)上变频信号。可以将第二TX路径混频器的输出添加到第一TX路径混频器的输出以创建真实的RF信号。每个TX路径混频器的第二输入可以耦合到本地振荡器2206。
可选地，RF设备2200可以包括TX路径后混频滤波器2224，配置为对TX路径混频器2226的输出进行滤波。
在一些实施方案中，TX路径放大器2222可以包括一个或多个PA，例如PA332的阵列330。在一些实施方案中，根据本公开的任何实施例，TX路径放大器2222可以包括具有交叉耦合开关布置的VGA。
在各种实施例中，RX路径预混滤波器2214、RX路径后混滤波器2218、TX后混滤波器2224和TX预混滤波器2228中的任一个可被实现为RF滤波器。在一些实施方案中，RF滤波器可以实现为多个RF滤波器或滤波器组。滤波器组可以包括可以耦合到开关(例如RF开关2234)的多个RF滤波器，，被配置为选择性地切换多个RF滤波器中的任何一个打开和关闭(例如，激活多个RF滤波器中的任何一个)，以实现滤波器组的所需滤波特性(即，为了对滤波器组进行编程)。例如，当RF设备2200是或被包括在BS或UE设备中时，这样的滤波器组可以用于在不同的RF频率范围之间切换。在另一个示例中，这样的滤波器组可以是可编程的以抑制不同双工距离上的TX泄漏。
阻抗调谐器2232可以包括任何合适的电路，其被配置为匹配不同RF电路的输入和输出阻抗以最小化RF设备2200中的信号损失。例如，阻抗调谐器2232可以包括天线阻抗调谐器。能够调谐天线2202的阻抗可能是特别有利的，因为天线的阻抗是RF设备2200处于例如天线的阻抗变化取决于例如天线是否握在手中、放置在车顶上等环境的函数。
如上所述，RF开关2234可以是配置为通过传输路径路由高频信号的设备，例如，以便在图7中所示的任何一个组件的多个实例之间选择性地切换，例如，以实现RF设备2200的期望行为和特性。例如，在一些实施例中，RF开关可用于在不同天线2202之间切换。在其他实施例中，RF开关可用于在RF设备2200的多个RF滤波器之间切换(例如，通过选择性地打开和关闭RF滤波器)。典型地，RF系统将包括多个这样的RF开关。
RF设备2200提供简化版本，并且在进一步的实施例中，可以包括未在图7中具体示出的其他组件。例如，RF设备2200的RX路径可以包括RX路径混频器2216和ADC 2220之间的电流到电压放大器，其可以被配置为放大下变频信号并将其转换为电压信号。在另一个示例中，RF设备2200的RX路径可以包括用于产生平衡信号的平衡不平衡变压器。在又一示例中，RF设备2200还可以包括时钟发生器，其可以例如包括合适的锁相环(PLL)，被配置为接收参考时钟信号并使用它来对ADC 2220、DAC 2230的操作进行计时，和/或也可由本地振荡器2206使用以生成要在RX路径或TX路径中使用的本地振荡器信号的操作进行计时。
示例数据处理系统
图8提供了图示根据本公开的一些实施例的示例数据处理系统2300的框图，该示例数据处理系统2300可以被配置为利用本文所述的交叉耦合开关布置来控制一个或多个VGA的操作。例如，数据处理系统2300可以被配置为使用参考图1-7描述的交叉耦合开关布置来实现或控制操作一个或多个VGA的部分。在一些实施例中，数据处理系统2300可以被配置为实现图7中所示的控制逻辑2236的至少一部分。
如图8所示，数据处理系统2300可以包括至少一个处理器2302，例如硬件处理器2302，通过系统总线2306耦合到存储器元件2304。因此，数据处理系统可以在存储器元件2304内存储程序代码。此外，处理器2302可以执行经由系统总线2306从存储器元件2304访问的程序代码。一方面，数据处理系统可以被实现为适合于存储和/或执行程序代码的计算机。然而，应当理解，数据处理系统2300可以以包括能够执行本公开中描述的功能的处理器和存储器的任何系统的形式来实现。
在一些实施方案中，处理器2302可以执行软件或算法来执行本公开中所讨论的活动，特别是与操作一个或多个具有如本文所述的交叉耦合开关布置的VGA有关的活动。处理器2302可以包括提供可编程逻辑的硬件、软件或固件的任何组合，包括作为非限制性示例的微处理器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑阵列(PLA)、专用集成电路(IC)(ASIC)，或虚拟机处理器。处理器2302可以通信地耦合到存储器元件2304，例如在直接存储器存取(DMA)配置中，使得处理器2302可以从存储器元件2304读取或写入存储器元件2304。
一般而言，存储器元件2304可包括任何合适的易失性或非易失性存储器技术，包括双倍数据速率(DDR)随机存取存储器(RAM)、同步RAM(SRAM)、动态RAM(DRAM)、闪存、只读存储器(ROM)、光学介质、虚拟存储器区域、磁性或磁带存储器，或任何其他合适的技术。除非另有说明，否则本文讨论的任何存储器元件应被解释为包含在广义术语“存储器”内。可以在任何数据库、寄存器、控制列表、高速缓存或存储结构中提供被测量、处理、跟踪或发送到数据处理系统2300的任何组件或从数据处理系统2300的任何组件发送的信息，所有这些都可以在任何合适的时间范围内参考。任何这样的存储选项都可以包括在此处使用的广义术语“存储器”内。类似地，此处描述的任何潜在处理元件、模块和机器应被解释为包含在广义术语“处理器”内。本图中所示的每个元件，说明具有如图1-7所示的交叉耦合开关布置的VGA的任何元件，还可以包括用于在网络环境中接收、传输和/或以其他方式传送数据或信息的合适的接口，以便它们可以与例如数据处理系统2300通信。
在某些示例实施方式中，可以通过在一个或多个有形媒体中编码的逻辑来实施具有这里概述的交叉耦合开关布置的VGA的机制，该有形媒体可以包括非暂时性媒体，例如在ASIC、DSP指令、由处理器或其他类似机器执行的软件(可能包括目标代码和源代码)中提供的嵌入式逻辑等。在这些情况中的一些情况下，存储元件，例如图8中所示的存储器元件2304可以存储用于这里描述的操作的数据或信息。这包括能够存储被执行以执行这里描述的活动的软件、逻辑、代码或处理器指令的存储器元件。处理器可以执行与数据或信息相关联的任何类型的指令以实现这里详述的操作。在一个示例中，诸如图8中所示的处理器2302之类的处理器可以将元件或物品(数据)从一种状态或事物转换为另一种状态或事物。在另一个示例中，这里概述的活动可以用固定逻辑或可编程逻辑(例如，由处理器执行的软件/计算机指令)来实现，并且这里标识的元件可以是某种类型的可编程处理器、可编程数字逻辑(例如，FPGA、DSP、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))或包括数字逻辑、软件、代码、电子指令或其任何合适的组合的ASIC。
存储器元件2304可以包括一个或多个物理存储器设备，例如本地存储器2308和一个或多个大容量存储设备2310。本地存储器可以指在程序代码的实际执行期间通常使用的RAM或其他非持久性存储器设备。大容量存储设备可以实现为硬盘驱动器或其他持久数据存储设备。处理系统2300还可包括一个或多个高速缓存存储器(未示出)，其提供至少一些程序代码的临时存储以减少在执行期间必须从大容量存储设备2310检索程序代码的次数。
如图8所示，存储器元件2304可以存储应用程序2318。在各种实施例中，应用程序2318可以存储在本地存储器2308、一个或多个大容量存储设备2310中，或者与本地存储器和大容量存储设备分开。应当理解，数据处理系统2300还可以执行能够促进应用程序2318的执行的操作系统(图8中未示出)。以可执行程序代码的形式实现的应用程序2318可以由数据处理系统2300执行，例如，由处理器2302执行。响应于应用的执行，数据处理系统2300可以被配置为执行这里描述的一个或多个操作或方法步骤。
被描述为输入设备2312和输出设备2314的输入/输出(I/O)设备可选地可以耦合到数据处理系统。输入设备的示例可以包括但不限于键盘、诸如鼠标之类的定点设备等。输出设备的示例可以包括但不限于监视器或显示器、扬声器等。在一些实施方案中，输出设备2314可以是任何类型的屏幕显示器，例如等离子显示器、液晶显示器(LCD)、有机发光二极管(OLED)显示器、电致发光(EL)显示器或任何其他指示器，例如表盘、气压计或LED。在一些实施方式中，系统可以包括用于输出设备2314的驱动器(未示出)。输入和/或输出设备2312、2314可以直接地或通过介入的I/O控制器耦合到数据处理系统。
在一个实施例中，输入和输出设备可以被实现为组合的输入/输出设备(在图8中用围绕输入设备2312和输出设备2314的虚线示出)。这种组合设备的示例是触敏显示器，有时也称为“触摸屏显示器”或简称为“触摸屏”。在这样的实施例中，可以通过在触摸屏显示器上或附近的物理对象的移动来提供对设备的输入，所述物理对象诸如用户的触笔或手指。
网络适配器2316也可以可选地耦合到数据处理系统，以使其能够通过介入私有或公共网络而耦合到其他系统、计算机系统、远程网络设备和/或远程存储设备。网络适配器可以包括用于接收由所述系统、设备和/或网络发送到数据处理系统2300的数据的数据接收器，以及用于将数据从数据处理系统2300发送到所述系统、设备和/或网络的数据发送器。调制解调器、电缆调制解调器和以太网卡是可与数据处理系统2300一起使用的不同类型网络适配器的示例。
选择例子
以下段落提供了本文公开的实施例的各种示例。
示例1提供被配置为接收差分输入信号并基于差分输入信号和期望增益生成输出信号的VGA。VGA包括：晶体管布置，包括多个晶体管，每个晶体管具有第一端、第二端和第三端；和开关布置，其中所述晶体管布置包括第一部分和第二部分(例如差分电路的正(P)和负(N)侧)，每个部分与用于接收相应差分输入信号(例如，第一部分耦合到本文描述的差分输入端INP，并且被配置为接收第一差分输入信号(例如，基于晶体管布置的偏压VB和输入电压信号VIN之和的电压信号VINP，例如VINP＝VB+VIN)，同时第二部分耦合到本文描述的差分输入端INN，并且被配置为接收第二差分输入信号(例如，基于晶体管布置的偏压VB和输入电压信号VIN之和的电压信号VINN，例如VINN＝VB-VIN))的相应(即不同)差分输入端相关联(例如耦合到或具有)。而且，所述晶体管布置的多个晶体管在每一部分中包括第一晶体管(例如本文描述的晶体管N11)和第二晶体管(例如本文描述的晶体管N12)。甚至，所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中在第一模式中，所述第一部分的第二晶体管的第二端耦合到与所述第一部分相关联的差分输入端，并且所述第二部分的第二晶体管的第二端耦合到与第二部分相关联的差分输入端，并且在第二模式中，所述第一部分的第二晶体管的第二端耦合到与所述第二部分相关联的差分输入端，并且所述第二部分的第二晶体管的第二端耦合到与所述第一部分相关联的差分输入端。
示例2提供根据示例1的VGA，其中每个部分与用于提供相应差分输出信号的相应差分输出端相关联(例如，第一部分耦合到差分输出端OUTP，而第二部分耦合到差分输出端OUTN，如本文所述)，并且对于每个部分，该部分的第一和第二晶体管中的每一个的第一端耦合到与该部分相关联的差分输出端，并且该部分的第一晶体管的第二端耦合到与该部分相关联的差分输入端。
示例3提供根据示例1或2的VGA，其中所述晶体管布置的多个晶体管在每一部分中包括输入晶体管(例如本文描述的晶体管M1)，对于每个部分，对于每个部分，该部分的第一晶体管的第二端经由该部分的输入晶体管耦合到与该部分相关联的差分输入端,在第一模式中，所述第一部分的第二晶体管的第二端经由所述第一部分的输入晶体管耦合到与所述第一部分相关联的差动输入端，并且所述第二部分的第二晶体管的第二端经由所述第二部分的输入晶体管耦合到与所述第二部分相关联的差分输入端，并且在第二模式中，所述第一部分的第二晶体管的第二端经由所述第二部分的输入晶体管耦合到与所述第二部分相关联的差分输入端并且所述第二部分的第二晶体管的第二端经由所述第一部分的输入晶体管耦合到与所述第一部分相关联的差分输入端。
示例4提供根据前述示例中的任一个的VGA，其中所述晶体管布置的多个晶体管在每一部分中包括输入晶体管(例如本文描述的晶体管M1)，并且对于每个部分，该部分的第一晶体管的第二端通过该部分的第一晶体管的第二端耦合到该部分的输入晶体管的第一端并且该部分的输入晶体管的第三端耦合到与该部分相关联的差分输入端而耦合到与该部分相关联的差分输入端。在第一模式中，第一部分的第二晶体管的第二端通过下列方式耦合到与第一部分相关联的差动输入端：第一部分的第二晶体管的第二端耦合到第一部分的输入晶体管的第一端，而第一部分的输入晶体管的第三端耦合到与第一部分相关联的差分输入端；和第二部分的第二晶体管的第二端通过下列方式耦合到与第二部分相关联的差动输入端：第二部分的第二晶体管的第二端耦合到第二部分的输入晶体管的第一端，而第二部分的输入晶体管的第三端耦合到与第二部分相关联的差分输入端。在第二模式中，第一部分的第二晶体管的第二端通过下列方式耦合到与第二部分相关联的差动输入端：第一部分的第二晶体管的第二端耦合到第二部分的输入晶体管的第一端，而第二部分的输入晶体管的第三端耦合到与第二部分相关联的差分输入端；和第二部分的第二晶体管的第二端通过下列方式耦合到与第一部分相关联的差分输入端：第二部分的第二晶体管的第二端耦合到第一部分的输入晶体管的第一端，而第一部分的输入晶体管的第三端耦合到与第一部分相关联的差分输入端。
示例5提供根据前述示例中的任一个的VGA，其中每个部分与用于提供相应差分输出信号的相应差分输出端相关联(例如，第一部分耦合到差分输出端子OUTP，而第二部分耦合到差分输出端子OUTN，如本文所述)，所述晶体管布置的多个晶体管在每一部分中包括共享晶体管(例如本文描述的晶体管N0)，并且对于每个部分，该部分的共享晶体管的第一端耦合到与该部分相关联的差分输出端，并且该部分的共享晶体管的第二端耦合到与该部分相关联的差分输入端。
示例6提供根据示例5的VGA，对于每个部分，第一晶体管、第二晶体管和共享晶体管中的每一个的第三端耦合到一个或多个偏置电压。
示例7提供根据前述示例中的任一个的VGA，其中所述第一部分的第一和第二晶体管与所述第二部分的第一和第二晶体管形成第一增益阶跃电路,所述晶体管布置包括多个增益阶跃电路，每个增益阶跃电路实现为第一增益阶跃电路，并且所述开关布置被配置为在所述第一模式或所述第二模式中选择性地操作所述多个增益阶跃电路中的每一个的每个部分的第一和第二晶体管。
示例8提供根据示例7的VGA，其中所述开关布置被配置为基于多个增益阶跃电路中的每一个的控制信号在所述第一模式或所述第二模式中选择性地操作所述多个增益阶跃电路中的每一个的每个部分的第一和第二晶体管。
示例9提供根据前述示例中的任一个的VGA，其中所述第一部分的第一和第二晶体管与所述第二部分的第一和第二晶体管形成第一增益阶跃电路，任一前述示例的第一模式和第二模式分别是第一增益阶跃电路的第一模式和第二模式，晶体管布置的多个晶体管在每个部分中还包括第三晶体管(例如，如本文所述但属于第二增益阶跃电路晶体管N11，)和第四晶体管(例如，如本文所述但属于第二增益阶跃电路的晶体管N12)，以及所述第一部分的第三和第四晶体管与所述第二部分的第三和第四晶体管形成第二增益阶跃电路。而且，所述开关布置被配置为在所述第二增益阶跃电路的第一模式或第二模式中操作每个部分的第三和第四晶体管，其中在所述第二增益阶跃电路的第一模式中，所述第一部分的第四晶体管的第二端耦合到与所述第一部分相关联的差分输入端，并且所述第二部分的第四晶体管的第二端耦合到与所述第二部分相关联的差分输入端；和在所述第二增益阶跃电路的第二模式中，所述第一部分的第四晶体管的第二端耦合到与所述第二部分相关联的差分输入端，并且所述第二部分的第四晶体管的第二端耦合到与所述第一部分相关联的差分输入端。
示例10提供被配置为接收差分输入信号并基于差分输入信号和期望增益生成输出信号的VGA。VGA包括：晶体管布置，包括多个晶体管，每个晶体管具有第一端、第二端和第三端；和开关布置，其中所述晶体管布置包括第一部分和第二部分(例如差分电路的正(P)和负(N)侧)，每个部分与用于提供相应差分输出信号(例如，第一部分耦合到差分输出端OUTP，而第二部分耦合到差分输出端子OUTN，本文所述)的相应(即不同)差分输出端相关联(例如耦合到或具有)，并且所述晶体管布置的多个晶体管在每一部分中包括第一晶体管(例如本文描述的晶体管N11)和第二晶体管(例如本文描述的晶体管N12)。而且，所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中在第一模式中，所述第一部分的第二晶体管的第一端耦合到与所述第一部分相关联的差分输出端，并且所述第二部分的第二晶体管的第一端耦合到与所述第二部分相关联的差分输出端，和在第二模式中，所述第一部分的第二晶体管的第一端耦合到与所述第二部分相关联的差分输出端，并且所述第二部分的第二晶体管的第一端耦合到与所述第一部分相关联的差分输出端。
示例11提供根据示例10的VGA，其中每个部分与用于接收相应差分输入信号的相应(即不同)差分输入端相关联，并且对于每个部分，该部分的第一和第二晶体管中的每一个的第二端耦合到与该部分相关联的差分输入端，并且该部分的第一晶体管的第一端耦合到与该部分相关联的差分输出端。
示例12提供根据示例10或11的VGA，其中所述晶体管布置的多个晶体管在每一部分中包括输入晶体管(例如本文描述的晶体管M1)，并且对于每个部分，该部分的第一和第二晶体管中的每一个的第二端耦合到该部分的输入晶体管。
示例13提供根据示例12的VGA，其中每个部分与用于接收相应差分输入信号(例如，第一部分耦合到本文描述的差分输入端INP，并且被配置为接收第一差分输入信号(例如，基于晶体管布置的偏压VB和输入电压信号VIN之和的电压信号VINP，例如VINP＝VB+VIN)，同时第二部分耦合到本文描述的差分输入端INN，并且被配置为接收第二差分输入信号(例如，基于晶体管布置的偏压VB和输入电压信号VIN之和的电压信号VINN，例如VINN＝VB-VIN))的相应(即不同)差分输入端相关联(例如耦合到或具有)，并且对于每个部分，该部分的第一和第二晶体管中的每一个的第二端耦合到该部分的输入晶体管的第一端，并且该部分的输入晶体管的第三端耦合到与该部分相关联的差分输入端。
示例14提供根据示例10-13中任一项的VGA，其中每个部分与用于接收相应差分输入信号的相应(即不同)差分输入端相关联，并且对于每个部分，该部分的第一和第二晶体管中的每一个的第二端耦合到与该部分相关联的差分输入端，并且该部分的第一晶体管的第一端耦合到与该部分相关联的差分输出端，其中每个部分与用于接收相应差分输入信号的相应(即不同)差分输入端相关联，所述晶体管布置的多个晶体管在每一部分中包括共享晶体管(例如本文描述的晶体管N0)，并且对于每个部分，该部分的共享晶体管的第一端耦合到与该部分相关联的差分输出端，并且该部分的共享晶体管的第二端耦合到与该部分相关联的差分输入端。
示例15提供根据示例14的VGA，其中对于每个部分，第一晶体管、第二晶体管和共享晶体管中的每一个的第三端耦合到一个或多个偏置电压。
示例16提供根据示例10-15中任一项的VGA，其中所述第一部分的第一和第二晶体管与所述第二部分的第一和第二晶体管形成第一增益阶跃电路，所述晶体管布置包括多个增益阶跃电路，每个增益阶跃电路实现为第一增益阶跃电路，和所述开关布置被配置为在所述第一模式或所述第二模式中选择性地操作所述多个增益阶跃电路中的每一个的每个部分的第一和第二晶体管。
示例17提供根据示例16的VGA，其中所述开关布置被配置为基于多个增益阶跃电路中的每一个的控制信号在所述第一模式或所述第二模式中选择性地操作所述多个增益阶跃电路中的每一个的每个部分的第一和第二晶体管。
示例18提供根据前述示例中的任一个的VGA，其中在操作期间，每个部分的第一晶体管和第二晶体管中的每个都被配置为导通电流，而不管每个部分的第一晶体管和第二晶体管是操作在所述第一模式还是所述第二模式。
示例19提供根据前述示例中的任一个的VGA，其中在操作期间，在第一模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流增加负载处的总电流，并且在第二模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流降低负载处的总电流。在本文中，术语“增加”和“减少”用于指由于第一和第二部分中共享晶体管N0和第一晶体管N11中的AC电流，负载处的总电流(例如AC电流)相对于负载处的电流的变化。
示例20提供根据示例1-19中任一项的VGA，其中多个晶体管中的每一个是N型晶体管(例如，NMOS或NPN晶体管)。
示例21提供根据示例1-19中任一项的VGA，其中多个晶体管中的每一个是P型晶体管(例如，PMOS或PNP晶体管)。
示例22提供根据示例1-21中任一个的VGA，其中多个晶体管中的每一个是FET(例如，NMOS或PMOS晶体管)，并且对于每个FET，第一端是FET的漏极端，第二端为场效应管的源极端，并且第三端为场效应管的栅极端。
示例23提供根据示例1-21中任一个的VGA，其中多个晶体管中的每一个是BJT(例如，NPN或PNP晶体管)，并且对于每个BJT，第一端是BJT的集电极端，第二端是BJT的发射极端，并且第三端是BJT的基极端。
示例24提供被配置为接收差分输入信号并基于差分输入信号和期望增益生成输出信号的VGA。VGA包括：晶体管布置，包括多个晶体管；和开关布置，其中所述晶体管布置包括第一部分和第二部分(例如差分电路的正(P)和负(N)侧)，每个部分与用于接收相应差分输入信号的相应差分输入端和用于提供相应差分输出信号的相应差分输出端相关联，所述晶体管布置的多个晶体管在每一部分中包括第一晶体管(例如本文描述的晶体管N11)和第二晶体管(例如本文描述的晶体管N12)，并且所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管。而且，对于每个部分，在第一模式中，通过该部分的第二晶体管的电流被添加到通过该部分的第一晶体管的电流，并且在第二模式中，从通过该部分的第一晶体管的电流中减去通过该部分的第二晶体管的电流。
示例25提供根据示例24的VGA，其中在操作期间，每个部分的第一晶体管和第二晶体管中的每个都被配置为导通电流，而不管每个部分的第一晶体管和第二晶体管是操作在所述第一模式还是所述第二模式。
示例26提供根据示例24或25的VGA，其中在操作期间，在第一模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流增加负载处的总电流，并且在第二模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流降低负载处的总电流。
示例27提供根据示例24-26中任一项的VGA，其中晶体管布置的多个晶体管在每个部分中包括输入晶体管(例如本文描述的晶体管M1)，并且对于每个部分，该部分的第一和第二晶体管中的每一个都耦合到该部分的输入晶体管。
示例28提供根据示例27的VGA，其中所述多个晶体管中的每个晶体管包括第一端、第二端和第三端，并且其中对于每个部分，该部分的输入晶体管的第一端耦合到该部分的第一晶体管的第二端。
示例29提供根据示例28的VGA，其中对于每个部分，所述第一晶体管和所述第二晶体管中的每一个的第三端耦合一或多个偏压信号。
示例30提供根据示例24-29中任一项的VGA，其中所述多个晶体管中的每个晶体管包括第一端、第二端和第三端。在这种VGA中，在第一模式中，该部分的第二晶体管的第一端耦合该部分的第一晶体管的第一端，并且该部分的第二晶体管的第二端耦合该部分的第一晶体管的第二端，和在第二模式中，或者该部分的第二晶体管的第一端耦合另一部分的第一晶体管的第一端，或者该部分的第二晶体管的第二端耦合另一部分的第一晶体管的第二端。
示例31提供一种包括根据前述示例中的任一个的VGA的电子设备。
示例32提供根据示例31的电子设备，其中电子设备是RF收发器的波束形成器。
示例33提供根据示例31提供电子设备，其中电子设备是RF收发器。
示例34提供根据示例31-33中任一项的电子设备，其中所述电子设备为无线蜂窝网络的基站。
示例35提供根据示例31-33中任一项的电子设备，其中所述电子设备是有线通信网络的收发器。
变化和实现
虽然以上参照图1-8中所示的示例性实施方式描述了本公开的实施例，但是本领域技术人员将意识到上述各种教导适用于多种其他实施方式。在某些情况下，本文讨论的特征可适用于汽车系统、医疗系统、科学仪器、无线和有线通信、无线电、雷达和遥感系统。
在上述实施例的讨论中，系统的部件，例如移相器、混频器、晶体管、电阻器、电容器、放大器和/或其他部件可以容易被替换、替换或以其他方式修改以适应特定的电路需求。此外，应当注意，互补电子设备、硬件、软件等的使用提供了同样可行的选择，用于实现与本文所述的具有交叉耦合开关布置的VGA相关的本公开的教导。
在其中可以实现具有如本文提出的交叉耦合开关布置的一个或多个VGA的各种系统的部分可以包括电子电路以执行本文描述的功能。在一些情况下，系统的一个或多个部分可以由专门配置用于执行这里描述的功能的处理器来提供。例如，处理器可以包括一个或多个专用组件，或者可以包括被配置为执行这里描述的功能的可编程逻辑门。该电路可以在模拟域、数字域或混合信号域中运行。在一些情况下，处理器可以被配置为通过执行存储在非暂时性计算机可读存储介质上的一个或多个指令来执行这里描述的功能。
在一个示例实施例中，可以在相关联的电子设备的板上实现本附图的任意数量的电路。该板可以是通用电路板，可以容纳电子设备内部电子系统的各种部件，并且进一步为其他外围设备提供连接器。更具体地，板可以提供电连接，系统的其他部件可以通过该电连接进行电通信。任何合适的处理器(包括DSP、微处理器、支持芯片组等)、计算机可读的非暂时性存储元件等可以根据特定的配置需求、处理需求、计算机设计等适当地耦合到板。其他组件，如外部存储器、附加传感器、用于音频/视频显示的控制器和外围设备可以作为插件卡通过电缆连接到板上，或集成到板本身中。在各种实施例中，本文描述的功能可以以仿真形式实现为在一个或多个可配置(例如，可编程)元件内运行的软件或固件，这些元件以支持这些功能的结构布置。提供仿真的软件或固件可以在非暂时性计算机可读存储介质上提供，该存储介质包括允许处理器执行那些功能的指令。
在另一示例实施例中，本附图的电路可以实现为独立模块(例如，具有配置为执行特定应用程序或功能的相关组件和电路的设备)或实现为插入到电子设备的专用硬件中的模块。注意，本公开的特定实施例可以容易地部分地或全部地包括在SOC封装中。SOC代表将计算机或其他电子系统的组件集成到单个芯片中的IC。它可能包含数字、模拟、混合信号以及通常的RF功能：所有这些功能都可以在单个芯片基板上提供。其他实施例可以包括多芯片模块(MCM)，其中多个单独的IC位于单个电子封装内并且被配置为通过电子封装彼此紧密交互。
还必须注意的是，此处概述的所有规格、尺寸和关系(例如，图1-8的系统中所示的组件数量)仅用于示例和教导的目的。在不脱离本公开的精神或所附权利要求的范围的情况下，此类信息可以有相当大的变化。应当理解，可以以任何合适的方式合并系统。沿着类似的设计备选方案，本图中所示的电路、组件、模块和元件中的任何一个都可以以各种可能的配置进行组合，所有这些显然都在本说明书的广泛范围内。在前面的描述中，已经参考特定的处理器和/或组件布置描述了示例实施例。在不脱离所附权利要求的范围的情况下，可以对这些实施例进行各种修改和改变。因此，描述和附图被认为是说明性的而不是限制性的。
同样重要的是要注意，与在此提出的具有交叉耦合开关布置的VGA相关的功能仅说明了一些可能的功能，这些功能可以由RF系统执行或在RF系统内执行。在不脱离本公开的范围的情况下，可以适当地删除或移除这些操作中的一些操作，或者可以显着修改或改变这些操作。在不脱离本公开的教导的情况下，本文描述的实施例提供了实质性的灵活性，因为可以提供任何合适的布置、时间顺序、配置和计时机制。

Claims (20)

1.可变增益放大器(VGA)，包括：
晶体管布置，包括多个晶体管，每个晶体管具有第一端、第二端和第三端；和
开关布置，
其中：
所述晶体管布置包括第一部分和第二部分，每个部分与用于接收相应差分输入信号的相应差分输入端相关联，
所述晶体管布置的多个晶体管在每一部分中包括第一晶体管和第二晶体管，和
所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中：
在第一模式中，所述第一部分的第二晶体管的第二端耦合到与所述第一部分相关联的差分输入端，并且所述第二部分的第二晶体管的第二端耦合到与第二部分相关联的差分输入端，和
在第二模式中，所述第一部分的第二晶体管的第二端耦合到与所述第二部分相关联的差分输入端，并且所述第二部分的第二晶体管的第二端耦合到与所述第一部分相关联的差分输入端。
2.根据权利要求1所述的VGA，其中:
每个部分与用于提供相应差分输出信号的相应差分输出端相关联，和
对于每个部分，该部分的第一和第二晶体管中的每一个的第一端耦合到与该部分相关联的差分输出端，并且该部分的第一晶体管的第二端耦合到与该部分相关联的差分输入端。
3.根据权利要求1所述的VGA，其中：
所述晶体管布置的多个晶体管在每一部分中包括输入晶体管，
对于每个部分，该部分的第一晶体管的第二端经由该部分的输入晶体管耦合到与该部分相关联的差分输入端，
在第一模式中，所述第一部分的第二晶体管的第二端经由所述第一部分的输入晶体管耦合到与所述第一部分相关联的差动输入端，并且所述第二部分的第二晶体管的第二端经由所述第二部分的输入晶体管耦合到与所述第二部分相关联的差分输入端，和
在第二模式中，所述第一部分的第二晶体管的第二端经由所述第二部分的输入晶体管耦合到与所述第二部分相关联的差分输入端，并且所述第二部分的第二晶体管的第二端经由所述第一部分的输入晶体管耦合到与所述第一部分相关联的差分输入端。
4.根据权利要求1所述的VGA，其中:
每个部分与用于提供相应差分输出信号的相应差分输出端相关联，
所述晶体管布置的多个晶体管在每一部分中包括共享晶体管，和
对于每个部分，该部分的共享晶体管的第一端耦合到与该部分相关联的差分输出端，并且该部分的共享晶体管的第二端耦合到与该部分相关联的差分输入端。
5.根据权利要求1所述的VGA，其中:
所述第一部分的第一和第二晶体管与所述第二部分的第一和第二晶体管形成第一增益阶跃电路，
所述晶体管布置包括多个增益阶跃电路，每个增益阶跃电路实现为第一增益阶跃电路，和
所述开关布置被配置为在所述第一模式或所述第二模式中选择性地操作所述多个增益阶跃电路中的每一个的每个部分的第一和第二晶体管。
6.根据权利要求1所述的VGA，其中:
所述第一部分的第一和第二晶体管与所述第二部分的第一和第二晶体管形成第一增益阶跃电路，
所述第一和第二模式分别是所述第一增益阶跃电路的第一和第二模式，
所述晶体管布置的多个晶体管在每一部分中还包括第三晶体管和第四晶体管，
所述第一部分的第三和第四晶体管与所述第二部分的第三和第四晶体管形成第二增益阶跃电路，和
所述开关布置被配置为在所述第二增益阶跃电路的第一模式或第二模式中操作每个部分的第三和第四晶体管，其中：
在所述第二增益阶跃电路的第一模式中，所述第一部分的第四晶体管的第二端耦合到与所述第一部分相关联的差分输入端，并且所述第二部分的第四晶体管的第二端耦合到与所述第二部分相关联的差分输入端，和
在所述第二增益阶跃电路的第二模式中，所述第一部分的第四晶体管的第二端耦合到与所述第二部分相关联的差分输入端，并且所述第二部分的第四晶体管的第二端耦合到与所述第一部分相关联的差分输入端。
7.可变增益放大器(VGA)，包括：
晶体管布置，包括多个晶体管，每个晶体管具有第一端、第二端和第三端；和
开关布置，
其中：
所述晶体管布置包括第一部分和第二部分，每个部分与用于提供相应差分输出信号的相应差分输出端相关联，
所述晶体管布置的多个晶体管在每一部分中包括第一晶体管和第二晶体管，和
所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中：
在第一模式中，所述第一部分的第二晶体管的第一端耦合到与所述第一部分相关联的差分输出端，并且所述第二部分的第二晶体管的第一端耦合到与所述第二部分相关联的差分输出端，和
在第二模式中，所述第一部分的第二晶体管的第一端耦合到与所述第二部分相关联的差分输出端，并且所述第二部分的第二晶体管的第一端耦合到与所述第一部分相关联的差分输出端。
8.根据权利要求7所述的VGA，其中:
每个部分与用于接收相应差分输入信号的相应差分输入端相关联，和
对于每个部分，该部分的第一和第二晶体管中的每一个的第二端耦合到与该部分相关联的差分输入端，并且该部分的第一晶体管的第一端耦合到与该部分相关联的差分输出端。
9.根据权利要求7所述的VGA，其中:
所述晶体管布置的多个晶体管在每一部分中包括输入晶体管，和
对于每个部分，该部分的第一和第二晶体管中的每一个的第二端耦合到该部分的输入晶体管。
10.根据权利要求9所述的VGA，其中:
每个部分与用于接收相应差分输入信号的相应差分输入端相关联，和
对于每个部分，该部分的第一和第二晶体管中的每一个的第二端耦合到该部分的输入晶体管的第一端，并且该部分的输入晶体管的第三端耦合到与该部分相关联的差分输入端。
11.根据权利要求7所述的VGA，其中:
每个部分与用于接收相应差分输入信号的相应差分输入端相关联,
所述晶体管布置的多个晶体管在每一部分中包括共享晶体管，和
对于每个部分，该部分的共享晶体管的第一端耦合到与该部分相关联的差分输出端，并且该部分的共享晶体管的第二端耦合到与该部分相关联的差分输入端。
12.根据权利要求7所述的VGA，其中:
所述第一部分的第一和第二晶体管与所述第二部分的第一和第二晶体管形成第一增益阶跃电路，
所述晶体管布置包括多个增益阶跃电路，每个增益阶跃电路实现为第一增益阶跃电路，和
所述开关布置被配置为在所述第一模式或所述第二模式中选择性地操作所述多个增益阶跃电路中的每一个的每个部分的第一和第二晶体管。
13.根据权利要求7所述的VGA，其中在操作期间，每个部分的第一晶体管和第二晶体管中的每个都被配置为导通电流，而不管每个部分的第一晶体管和第二晶体管是操作在所述第一模式还是所述第二模式。
14.根据权利要求7所述的VGA，其中在操作期间：
在第一模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流增加负载处的总电流，和
在第二模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流降低负载处的总电流。
15.可变增益放大器(VGA)，包括：
晶体管布置，包括多个晶体管；和
开关布置,
其中:
所述晶体管布置包括第一部分和第二部分，
所述晶体管布置的多个晶体管在每一部分中包括第一晶体管和第二晶体管，和
所述开关布置被配置为以第一模式或第二模式操作所述每个部分的第一和第二晶体管，其中，对于每个部分：
在第一模式中，通过该部分的第二晶体管的电流被添加到通过该部分的第一晶体管的电流，和
在第二模式中，从通过该部分的第一晶体管的电流中减去通过该部分的第二晶体管的电流。
16.根据权利要求15所述的VGA，其中在操作期间，每个部分的第一晶体管和第二晶体管中的每个都被配置为导通电流，而不管每个部分的第一晶体管和第二晶体管是操作在所述第一模式还是所述第二模式。
17.根据权利要求15所述的VGA，其中在操作期间：
在第一模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流增加负载处的总电流，和
在第二模式中，通过所述第一部分的第二晶体管的电流和通过所述第二部分的第二晶体管的电流降低负载处的总电流。
18.根据权利要求15所述的VGA，其中:
所述晶体管布置的多个晶体管在每一部分中包括输入晶体管，和
对于每个部分，该部分的第一和第二晶体管中的每一个都耦合到该部分的输入晶体管。
19.根据权利要求18所述的VGA，其中所述多个晶体管中的每个晶体管包括第一端、第二端和第三端，并且其中:
对于每个部分，该部分的输入晶体管的第一端耦合到该部分的第一晶体管的第二端，和
对于每个部分，所述第一晶体管和所述第二晶体管中的每一个的第三端耦合一或多个偏压信号。
20.根据权利要求15所述的VGA，其中所述多个晶体管中的每个晶体管包括第一端、第二端和第三端，并且其中：
在第一模式中，该部分的第二晶体管的第一端耦合该部分的第一晶体管的第一端，并且该部分的第二晶体管的第二端耦合该部分的第一晶体管的第二端，和
在第二模式中，或者该部分的第二晶体管的第一端耦合另一部分的第一晶体管的第一端，或者该部分的第二晶体管的第二端耦合另一部分的第一晶体管的第二端。
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