JP2022104587A - クロスカップルスイッチング構成を備えた可変利得増幅器 - Google Patents

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Abstract

【課題】直線的なワイドバンド動作を可能にするクロスカップルスイッチング構成を備えた可変利得増幅器（ＶＧＡ）を提供する。【解決手段】ＶＧＡ６００は、ＶＧＡの１つ以上の利得ステップ回路６０２－１～６０２－Ｋを実現する複数のトランジスタを有するトランジスタ構成２１０－１、２１０－２と、所与の利得ステップ回路がオン状態にあるとされるか又はオフ状態にあるとされるかに応じて、トランジスタの少なくともいくつかの端子の結合を選択的に変更する複数のスイッチｓ１、ｓ２を有するクロスカップルスイッチング構成６２０と、を含む。【効果】クロスカップルスイッチング構成を使用することで、動作中に常にすべてのトランジスタをオンに保ち、いくつかのトランジスタ端子の結合を変更して、トランジスタを通って流れる電流の同相加算を実現して、最大利得を適用するか又は最小利得を適用するための電流の減算を実現するかのいずれかを可能にする。【選択図】図６

Description

本開示は、概して、電子デバイスに関し、より具体的には、可変利得増幅器に関する。
可変利得増幅器（ＶＧＡ）は、制御電圧に応じてその利得を変化させる電子増幅器である。ＶＧＡには、無線周波数（ＲＦ）通信、超音波、レーダー、リモートセンシング、オーディオ圧縮、振幅変調、およびシンセサイザーを含む多くの用途がある。
ＶＧＡの１つの望ましい特徴は、広範囲の利得値にわたって実質的に一定の位相応答を維持するＶＧＡの能力である。実際のＶＧＡでこの挙動を達成することは、はるかに複雑であり、一定の位相応答を維持する能力に対する多くの課題は、多くの場合、利得、帯域幅、またはノイズなどいくつかの他のパフォーマンスパラメータを犠牲にして解決されなければならない。ＶＧＡのコスト、品質、堅牢性には様々な要因が影響する。空間／表面積などの物理的制約および規制は、ＶＧＡの要件および仕様にさらなる制約をもたらす可能性がある。したがって、トレードオフおよび工夫が行われなければならず、広範囲の利得値にわたって実質的に一定の位相応答を維持することができるＶＧＡの提供における改善が常に望ましい。
本開示の実施形態は、クロスカップルスイッチング構成を備えた可変利得増幅器（ＶＧＡ）を提供する。本ＶＧＡは、
トランジスタ構成であって、複数のトランジスタを備え、各トランジスタは、第１の端子、第２の端子、および第３の端子を有する、トランジスタ構成と、
スイッチング構成と、を備え、
トランジスタ構成は、第１の部分と、第２の部分と、を含み、各部分は、それぞれの差動入力信号を受信するためのそれぞれの差動入力端子に関連付けられており、
トランジスタ構成の複数のトランジスタは、各部分において、第１のトランジスタと、第２のトランジスタと、を含み、
スイッチング構成は、第１のモードまたは第２のモードで各部分の第１のトランジスタおよび第２のトランジスタを動作させるように構成されており、
第１のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第１の部分に関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第２の部分に関連付けられた差動入力端子に結合されており、
第２のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第２の部分に関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第１の部分に関連付けられた差動入力端子に結合されている。
本開示とその特徴および利点をより完全に理解してもらうために、同じ参照番号が同じ部分を表す、添付の図と併せて以下の発明を実施するための形態を述べる。
本開示のいくつかの実施形態による、クロスカップルスイッチング構成を備えた１つ以上のＶＧＡが実装され得るアンテナ装置の概略図を提供する。 本開示のいくつかの実施形態による、Ｎ型トランジスタを使用して実装されたトランジスタ構成および入力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、Ｎ型トランジスタを使用して実装されたトランジスタ構成および入力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、Ｐ型トランジスタを使用して実装されたトランジスタ構成および入力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、Ｐ型トランジスタを使用して実装されたトランジスタ構成および入力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、Ｎ型トランジスタを使用して実装されたトランジスタ構成および出力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、Ｎ型トランジスタを使用して実装されたトランジスタ構成および出力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、Ｐ型トランジスタを使用して実装されたトランジスタ構成および出力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、Ｐ型トランジスタを使用して実装されたトランジスタ構成および出力側に実装されたクロスカップルスイッチング構成を備えたＶＧＡの、それぞれ、オン状態およびオフ状態の電気回路図を提供する。 本開示のいくつかの実施形態による、複数の利得ステップ回路および例示的なクロスカップルスイッチング構成を備えたＶＧＡの電気回路図を提供する。 本開示のいくつかの実施形態による、クロスカップルスイッチング構成を備えた１つ以上のＶＧＡが実装され得るＲＦデバイスの概略図を提供する。 本開示のいくつかの実施形態による、クロスカップルスイッチング構成を備えたＶＧＡの動作の少なくとも一部を実装または制御するように構成され得る例示的なデータ処理システムを示すブロック図を提供する。
概要
本開示のシステム、方法、およびデバイスは、各々、いくつかの革新的な側面を有しており、そのうちの１つだけが、本明細書に開示された望ましい属性のすべてを単独で担うものはない。本明細書で説明される主題の１つ以上の実装の詳細は、以下の説明および添付の図面に記載される。
本明細書で提案される、クロスカップルスイッチング構成を備えたＶＧＡを示す目的で、最初に、ＶＧＡを使用するシステムにおいて起こり得る現象を理解することが有用であると考えられる。以下の基本的な情報は、本開示を正しく説明することができる根拠と見ることができる。このような情報は、説明のみを目的として提供されるものであり、そのため、いかなる形でも本開示の広義の範囲およびその可能性のある適用を制限するものとして解釈されないものとする。
上記のように、ＶＧＡは、多種多様な用途で使用され得る。例えば、ＶＧＡは、無線システムで使用され得る。一般に、無線システムは、約３キロヘルツ（ｋＨｚ）～３００ギガヘルツ（ＧＨｚ）のＲＦ範囲の電磁波の形態で信号を送受信するシステムである。無線システムは、普通、無線通信に使用され、セルラ／無線モバイル技術が顕著な例である。
ワイヤレス無線システムの場合、アンテナは、空間を無線で伝播する電波と、送信機または受信機で使用される金属導体内で移動する電流との間のインターフェースとして機能するデバイスである。送信中、無線送信機は、アンテナの端子に電流を供給し得、アンテナは、電波として電流からのエネルギーを放射し得る。受信中、アンテナは、その端子で電流を発生させるために、無線電波の電力の一部を傍受し得、その電流は、その後、受信機によって増幅され得る。アンテナは、すべての無線設備に不可欠な構成要素であり、ラジオ放送、放送テレビ、双方向ラジオ、通信受信機、レーダー、携帯電話、衛星通信およびその他のデバイスに使用される。
１つのアンテナ素子を有するアンテナは、典型的には、球形の波面においてすべての方向に等しく放射する放射パターンを放送する。フェーズドアレイアンテナ（一般に「フェーズドアレイ」とも呼ばれる）は、一般に、特定の方向に電磁エネルギーを集中させ、それによってメインビームを生成するために使用されるアンテナの集合体（個々のアンテナが一般に「アンテナ素子」と呼ばれる）を指す。フェーズドアレイは、高利得、指向性ステアリングを実行する能力、および同時通信など、単一アンテナシステムに対して多くの利点を提供する。したがって、フェーズドアレイは、モバイル技術、携帯電話およびデータ、Ｗｉ－Ｆｉ技術、自動車レーダー、および飛行機レーダーなどの無数の異なる用途でより頻繁に使用されている。
フェーズドアレイの各々の個々のアンテナ素子は、球状のパターンで放射され得るが、複数のこのようなアンテナ素子は、まとめて、建設的および破壊的干渉を通じて特定の方向（一般に「メインビーム」と呼ばれる波面など）における波面を生成し得る。すなわち、異なるアンテナ素子によって無線で送信される信号の位相を注意深く制御することにより、異なるアンテナ素子の放射パターンが所望の方向に建設的に干渉し、その方向にメインビームを生成し、一方でメインビームの方向以外のいくつかの他の方向に破壊的に干渉し得る。したがって、フェーズドアレイは、典型的には、異なるアンテナ素子によって放射される信号の位相を制御するように構成された位相シフトモジュール（一般に「位相シフタ」とも呼ばれる）を含む。
上記のようなフェーズドアレイでは、メインビームの方向の精度は、異なるアンテナ素子間の相対位相の精度に大きく依存する。残念ながら、異なるアンテナ素子によって放射される信号の位相を注意深く制御することは、些細な作業ではなく、様々な理由により位相誤差が生じる可能性がある。位相誤差は、メインビームの方向がターゲット方向から逸脱する結果をもたらし得、フェーズドアレイの動作に著しく影響を与える可能性があり、例えば、利得および線形性能の低下につながる。慎重な位相制御を困難にする１つの理由は、プロセス変動およびミスマッチに起因する電力制御および利得較正のためにフェーズドアレイで使用されるＶＧＡが、広範囲の利得値にわたって一定の位相応答を有しない場合、位相誤差をもたらす可能性があることである。ＶＧＡがフェーズドアレイの受信機チェーンの端に近い位置で使用され、そこでＶＧＡが受信機非線形性の支配的な寄与者になり得る場合、課題はより深刻になる。第５世代（５Ｇ）無線通信システムのミリ波（ｍｍ－ｗａｖｅ）スペクトルについては、ＶＧＡの動作周波数が増加するにつれて、一定の位相応答を達成することがより困難になるため、また、ＶＧＡがサブミクロン相補型金属酸化物半導体（ＣＭＯＳ）技術のトランジスタを使用して実装されるとき、そのようなトランジスタは、ＶＧＡの達成可能な直線性を制限するより低い破壊電圧を有するため、課題がさらに悪化する。
過去に使用されたＶＧＡアーキテクチャは、特にｍｍ波周波数では、異なる利得状態にわたって常に十分に低い位相誤差を示すわけではない。利得状態にわたる位相誤差を最小限に抑えるために過去に使用されてきた従来の技術は、典型的には、ＶＧＡの利得、帯域幅、直線性、およびノイズの間のトレードオフを必要とする。さらに、これらの技術は、通常、抵抗器などの追加の回路構成要素を実装することに依存しており、これは、それらをプロセス変動およびミスマッチに対する耐性が低いという欠点を有する。さらに、従来の技術は、いくつかの回路構成要素にわたって大きな電圧振れを必要とすることが多く、深部サブミクロンＣＭＯＳ技術にはあまり適していない。
本開示の様々な実施形態は、クロスカップルスイッチング構成を備えたＶＧＡを提供することによって、上記の課題のうちの１つ以上を改善することを目指すシステムおよび方法を提供する。本開示の一態様において、例示的なＶＧＡは、差動入力信号を受信し、差動入力信号およびターゲット利得に基づいて出力信号を提供するように構成される。ＶＧＡは、トランジスタ構成およびクロスカップルスイッチング構成を含む。トランジスタ構成は、ＶＧＡの１つ以上の利得ステップ回路を形成するように構成された複数のトランジスタを含み、クロスカップルスイッチング構成は、所与の利得ステップ回路がオン状態（すなわち、利得ステップ回路の最大利得を適用してステージから出力信号を生成する）であると考えられるかオフ状態（すなわち、利得ステップ回路の最小利得を適用してステージから出力信号を生成する）であると考えられるかに応じて、トランジスタの少なくともいくつかの端子の結合を選択的に変更するように構成された複数のスイッチを含む。適切な制御信号を使用して、所与の利得ステップ回路がオン状態であると考えられるかオフ状態であるかと考えられるかの表示をクロスカップルスイッチング構成に提供し得る。クロスカップルスイッチング構成を有利に使用することにより、ＶＧＡの動作中にすべてのトランジスタを常にオンに保ち（すなわち、利得ステップ回路のトランジスタが電流を伝導することを可能にする）、いくつかのトランジスタ端子のカップリングを変更して、所与の利得ステップ回路の最大利得を印加するために様々なトランジスタを通って流れる電流の同相加算またはその利得ステップ回路の最小利得を印加するために電流の同相減算のいずれかを実現／達成することができる。このようなＶＧＡは、本質的に広帯域であり得、異なる利得ステップ回路の利得状態に関係なく、すべてのＶＧＡノードで実質的に一定の容量を保証し得、一定の位相応答を達成するために他の性能パラメータとの重要なトレードオフを利用することなく、非常に直線的な広帯域動作を可能にし得る。これらおよび他の利点は、本明細書に提示されるクロスカップルスイッチング構成を備えたＶＧＡの様々な実施形態のさらなる説明から明らかになるであろう。
クロスカップルスイッチング構成を備えたＶＧＡの説明のいくつかは、無線通信技術、特にフェーズドアレイに関して本明細書に提供される。なぜなら、このようなＶＧＡは、特に５Ｇ通信システムのｍｍ波スペクトルおよび／または深部サブミクロン技術を使用して実装されるトランジスタに対して特に有用であり得るからである。しかしながら、一般に、本明細書に記載のクロスカップルスイッチング構成を備えたＶＧＡの様々な実施形態は、ｍｍ－ｗａｖｅ周波数以外の周波数で動作する５Ｇ通信システム（例えば、サブ６ＧＨｚ周波数スペクトル）、５Ｇ以外の技術の無線通信システム（例えば、長期進化（ＬＴＥ）システム）、ならびに無線通信システム以外のシステム（例えば、ケーブル通信システム、超音波、レーダー、リモートセンシング、音声圧縮、振幅変調、およびシンセサイザー）に適用可能である。
本明細書に記載のクロスカップルスイッチング構成を備えたＶＧＡの正確な設計は、多くの異なる方法で実現されてもよく、そのすべては、本開示の範囲内にある。
本開示の様々な実施形態による設計の変形例の一例では、クロスカップルスイッチング構成を備えた所与のＶＧＡのトランジスタ構成のトランジスタの各々について個別に選択して、界磁効果トランジスタ（ＦＥＴ）、例えば、金属酸化物半導体（ＭＯＳ）技術トランジスタ（例えば、様々なトランジスタがＮ型ＭＯＳ（ＮＭＯＳ）またはＰ型ＭＯＳ（ＰＭＯＳ）トランジスタであってもよい）、バイポーラジャンクショントランジスタ（ＢＪＴ）（例えば、様々なトランジスタがＮＰＮまたはＰＮＰトランジスタであってもよい）、または１つ以上のＦＥＴおよび１つ以上のＢＪＴの組み合わせを採用することができる。それに鑑み、以下の説明では、本明細書に提示されるＶＧＡのトランジスタ構成のトランジスタが、それらの第１、第２、および第３の端子を参照して説明されることがある。トランジスタの「第１の端子」という用語は、トランジスタがＢＪＴである場合にはコレクタ端子、またはトランジスタがＦＥＴである場合にはドレイン端子を指すために使用され、トランジスタの「第２の端子」という用語は、トランジスタがＢＪＴである場合にはエミッタ端子、またはトランジスタがＦＥＴである場合にはソース端子を指すために使用され、トランジスタの「第３の端子」という用語は、トランジスタがＢＪＴである場合にはベース端子、またはトランジスタがＦＥＴである場合にはゲート端子を指すために使用される。これらの用語は、所与の技術のトランジスタが、Ｎ型トランジスタ（例えば、トランジスタがＢＪＴである場合のＮＰＮトランジスタ、またはトランジスタがＦＥＴである場合のＮＭＯＳトランジスタ）であるか、またはＰ型トランジスタ（例えば、トランジスタがＢＪＴである場合のＰＮＰトランジスタ、またはトランジスタがＦＥＴである場合のＰＭＯＳトランジスタ）であるかにかかわらず、同じままである。
別の例では、様々な実施形態において、クロスカップルスイッチング構成を備えた所与のＶＧＡのトランジスタ構成の様々なトランジスタが、Ｎ型トランジスタ（例えば、ＮＭＯＳトランジスタまたはＮＰＮトランジスタ）として実装されるか、またはＰ型トランジスタ（例えば、ＰＭＯＳトランジスタまたはＰＮＰトランジスタ）として実装されるかにかかわらず、選択を行うことができる。Ｎ型トランジスタは、Ｐ型トランジスタよりも本質的に高速であり得るが、Ｐ型トランジスタは、いくつかの展開シナリオにおいて他の利点を有し得る。設計の変形例のさらに他の例では、様々な実施形態では、どのタイプのトランジスタアーキテクチャを採用するかについて選択することができる。例えば、ＦＥＴとして実装される本明細書に記載のトランジスタ構成のトランジスタのいずれも、平面トランジスタであってもよく、またはＦｉｎＦＥＴ、ナノワイヤトランジスタまたはナノリボントランジスタなどの非平面トランジスタであってもよい。
いくつかの実施形態では、本明細書に記載のＶＧＡのクロスカップルスイッチング構成の１つ以上のスイッチは、トランジスタとして実装され得る。そのような実施形態では、ＶＧＡのトランジスタ構成のトランジスタを参照して上述した１つ以上の設計の変形例もまた、ＶＧＡのクロスカップルスイッチング構成のトランジスタに適用可能であり得る。
説明の目的のために、例示的な実装形態の徹底的な理解を提供するために、特定の数、材料、および構成が記載される。しかしながら、本開示が具体的な詳細なしにまたは／および本開示が記載された態様の一部のみで実施され得ることは、当業者には明らかであろう。他の例では、例示的な実装を曖昧にしないために、周知の特徴が省略または簡略化される。本明細書に記載の革新技術は、例えば、特許請求の範囲または選択された例によって定義され、カバーされるように、多くの方法で具現化され得る。
以下の説明では、同じ参照番号または参照文字が同一のまたは機能的に類似した要素を示し得る添付の図面を参照する。便宜上、例えば図２Ａ～図２Ｂなど、異なる文字で指定された図面の集合が存在する場合、そのような集合は、本明細書では、例えば「図２」など、文字なしで参照され得る。
図面は、実例として、実施することができる実施形態を示す。本開示の範囲から逸脱することなく、他の実施形態を利用し、構造的または論理的な変更を行ってもよいことを理解されたい。例えば、図面に示されている要素は、必ずしも縮尺通りに描かれていない。さらに、特定の実施形態は、図面に示されているよりも多くの要素および／または図面に示されている要素のサブセットを含むことができる。さらに、いくつかの実施形態は、２つ以上の図面からの特徴の適切ないずれの組み合わせも組み込むことができる。したがって、以下の図面の詳細な説明は、限定的な意味でとられるべきではない。
本明細書は、「一実施形態において」または「実施形態において」という表現を使用しているが、これらは各々、同じまたは異なる１つ以上の実施形態を指している可能性がある。特記なき限り、共通の対象を記述する「第１の」、「第２の」、「第３の」などの序数形容詞の使用は、単に、同じ対象の様々な場合を述べていることを示し、そのように記述された対象が、時間的、空間的、順位付け、またはその他のいかなるやり方でも、所与の順序でなければならないことを意味するように意図するものではない。さらに、本開示の目的上、「Ａおよび／またはＢ」という表現または「Ａ／Ｂ」という表記は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味し、「Ａ、Ｂ、および／またはＣ」という表現は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を意味する。本明細書で使用する際、「Ａ／Ｂ／Ｃ」という表記は、（Ａ、Ｂ、および／またはＣ）を意味する。測定範囲に関して使用する際の「間の」という用語は、測定範囲の端を含めるものである。
例示的な実施形態の様々な態様は、当業者が一般的に採用する用語を使用して、当業者に彼らの仕事の実体を伝えるように説明されている。例えば、「接続された」という用語は、いかなる中間デバイス／構成要素もなく、接続されたものの間の直接的な電気的接続を意味し、「結合された」という用語は、接続されたものの間の直接的な電気的接続、または１つ以上の受動的または能動的な中間デバイス／構成要素を介した間接的接続のいずれかを意味する。別の例では、「回路」という用語は、所望の機能を提供するために互いに協働するように配置された１つ以上の受動的および／または能動的な構成要素を意味する。場合によっては、本明細書では、「回路」という用語が省略されることがある（例えば、図２Ａ～図２Ｂに示されるＶＧＡ回路２００は、本明細書では「ＶＧＡ２００」などと呼ばれ得る）。使用される場合、「実質的に」、「ほぼ」、「約」などの用語は、通常、本明細書に記載のように、または当技術分野において知られているように、特定の値に照らして、目標値の＋／－２０％内、例えば、目標値の＋／－１０％内であることを指すのに使用される場合がある。
当業者によって理解されるように、本開示の様々な態様が、具体的には本明細書に記載のクロスカップルスイッチング構成を備えたＶＧＡの態様が、例えば方法として、システムとして、コンピュータプログラム製品として、またはコンピュータ可読記憶媒体として、様々に具現化され得る。したがって、本開示の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）、または、すべて一般的に、本明細書では「回路」、「構成」、「モジュール」、または「システム」と呼ばれることがあるソフトウェア形態とハードウェア形態とを組み合わせた実施形態の形を取ることができる。本開示に記載の機能の少なくともいくつかは、１つ以上のコンピュータの１つ以上のハードウェア処理ユニット、例えば、１つ以上のマイクロプロセッサによって実行されるアルゴリズムとして実装され得る。様々な実施形態において、本明細書に記載の任意の方法の様々なステップ、およびステップの一部は、様々な処理ユニットによって行われ得る。さらに、本開示の態様は、好ましくは非一時的であり、そこに具現化される、例えば、格納される、コンピュータ可読プログラムコードを有する、１つ以上のコンピュータ可読媒体で具現化されるコンピュータプログラム製品の形態を取ってもよい。様々な実施形態において、このようなコンピュータプログラムは、例えば、様々なデバイスおよびシステムに（例えば、ＲＦデバイスもしくはフェーズドアレイシステムの構成要素の様々な構成要素および構成、ならびに／またはそれらのコントローラなどに）ダウンロード（更新）され得る、またはこれらのデバイスおよびシステムの製造時に格納され得る。
例示的なアンテナ装置
図１は、本開示のいくつかの実施形態による、クロスカップルスイッチング構成を備えた１つ以上のＶＧＡが実装され得るアンテナ装置１００、例えばフェーズドアレイシステム／装置の概略図を提供する。図１に示されるように、システム１００は、アンテナアレイ１１０、ビームフォーマアレイ１２０、およびアップダウンコンバータ（ＵＤＣ）回路１４０を含み得る。
一般に、アンテナアレイ１１０は、１つ以上の、典型的には複数のアンテナ素子１１２を含み得る（図がわかりにくくならないように、図１ではアンテナ素子１１２のうちの１つだけに参照番号が付けられている）。様々な実施形態において、アンテナ素子１１２は、放射素子または受動素子であり得る。例えば、アンテナ素子１１２には、ダイポールアンテナ、開放端導波管アンテナ、スロット導波管アンテナ、マイクロストリップアンテナなどが含まれ得る。いくつかの実施形態では、アンテナ素子１１２には、ＲＦ信号を無線で送信する、かつ／または受信するように構成された任意の適切な要素も含まれ得る。本図面に示されるいくつかの実施形態は、特定の数のアンテナ素子１１２を示すが、これらの実施形態は、２つ以上の任意の数のアンテナ素子のアレイを用いて実装され得ることがわかる。さらに、本開示は、いくつかの実施形態を１つのタイプのアンテナアレイとして述べることがあるが、本明細書に開示している実施形態が、時間領域ビームフォーマ、周波数領域ビームフォーマ、ダイナミックアンテナアレイ、アンテナアレイ、パッシブアンテナアレイなど、様々なタイプのアンテナアレイを用いて実装され得ることを理解されたい。
同様に、ビームフォーマアレイ１２０は、１つ以上の、典型的には複数のビームフォーマ１２２を含み得る（図がわかりにくくならないように、図１ではアンテナ素子１２２のうちの１つだけに参照番号が付けられている）。ビームフォーマ１２２は、アンテナ素子１１２に供給するトランシーバ（例えば、信号、この場合はＲＦ信号を送信する、かつ／または受信することができるデバイス）と見なされ得る。いくつかの実施形態では、ビームフォーマアレイ１２０の１つのビームフォーマ１２２が、アンテナアレイ１１０の１つのアンテナ素子１１２に、１対１の対応関係で関連付けられる（すなわち、異なるビームフォーマ１２２が異なるアンテナ素子１１２に関連付けられる）。他の実施形態において、２つ以上のビームフォーマ１２２が１つのアンテナ素子１１２に関連付けられ得、例えばこのようなアンテナ素子が二重偏波アンテナである場合、例えば、２つのビームフォーマ１２２が１つのアンテナ１１２に関連付けられ得る。
いくつかの実施形態では、ビームフォーマ１２２の各々が、対応するアンテナ素子１１２からの経路を受信機または送信機の経路に切り替えるためのスイッチ１２４を含み得る。図１に具体的に示していないが、いくつかの実施形態では、ビームフォーマ１２２の各々は、信号プロセッサ（同じく図示せず）からの経路を受信機または送信機の経路に切り替えるための別のスイッチも含み得る。図１に示されるように、いくつかの実施形態では、ビームフォーマ１２２の各々の送信機（ＴＸ）経路は、位相シフタ１２６、および増幅器１２８を含み得、受信機（ＲＸ）経路は、位相調整１３０、および増幅器１３２を含み得る。位相シフタ１２６は、アンテナ素子１１２によって送信されるＲＦ信号（ＴＸ信号）の位相を調整するように構成され得、増幅器１２８は、アンテナ素子１１２によって送信されるＴＸ信号の振幅を調整するように構成され得る。同様に、位相シフタ１３０および増幅器１３２は、ＲＸ信号をさらなる回路、例えばＵＤＣ回路１４０、信号プロセッサ（図示せず）などに提供する前に、アンテナ素子１１２によって受信されたＲＦ信号（ＲＸ信号）を調整するように構成され得る。ビームフォーマ１２２を横断する信号がＲＦ信号（すなわち、ビームフォーマ１２２を横断し得るＴＸ信号は、より低い周波数から、例えば中間周波数（ＩＦ）から、またはベースバンドからＵＤＣ回路１４０によってアップコンバートされたＲＦ信号であり、一方、ビームフォーマ１２２を横断し得るＲＸ信号は、ＵＤＣ回路１４０によってまだより低い周波数に、例えばＩＦに、またはベースバンドにダウンコンバートされていないＲＦ信号である）であるため、ビームフォーマ１２２は、アンテナ装置１００の「ＲＦ経路内」にあると考えられ得る。
図１には送信機経路から受信機経路に切り替えるためのスイッチ（すなわち、スイッチ１２４）を示しているが、ビームフォーマ１２２の他の実施形態では、デュプレクサなど、他の構成要素を使用することができる。さらに、図１には、ビームフォーマ１２２が位相シフタ１２６、１３０（「位相調整器」と呼ばれることもある）および増幅器１２８、１３２を含む実施形態が示されているが、他の実施形態では、ビームフォーマ１２２のいずれも、ＴＸ信号および／またはＲＸ信号の大きさおよび／または位相を調整するための他の構成要素を含み得る。またさらなる実施形態において、所望の位相調整が、代替として、ＲＸまたはＴＸ経路の他の部分において（例えば、デジタル領域において）行われ得ることから、ビームフォーマ１２２のうちの１つ以上が、位相シフタ１２６および／または位相シフタ１３０を含まないことがある。
今度はＵＤＣ回路の詳細に目を向けると、通常、ＵＤＣ回路１４０は、アップコンバータ回路および／またはダウンコンバータ回路を含み得、すなわち、様々な実施形態において、ＵＤＣ回路１４０は、１）アップコンバータ回路を含むがダウンコンバータ回路は含まない、２）ダウンコンバータ回路を含むがアップコンバータ回路は含まない、または３）アップコンバータ回路およびダウンコンバータ回路の両方を含むことがある。図１に示されるように、ＵＤＣ回路１４０のダウンコンバータ回路は、増幅器１４２およびミキサ１４４を含み得、ＵＤＣ回路１４０のアップコンバータ回路は、増幅器１４６およびミキサ１４８を含み得る。
いくつかの実施形態では、単一のＵＤＣ回路１４０が、ビームフォーマ１２２のうちのいずれか１つにアップコンバート済みＲＦ信号を提供し、かつ／またはビームフォーマ１２２のうちのいずれか１つからＲＦ信号を受信することができる。このように、単一のＵＤＣ回路１４０が、ビームフォーマアレイ１２０の複数のビームフォーマ１２２に関連付けられ得る（例えば、アンテナアレイ１１０の４８個のアンテナ素子１１２に関連付けられた、４８個のビームフォーマ１２２がビームフォーマアレイ１２０にあり得る）。これは、図１に概略的に示しており、この図では、破線と点線がビームフォーマアレイ１２０とＵＤＣ回路１４０との様々な要素を接続している。すなわち、図１には、破線がＵＤＣ回路１４０のダウンコンバータ回路（すなわち、増幅器１４２）を２つの異なるビームフォーマ１２２のＲＸ経路に接続し、点線がＵＤＣ回路１４０のアップコンバータ回路（すなわち、増幅器１４６）を２つの異なるビームフォーマ１２２のＴＸ経路に接続していることが示されている。
ＵＤＣ回路１４０のＲＸ経路内のミキサ１４４には、［少なくとも］２つの入力端子および１つの出力端子があり得る。ミキサ１４４の２つの入力には、増幅器１４２からの入力、およびローカル振動子（ＬＯ）１５０からの入力が含まれる。ミキサ１４４は、その入力端子のうちの１つにおいて、増幅器１４２によって増幅された後、ビームフォーマ１２２のうちの１つのＲＸ経路からＲＦ ＲＸ信号を受信し、その入力端子のうちの別の１つにおいて、ＬＯ１５０からＬＯ信号を受信し、これら２つの入力信号を混合して、ＲＦ ＲＸ信号をより低い周波数（ＬＦ）にダウンコンバートし、ＬＦ ＲＸ信号１５６を生成するように構成され得る（例えば、ＬＦ ＲＸ信号は、ＩＦまたはベースバンド信号であり得る）。このように、ＵＤＣ回路１４０のＲＸ経路内のミキサ１４４は、「ダウンコンバーティングミキサ」と呼ばれることがある。ＬＦ ＲＸ信号１５６は、ミキサ１４４によってその出力端子から出力され得る。
同様に、ＵＤＣ回路１４０のＴＸ経路内のミキサ１４８には、［少なくとも］２つの入力端子および１つの出力端子があり得る。ミキサ１４８の２つの入力には、ＬＯ１５０からの入力、およびＬＦ ＴＸ信号１５８（すなわち、より低い周波数のＴＸ信号、例えば、ＬＦ ＴＸ信号１５８は、ＩＦまたはベースバンド信号であり得る）が含まれる。ミキサ１４８の１つの出力は、増幅器１４６への出力である。ミキサ１４８は、その第１の入力端子においてＬＦ ＴＸ信号１５８を受信し、その第２の入力においてＬＯ１５０からＬＯ信号を受信し、これら２つの信号を混合して、ＬＦ ＴＸ信号１５８を所望のＲＦ周波数にアップコンバートし、増幅器１４６によって増幅された後、ビームフォーマ１２２のうちの１つのＴＸ経路に提供されるアップコンバートされたＲＦ ＴＸ信号を生成するように構成され得る。このように、ＵＤＣ回路１４０のＴＸ経路内のミキサ１４８は、「アップコンバーティングミキサ」と呼ばれることがある。アップコンバートされたＲＦ ＴＸ信号は、ミキサ１４８によってその出力端子から出力され得る。
通信および電子工学において知られているように、ＩＦは、キャリア信号が送信または受信における中間段階としてシフトされ得る周波数である。ヘテロダイニングと呼ばれるプロセスにおいて搬送波信号を適切な周波数のＬＯ信号と混合することによって、ＩＦ信号を作り出し、差周波数またはビート周波数の信号をもたらす。いくつかの理由で、ＩＦへの変換が有用であり得る。１つの理由としては、いくつかのフィルタ段階が使用されると、それらをすべて固定周波数に設定することができ、それにより、それらが作りやすく、チューニングしやすくなるからである。別の理由は、より低い周波数のトランジスタには通常より高い利得があるので、必要とする段階が少なくて済む可能性があることである。また別の理由は、より低い固定周波数において選択性の高いフィルタを作り出することが容易になり得ることから、周波数選択性を高めることである。
本明細書で提供しているいくつかの説明は、信号１５６および１５８をＩＦ信号とし、これらの説明は、信号１５６および１５８がベースバンド信号である実施形態にも同様に適用可能である。このような実施形態では、ミキサ１４４および１４８の周波数混合は、この混合を行うのに使用されるＬＯ信号（すなわち、ＬＯ１５０によって生成されるＬＯ信号）がＲＦ ＲＸ／ＴＸ周波数帯域における中心周波数を有し得る、ゼロ－ＩＦ混合（「ゼロ－ＩＦ変換」とも呼ばれる）であり得る。図１（すなわち、ＬＯ１５０）に、ＲＸ経路ミキサ１４４およびＴＸ経路ミキサ１４８にＬＯ信号を提供する単一のＬＯが示されているが、いくつかの実施形態では、別個のＬＯが、ＲＸおよびＴＸ経路で使用され得ることにも留意されたい。例えば、周波数分割デュプレックス（ＦＤＤ）の実装のために、異なる周波数のＬＯ信号は、ＲＸ経路ミキサ１４４およびＴＸ経路ミキサ１４８によって、それぞれ、ＲＦとＬＦとの間の信号をダウンコンバートおよびアップコンバートするために使用され得る。
いくつかの実施形態では、１つまたは両方の増幅器１４２、１４６は、ＶＧＡであり得、１つまたは両方の増幅器１４２、１４６は、本明細書に記載されるようなクロスカップルスイッチング構成を備えたＶＧＡとして実装され得る。このような実施形態では、増幅器１４２が受信機チェーン内の最後のブロックであり得、したがって、特に高い直線性要件を有するため、増幅器１４２をＶＧＡとして実装することは特に有益であり得る。いくつかのそのような実施形態では、増幅器１３２は、低ノイズ増幅器（ＬＮＡ）であり得、増幅器１２８は、パワー増幅器（ＰＡ）であり得る。
他の実施形態では、１つまたは両方の増幅器１３２、１２８は、ＶＧＡであり得、１つまたは両方の増幅器１３２、１２８は、本明細書に記載されるようなクロスカップルスイッチング構成を備えたＶＧＡとして実装され得る。いくつかのそのような実施形態では、増幅器１４２は、ＬＮＡであり得、増幅器１４６は、ＰＡであり得る。
図１に具体的には示していないが、さらなる実施形態において、ＵＤＣ回路１４０は、例えば、ＴＸ経路およびＲＸ経路の各々において、ミスマッチによる同相および直交（ＩＱ）信号における不均衡を緩和するように構成された、バランサをさらに含み得る。さらに、同じく図１には具体的には示されていないが、さらなる実施形態において、それぞれのフィルタは、周波数混合から生じる望ましくない周波数成分をフィルタリングするために、ミキサ１４４、１４８の出力に実装され得る。さらに、また図１に具体的には示していないが、他の実施形態において、アンテナ装置１００は、本明細書に記載のようなアンテナアレイ１１０、ビームフォーマアレイ１２０、およびＵＤＣ回路１４０の組み合わせの例をさらに含み得る。
アンテナ装置１００は、特定の方向にアンテナアレイ１１０の電磁放射パターンを向けることができ、それにより、アンテナアレイ１１０がその方向にメインビームを発生させ、他の方向にサイドローブを生成するのを可能にする。放射パターンのメインビームは、送信された信号の位相に基づく送信されたＲＦ信号の構成的推論に基づいて生成される。サイドローブレベルは、アンテナ素子によって送信されたＲＦ信号の振幅によって決まり得る。アンテナ装置１００は、例えば、ビームフォーマ１２２の位相シフタおよび／またはデジタル領域で実行される位相シフタを使用して、アンテナ素子１１２に位相シフタ設定を提供することによって、望ましいアンテナパターンを生成することができる。
クロスカップルスイッチング構成を備えた例示的なＶＧＡ
上記のように、様々な実施形態において、本明細書で提案されるクロスカップルスイッチング構成を備えたＶＧＡは、Ｎ型トランジスタまたはＰ型トランジスタを使用して実装され得る。さらに、様々な実施形態において、クロスカップルスイッチング構成は、ＶＧＡの入力側または出力側のいずれかに実装されてもよい。本明細書で使用されるように、クロスカップルスイッチング構成が、トランジスタの一部（特に、本明細書ではトランジスタの一部の「第２の端子」と呼ばれる端子）とＶＧＡの差動入力端子との間の結合を変更するように構成されている場合、クロスカップルスイッチング構成は、ＶＧＡの「入力側に実装されている」と説明され得る。一方、クロスカップルスイッチング構成は、トランジスタの一部（特に、本明細書ではトランジスタの一部の「第１の端子」と呼ばれる端子）とＶＧＡの差動出力端子との間の結合を変更するように構成されている場合、クロスカップルスイッチング構成は、ＶＧＡの「出力側に実装されている」と説明され得る。シングル利得ステップ回路を備えたＶＧＡの入力側または出力側に実装されたＮ型またはＰ型トランジスタおよびクロスカップルスイッチング構成の様々な例を図２～５に示す。複数の利得ステップ回路を備えた例示的なＶＧＡを図６に示す。
一般に、本明細書で使用される「スイッチング構成」（例えば、本図面のいくつかに示されるクロスカップルスイッチング構成２２０）という用語は、説明されるようなスイッチング機能が確実に実行されることを可能にする任意の適切なスイッチング構成（例えば、スイッチの任意の適切な組み合わせ）を含んでもよい。クロスカップルスイッチング構成２２０の１つの例示的な実施形態は、以下に記載される図６に示されるが、本開示の様々な実施形態は、この実装形態に限定されない。
図２Ａおよび図２Ｂは、本開示のいくつかの実施形態による、複数のＮ型トランジスタを使用して実装されたトランジスタ構成２１０および入力側に実装されたクロスカップルスイッチング構成２２０を備えたＶＧＡ２００の、それぞれ、オン状態およびオフ状態の電気回路図を提供する。
図２に示されるように、ＶＧＡ２００は、トランジスタ構成２１０が、第１のトランジスタ構成部分２１０－１（以下では単に「第１の部分２１０－１」と呼ぶ）と第２のトランジスタ構成部分２１０－２（以下では単に「第２の部分２１０－２」と呼ぶ）との２つの部分を有してもよく、各部分２１０は、それぞれの点線輪郭内に図２に示す複数のトランジスタを含むという点で、差動アーキテクチャを有し得る。ＶＧＡ２００は、第１の差動入力端子ＩＮＰおよび第２の差動入力端子ＩＮＮとしてラベル付けされたＶＧＡの差動入力端子で差動入力信号を受信するように構成され得る。例えば、いくつかの実施形態では、第１の部分２１０－１は、トランジスタ構成２１０のためのバイアス電圧ＶＢと入力信号電圧ＶＩＮとの合計（例えば、ＶＩＮＰ＝ＶＢ＋ＶＩＮ）に基づく第１の入力電圧ＶＩＮＰの形態の入力信号を受信し得、第２の部分２１０－２は、バイアス電圧ＶＢと信号電圧ＶＩＮとの差（例えば、ＶＩＮＮ＝ＶＢ－ＶＩＮ）に基づく第２の入力電圧ＶＩＮＮの形態の入力信号を受信し得る。したがって、第１の部分２１０－１および第２の部分２１０－２の各々は、それぞれの差動入力信号を受信するために、それぞれの（すなわち、異なる）入力端子ＩＮＰ、ＩＮＮにそれぞれ関連付けられる。
いくつかの実施形態では、ＶＧＡ２００は、第１の差動出力端子ＯＵＴＰおよび第２の差動出力端子ＯＵＴＮとしてラベル付けされたＶＧＡの差動出力端子で差動出力信号を出力するように構成され得る。例えば、いくつかの実施形態では、第１の部分２１０－１は、第１の差動出力電流ＩＯＵＴＰを生成するように構成され、第２の部分２１０－２は、第２の差動出力電流ＩＯＵＴＮを生成するように構成され得る。したがって、第１の部分２１０－１および第２の部分２１０－２の各々は、それぞれの差動出力信号を受信するために、それぞれの（すなわち、異なる）出力端子ＯＵＴＰ、ＯＵＴＮにそれぞれ関連付けられる。図２および本明細書に記載のクロスカップルスイッチング構成を備えたＶＧＡの他の図には特に示されていないが、いくつかの実施形態では、ＶＧＡ２００は、第１および第２の部分２１０－１、２１０－２の差動出力信号を単端子出力に変換するように構成された差動単端子変圧器をさらに含んでもよい。
図２Ａ～図２Ｂに示される例は、トランジスタ構成２１０のＮ型トランジスタをＮ型ＦＥＴ（例えば、ＮＭＯＳトランジスタ）として図示し、ドレイン、ソース、およびゲート端子は、トランジスタの１つについて（すなわち、第１の部分２１０－１のトランジスタＮ０について）それぞれＤ、Ｓ、およびＧとしてラベル付けされる。これらの端子は、本図面に示されている他のＮ型トランジスタについては、示されているこのおよび他のすべてのＮ型トランジスタのためのドレイン、ソース、およびゲート端子の指定は、電気回路図にＦＥＴを示すという確立された慣習に従っているため、ラベル付けされていない。他の実施形態では、ＶＧＡ２００は、ＦＥＴの代わりにＮ型ＢＪＴで実装されてもよいので、これらの説明が、対応するＢＪＴのコレクタ、エミッタ、およびベース端子に適用可能であると読み取れるように、ＶＧＡ２００の様々なトランジスタのドレイン、ソース、およびゲート端子は、それぞれ、第１、第２、および第３の端子として以下に説明される。
図２に示されるように、トランジスタ構成２１０の詳細に目を向けると、部分２１０の各々は、入力トランジスタＭ１と、第１のトランジスタＮ１１および第２のトランジスタＮ１２として示される一対のトランジスタとを含み得、これらの各々は、入力トランジスタＭ１にカスコードトランジスタとして結合され得る。同じく図２に示されるように、部分２１０の各々は、部分の入力トランジスタＭ１にカスコードトランジスタとしても結合され得る共有トランジスタＮ０をさらに含み得る。両方の部分２１０－１および２１０－２の第１および第２のトランジスタＮ１１およびＮ１２は、ＶＧＡ２００の「利得ステップ回路」と呼ばれることがあり、ＶＧＡ２００のさらなる実施形態では、複数のこのような利得ステップ回路がＶＧＡ２００に含まれることがある。言い換えれば、第１の部分２１０－１の第１および第２のトランジスタＮ１１およびＮ１２の単一のインスタンス、ならびに第２の部分２１０－２の第１および第２のトランジスタＮ１１およびＮ１２の単一のインスタンスのみが図２に示されているが、他の実施形態では、ＶＧＡ２００は、両方の部分２１０－１および２１０－２の第１および第２のトランジスタＮ１１およびＮ１２の複数のインスタンスを含んでいてもよく、各々は、本明細書に記載されるように結合され、本明細書に記載されるように第１または第２のモードで動作するようにスイッチング構成２２０によって個別に制御可能である。
図２Ａと図２Ｂとの間の差異を調べることによってわかるように、ＶＧＡ２００がオン状態であるかオフ状態であるかにかかわらず、トランジスタＮ０、Ｎ１１、およびＭ１の互いに対する結合は、同じままである。一方、トランジスタＮ１２の結合は、ＶＧＡ２００がオン状態であるかオフ状態であるかに依存し、その結合は、クロスカップルスイッチング構成２２０によって変更され得る。
より具体的には、図２に示されるように、ＶＧＡ２００のオン状態およびオフ状態の両方について、部分２１０の各々について、トランジスタＮ０、Ｎ１１、およびＮ１２の各々の第１の端子（例えば、ドレイン端子）は、互いに結合され得、一緒に、部分のそれぞれの差動出力端子に結合され得る。したがって、第１の部分２１０－１のトランジスタＮ０、Ｎ１１、およびＮ１２の各々の第１の端子は、差動出力端子ＯＵＴＰに結合され得、第２の部分２１０－２のトランジスタＮ０、Ｎ１１、およびＮ１２の各々の第１の端子は、差動出力端子ＯＵＴＮに結合され得る。
さらに、部分２１０の各々について、トランジスタＮ０およびＮ１１の各々の第２の端子（例えば、ソース端子）が、入力トランジスタＭ１を介して、互いに、および一緒に、部分のそれぞれの差動入力端子に結合され得る。したがって、第１の部分２１０－１のトランジスタＮ０およびＮ１１の各々の第２の端子は、差動入力端子ＩＮＰに結合され得、第２の部分２１０－２のトランジスタＮ０およびＮ１１の各々の第１の端子は、差動入力端子ＩＮＮに結合され得る。特に、第１の部分２１０－１のトランジスタＮ０およびＮ１１の各々の第２の端子は、第１の部分２１０－１の入力トランジスタＭ１の第１の端子に結合され得、第１の部分２１０－１の入力トランジスタＭ１の第３の端子（例えば、ゲート端子）は、差動入力端子ＩＮＰに結合され得る。したがって、第１の入力電圧ＶＩＮＰは、第１の部分２１０－１の入力トランジスタＭ１の第３の端子に印加されるように構成され得る。同様に、第２の部分２１０－２のトランジスタＮ０およびＮ１１の各々の第２の端子は、第２の部分２１０－２の入力トランジスタＭ１の第１の端子に結合され得、第２の部分２１０－２の入力トランジスタＭ１の第３の端子は、差動入力端子ＩＮＮに結合され得る。したがって、第２の入力電圧ＶＩＮＮは、第２の部分２１０－２の入力トランジスタＭ１の第３の端子に印加されるように構成され得る。
ＶＧＡ２００のオン状態およびオフ状態の両方について、第１および第２の部分２１０のトランジスタＭ１の第２の端子は、場合によってはそれぞれの中間構成要素２３０－１、２３０－２、例えばそれぞれの抵抗器を介して、本図面でＧＮＤとしてラベル付けされた接地（ＧＮＤ）電圧に結合され得る。
さらに部分２１０の各々について、ＶＧＡ２００のオン状態およびオフ状態の両方について、トランジスタＮ０、Ｎ１１、およびＮ１２の各々の第３の端子は、互いに結合され得、一緒に、バイアス電圧Ｖｂに結合され得る。いくつかの実施形態では、両方の部分２１０のトランジスタＮ０、Ｎ１１、およびＮ１２は、同じバイアス電圧Ｖｂに結合され得る。他の実施形態では、個々のバイアス電圧は、第１および第２の部分２１０－１、２１０－２のトランジスタＮ０、Ｎ１１、およびＮ１２の少なくともいくつかに提供され得る。
ＶＧＡ２００のオン状態とオフ状態との差は、各部２１０におけるトランジスタＮ１２の第２の端子の結合に生じる。そのために、スイッチング構成２２０は、部分２１０の第２のトランジスタＮ１２を第１のモード（以下に説明するように、ＶＧＡ２００のオン状態に対応する）または第２のモード（以下に説明するように、ＶＧＡ２００のオフ状態に対応する）のいずれかで動作させるように構成される。
第１のモードにおいて、スイッチング構成２２０は、図２Ａに示されるように、第１の部分２１０－１の第２のトランジスタＮ１２の第２の端子を、第１の部分２１０－１に関連付けられた差動入力端子ＩＮＰに結合し、第２の部分２１０－２の第２のトランジスタＮ１２の第２の端子を、第２の部分２１０－２に関連付けられた差動入力端子ＩＮＮに結合するように構成される。このような構成では、部分２１０の各々について、トランジスタＮ１１およびＮ１２を通る電流（例えば、交流（ＡＣ）電流）が同相で加算され得、それによって負荷（ＶＧＡ２００の出力に、例えば、ＶＧＡ２００の差動出力端子に結合され得る）での総電流が増加する。例えば、第１のモードにおいて、第１の部分２１０－１のトランジスタＮ１１およびＮ１２を通る電流が同相で加算され得、それによって、総出力電流ＩＯＵＴＰが増加し、出力電流ＩＯＵＴＰは、第１の部分２１０－１のトランジスタＮ０、Ｎ１１、およびＮ１２を通る電流に基づき（例えば、合計に基づき）得る。この文脈では、総出力電流ＩＯＵＴＰは、第１の部分２１０－１のトランジスタＮ０、Ｎ１１、およびＮ１２のＤＣ電流と、第１の部分２１０－１のトランジスタＮ０およびＮ１１のＡＣ電流の合計と比較して、「増加した」（または第２のモードで「減少した」）と説明され、あるいは、総出力電流ＩＯＵＴＰは、総出力電流ＩＯＵＴＰのＡＣ部分が第１の部分２１０－１のトランジスタＮ０およびＮ１１のＡＣ電流と比較して増加（または第２のモードで減少）する場合、「増加した」（または第２のモードで「減少した」）と説明され得る。同様に、第１のモードにおいて、第２の部分２１０－２のトランジスタＮ１１およびＮ１２を通る電流が同相で加算され得、それによって、総出力電流ＩＯＵＴＮが増加し、出力電流ＩＯＵＴＮは、第２の部分２１０－２のトランジスタＮ０、Ｎ１１およびＮ１２を通る電流に基づき（例えば、合計に基づき）得る。この文脈では、総出力電流ＩＯＵＴＮは、第２の部分２１０－２のトランジスタＮ０、Ｎ１１、およびＮ１２のＤＣ電流と、第２の部分２１０－２のトランジスタＮ０およびＮ１１のＡＣ電流の合計と比較して、「増加した」（または第２のモードで「減少した」）と説明され、あるいは、総出力電流ＩＯＵＴＮは、総出力電流ＩＯＵＴＮのＡＣ部分が第２の部分２１０－２のトランジスタＮ０およびＮ１１のＡＣ電流と比較して増加（または第２のモードで減少）する場合、「増加した」（または第２のモードで「減少した」）と説明され得る。総出力電流が増加するため、利得が増加し、第１および第２の部分２１０－１、２１０－２のトランジスタＮ１１およびＮ１２の利得ステップ回路が、その最大利得を入力信号、例えばＶＩＮに適用して、出力信号ＩＯＵＴを生成することを可能にする。したがって、第１のモードは、ＶＧＡ２００の利得ステップ回路のオン状態に対応する。
第２のモードにおいて、スイッチング構成２２０は、図２Ｂに示されるように、第２の部分２１０－１の第２のトランジスタＮ１２の第１の端子を、第１の部分２１０－１に関連付けられた差動入力端子ＩＮＮに結合し、第２の部分２１０－２の第２のトランジスタＮ１２の第２の端子を、第２の部分２１０－２に関連付けられた差動入力端子ＩＮＰに結合するように構成される。このように、各部２１０のトランジスタＮ１２の第２の端子と他の部分の差動入力端子とのクロスカップリングが、スイッチング構成２２０をクロスカップルスイッチング構成と呼ぶ理由である。このような構成では、部分２１０の各々について、他の部分からトランジスタＮ１２を通る電流（例えば、ＡＣ電流）は、部分のトランジスタＮ０およびＮ１１を通る電流から差し引かれ得、それによって部分の総電流が減少させる。例えば、第２のモードにおいて、総出力電流ＩＯＵＴＰは、第１の部分２１０－１のトランジスタＮ０およびＮ１１を通る電流と、第２の部分２１０－２のトランジスタＮ１２を通る電流とに基づき（例えば、それらの合計に基づき）得、ＶＧＡ２００の差動アーキテクチャの性質により、後者の電流は、第１の部分２１０－１のトランジスタＮ０およびＮ１１を通る電流から差し引かれ、したがって、総出力電流ＩＯＵＴＰを減少させる。同様に、第２のモードにおいて、総出力電流ＩＯＵＴＮは、第２の部分２１０－２のトランジスタＮ０およびＮ１１を通る電流と、第１の部分２１０－１のトランジスタＮ１２を通る電流とに基づき（例えば、それらの合計に基づき）得、ＶＧＡ２００の差動アーキテクチャの性質により、後者の電流は、第２の部分２１０－２のトランジスタＮ０およびＮ１１を通る電流から差し引かれ、したがって、総出力電流ＩＯＵＴＮを減少させる。総出力電流が減少するため、利得が減少し、第１および第２の部分２１０－１、２１０－２のトランジスタＮ１１およびＮ１２の利得ステップ回路が、その最小利得を入力信号ＶＩＮに適用して、出力信号ＩＯＵＴを生成することを可能にする。したがって、第２のモードは、ＶＧＡ２００の利得ステップ回路のオフ状態に対応する。
設計時に、利得の増加は、トランジスタＮ１１およびＮ１２の累積サイズとトランジスタＮ０のサイズとの間の比率によって決定され得るので、第１または第２の動作モードで利得ステップ回路によって提供される利得の増加または減少の量を制御するために、第１および第２のトランジスタＮ１１およびＮ１２は等しいサイズにされ得る（すなわち、実質的に同じ寸法であり得る）。例えば、トランジスタＮ０、Ｎ１１およびＮ１２がＦＥＴである場合、それらのチャネル幅は、それらのソース端子とドレイン端子との間に伝導される電流の量に影響を与える。最小の利得状態では、総ＡＣ電流ＩＯＵＴＰまたはＩＯＵＴＮは、それぞれのトランジスタＮ０の電流と実質的に等しくあり得る一方、利得を増加させるために、トランジスタＮ０、Ｎ１１およびＮ１２のＡＣ電流が一緒に加算される。したがって、トランジスタＮ０のチャネル幅に対するトランジスタＮ１１およびＮ１２のチャネル幅は、ＡＣ電流の増加量を決定し得、したがって、利得の増加量を決定し得る。別の例では、トランジスタＮ０、Ｎ１１、およびＮ１２がＢＪＴである場合、それらのエミッタ領域は、それらのエミッタ端子とコレクタ端子との間で伝導される電流の量に影響を与える。最小の利得状態では、総ＡＣ電流ＩＯＵＴＰまたはＩＯＵＴＮは、それぞれのトランジスタＮ０の電流と実質的に等しくあり得る一方、利得を増加させるために、トランジスタＮ０、Ｎ１１およびＮ１２のＡＣ電流が一緒に加算される。したがって、トランジスタＮ０のチャネル領域に対するトランジスタＮ１１およびＮ１２のチャネル領域は、ＡＣ電流の増加量を決定し得、したがって、利得の増加量を決定し得る。
２つ以上の利得ステップ回路がＶＧＡ２００に実装されている場合（図２には特に示されていないが、図６にその例が示されている）、差動入力端子ＩＮＰおよびＩＮＮ、差動出力端子ＯＵＴＰおよびＯＵＴＮ、第１および第２の部分２１０の入力トランジスタＭ１、ならびに第１および共有部分２１０の共有トランジスタＮ０は、すべての利得ステップ回路に共通であってもよい。一方、第１および第２の部分２１０－１、２１０－２の第１および第２のトランジスタＮ１１およびＮ１２は、利得ステップ回路ごとに１回実装され、スイッチング回路２２０は、本明細書で説明されるように、第１および第２の部分２１０－１、２１０－２のトランジスタＮ１２の第２の端子のカップリングを制御して、利得ステップ回路のオン状態またはオフ状態を実現するように構成される。
前述の説明が示すように、ＶＧＡ２００のオン状態およびオフ状態の両方において、トランジスタ構成２１０のすべてのトランジスタは、出力電流ＩＯＵＴＰおよびＩＯＵＴＮに寄与する電流を伝導する点で、オンである。カスコードトランジスタＮ１１およびＮ１２をオンおよびオフにする必要性を排除すること、または入力トランジスタＭ１のＤＣ電流を変更することは、有利には、実質的に一定の容量が、ＶＧＡ２００の１つ以上の利得ステップ回路の利得状態に関係なく、すべてのＶＧＡノードで維持され得ることを確実にし、一定の位相応答を達成するために、他の性能パラメータとの重大なトレードオフを利用することなく、非常に直線的で広い帯域動作を可能にし得る。そのような動作は、個々の利得ステップ回路のカスコードトランジスタが、そのようなトランジスタの第３の端子に対応する制御信号を適用して、利得ステップ回路の各々のオン状態またはオフ状態のいずれかに影響を及ぼすことによってオンまたはオフにされ得る、いくつかの従来の実装とは全く対照的である。したがって、ＶＧＡ２００の従来の実施態様との別の違いは、カスコードトランジスタのどの端子が、所与の利得ステップ回路がオンまたはオフ状態で動作するかを示す制御信号によって影響を受けるかである。すなわち、スイッチング構成２２０は、利得ステップ回路の各々の利得状態を制御する制御信号を受信し、次いで、トランジスタＮ１２の第２の端子を、ＶＧＡ２００の差動トランジスタ構成のそれらの部分の入力端子に結合して、オン状態動作を実現するか、またはＶＧＡ２００の差動トランジスタ構成の他の部分の入力端子に結合して、オフ状態動作を実現するように構成されてもよい。したがって、ＶＧＡ２００において、所与の利得ステップ回路をオン状態またはオフ状態で動作させるかどうかを示す制御信号が、部分２１０のそれぞれのトランジスタＮ１２の第２の端子に効果的に適用される。本明細書に記載のクロスカップルスイッチング構成２２０を使用することは、差動部分２１０のそれぞれに第１および第２のトランジスタＮ１１およびＮ１２の対を実装することと共に、いかなる位相補償技術も必要とせずに、利得状態にわたって本質的に低い位相誤差を提供する。
図３Ａおよび図３Ｂは、本開示のいくつかの実施形態による、Ｐ型トランジスタを使用して実装されたトランジスタ構成３１０および入力側に実装されたクロスカップルスイッチング構成２３０を備えたＶＧＡ３００のそれぞれのオン状態およびオフ状態の電気回路図を提供する。ＶＧＡ３００のトランジスタ構成３１０は、トランジスタ構成２１０の各Ｎ型トランジスタ（すなわち、第１および第２の部分２１０－１、２１０－２のトランジスタＮ０、Ｎ１１、Ｎ１２、およびＭ１）が、トランジスタ構成３１０のＰ型トランジスタ（例えば、ＰＭＯＳトランジスタ）（すなわち、第１および第２の部分３１０－１、３１０－２のトランジスタＮ０、Ｎ１１、Ｎ１２、およびＭ１がＰ型トランジスタである）で置き換えられることを除いて、ＶＧＡ２００のトランジスタ構成２１０に類似している。ＶＧＡ３００で使用されるクロスカップルスイッチング構成２２０は、どのトランジスタ端子が第１および第２の動作モードで結合するように構成されるかにかかわらず、ＶＧＡ２００で使用されるものと実質的に同じであってもよい。
図３のＰ型トランジスタの実施形態では、図２を参照して提供される説明は、Ｎ型トランジスタおよびＰ型トランジスタがスワップされ、したがって、供給および電流方向が逆になることを除いて、ＶＧＡ３００に適用可能である（すなわち、接地ＧＮＤに結合される代わりに、第１および第２の部分２１０の各々における入力トランジスタＭ１の第２の端子は、供給電圧Ｖｓに結合される）。「第１／ドレイン端子」、「第２／エミッタ端子」、「第３／利得端子」などの呼び方は変わらない。図２に示される例示的なＮ型ＦＥＴのトランジスタ端子を示す参照文字Ｄ、Ｓ、およびＧもまた、図３に示される例示的なＰ型ＦＥＴの１つについて図示される。簡潔さのために、図３の詳細な説明は、上記で特定した変更を除いて、図２の説明と実質的に類似しているため、提供されない。特に、図２と同様に、ＶＧＡ３００の第１のモードにおいて、スイッチング構成２２０は、図３Ａに示されるように、第１の部分３１０－１の第２のトランジスタＮ１２の第２の端子を、第１の部分３１０－１に関連付けられた差動入力端子ＩＮＰに結合し、第２の部分３１０－２の第２のトランジスタＮ１２の第２の端子を、第２の部分３１０－２に関連付けられた差動入力端子ＩＮＮに結合するように構成される。また、図２と同様に、ＶＧＡ３００の第２のモードにおいて、スイッチング構成２２０は、図３Ｂに示されるように、第２の部分３１０－１の第２のトランジスタＮ１２の第１の端子を、第１の部分３１０－１に関連付けられた差動入力端子ＩＮＮに結合し、第２の部分３１０－２の第２のトランジスタＮ１２の第２の端子を、第２の部分３１０－２に関連付けられた差動入力端子ＩＮＰに結合するように構成される。
図４Ａおよび図４Ｂは、本開示のいくつかの実施形態による、Ｎ型トランジスタを使用して実装されたトランジスタ構成２１０および出力側に実装されたクロスカップルスイッチング構成４２０を備えたＶＧＡ４００のそれぞれのオン状態およびオフ状態の電気回路図を提供する。ＶＧＡ４００のトランジスタ構成２１０は、以下で説明されるように、第２のトランジスタＮ１２がどのように結合されるかを除いて、ＶＧＡ２００で使用されるものに類似し得る。「第１／ドレイン端子」、「第２／エミッタ端子」、「第３／利得端子」などの呼び方は変わらない。図２に示される例示的なＮ型ＦＥＴのトランジスタ端子を示す参照文字Ｄ、Ｓ、およびＧもまた、図４に示される例示的なＮ型ＦＥＴの１つについて図示される。
特に、ＶＧＡ４００のオンおよびオフ利得状態の両方において、ＶＧＡ４００の部分２１０の各々について、トランジスタＮ１２の第２の端子（例えば、ソース端子）が、トランジスタＮ０およびＮ１１の各々の第２の端子に、したがって、入力トランジスタＭ１を介して、部分のそれぞれの差動入力端子に結合される。したがって、ＶＧＡ４００では、第１の部分２１０－１のトランジスタＮ０、Ｎ１１、およびＮ１２の各々の第２の端子は、差動入力端子ＩＮＰに結合され得、第２の部分２１０－２のトランジスタＮ０、Ｎ１１、およびＮ１２の各々の第１の端子は、差動入力端子ＩＮＮに結合され得る。
ＶＧＡ４００のオン状態とオフ状態との差は、各部分２１０におけるトランジスタＮ１２の第１の端子（例えば、ドレイン端子）の結合に生じる。そのために、スイッチング構成４２０は、部分２１０の第２のトランジスタＮ１２を第１のモード（以下に説明するように、ＶＧＡ４００のオン状態に対応する）または第２のモード（以下に説明するように、ＶＧＡ４００のオフ状態に対応する）のいずれかで動作させるように構成される。
ＶＧＡ４００の第１のモードにおいて、スイッチング構成４２０は、図４Ａに示されるように、第１の部分２１０－１の第２のトランジスタＮ１２の第１の端子を、第１の部分２１０－１に関連付けられた差動出力端子ＯＵＴＰに結合し、第２の部分２１０－２の第２のトランジスタＮ１２の第１の端子を、第２の部分２１０－２に関連付けられた差動出力端子ＯＵＴＮに結合するように構成される。ＶＧＡ４００のこのような構成では、部分２１０の各々について、トランジスタＮ１１およびＮ１２を通る電流（例えば、ＡＣ電流）が同相で加算され得、それによって、負荷における総電流（ＶＧＡ４００の出力に、例えば、ＶＧＡ４００の差動出力端子に結合され得る）が増加し、利得が増加し、ＶＧＡ４００の第１および第２の部分２１０－１、２１０－２のトランジスタＮ１１およびＮ１２の利得ステップ回路が、ＶＧＡ２００について説明された方法に類似して、その最大利得を入力信号ＶＩＮに適用して、出力信号ＩＯＵＴを生成することができる。したがって、ＶＧＡ２００と同様に、ＶＧＡ４００の第１のモードは、ＶＧＡ４００の利得ステップ回路のオン状態に対応する。
ＶＧＡ４００の第２のモードにおいて、スイッチング構成４２０は、図４Ｂに示されるように、第１の部分２１０－１の第２のトランジスタＮ１２の第１の端子を、第２の部分２１０－２に関連付けられた差動出力端子ＯＵＴＮに結合し、第２の部分２１０－２の第２のトランジスタＮ１２の第１の端子を、第１の部分２１０－１に関連付けられた差動出力端子ＯＵＴＰに結合するように構成される。ＶＧＡ４００のこのような構成では、部分２１０の各々について、他の部分からのトランジスタＮ１２を通る電流（例えば、ＡＣ電流）が、部分のトランジスタＮ０およびＮ１１を通る電流から差し引かれ、それによって、部分の総電流を減少させ、利得を減少させ、ＶＧＡ４００の第１および第２の部分２１０－１、２１０－２のトランジスタＮ１１およびＮ１２の利得ステップ回路が、その最小利得を入力信号ＶＩＮに適用して、ＶＧＡ２００について説明された方法に類似して、出力信号ＩＯＵＴを生成することができる。したがって、ＶＧＡ２００と同様に、ＶＧＡ４００の第２のモードは、ＶＧＡ４００の利得ステップ回路のオフ状態に対応する。
簡潔さのために、図４の詳細な説明は、上記で特定した変更を除いて、図２の説明と実質的に類似しているため、提供されない。
図５Ａおよび図５Ｂは、本開示のいくつかの実施形態による、Ｐ型トランジスタを使用して実装されたトランジスタ構成３１０および出力側に実装されたクロスカップルスイッチング構成４２０を備えたＶＧＡ５００のそれぞれのオン状態およびオフ状態の電気回路図を提供する。
ＶＧＡ５００のトランジスタ構成３１０は、以下で説明されるように、第２のトランジスタＮ１２がどのように結合されるかを除いて、ＶＧＡ３００のトランジスタ構成３１０に類似し得る。ＶＧＡ５００で使用されるクロスカップルスイッチング構成４２０は、どのトランジスタ端子が第１および第２の動作モードで結合するように構成されるかにかかわらず、ＶＧＡ４００で使用されるものと実質的に同じであってもよい。「第１／ドレイン端子」、「第２／エミッタ端子」、「第３／利得端子」などの呼び方は、図５では他の図面と変わらない。図２に示される例示的なＮ型ＦＥＴのトランジスタ端子を示す参照文字Ｄ、Ｓ、およびＧもまた、図５に示される例示的なＰ型ＦＥＴの１つについて図示される。
特に、ＶＧＡ５００のオンおよびオフ利得状態の両方において、ＶＧＡ５００の部分３１０の各々について、トランジスタＮ１２の第２の端子（例えば、ソース端子）が、トランジスタＮ０およびＮ１１の各々の第２の端子に、したがって、入力トランジスタＭ１を介して、部分のそれぞれの差動入力端子に結合される。したがって、ＶＧＡ５００では、第１の部分３１０－１のトランジスタＮ０、Ｎ１１、およびＮ１２の各々の第２の端子は、差動入力端子ＩＮＰに結合され得、第２の部分３１０－２のトランジスタＮ０、Ｎ１１、およびＮ１２の各々の第１の端子は、差動入力端子ＩＮＮに結合され得る。
ＶＧＡ５００のオン状態とオフ状態との差は、各部分３１０におけるトランジスタＮ１２の第１の端子（例えば、ドレイン端子）の結合に生じる。そのために、スイッチング構成４２０は、部分３１０の第２のトランジスタＮ１２を第１のモード（以下に説明するように、ＶＧＡ５００のオン状態に対応する）または第２のモード（以下に説明するように、ＶＧＡ５００のオフ状態に対応する）のいずれかで動作させるように構成される。
ＶＧＡ５００の第１のモードにおいて、スイッチング構成４２０は、図５Ａに示されるように、第１の部分３１０－１の第２のトランジスタＮ１２の第１の端子を、第１の部分３１０－１に関連付けられた差動出力端子ＯＵＴＰに結合し、第２の部分３１０－２の第２のトランジスタＮ１２の第１の端子を、第２の部分３１０－２に関連付けられた差動出力端子ＯＵＴＮに結合するように構成される。ＶＧＡ５００のこのような構成では、部分３１０の各々について、トランジスタＮ１１およびＮ１２を通る電流（例えば、ＡＣ電流）が同相で加算され得、それによって、負荷における総電流（ＶＧＡ５００の出力に、例えば、ＶＧＡ５００の差動出力端子に結合され得る）が増加し、利得が増加し、ＶＧＡ５００の第１および第２の部分３１０－１、３１０－２のトランジスタＮ１１およびＮ１２の利得ステップ回路が、ＶＧＡ４００について説明された方法に類似して、その最大利得を入力信号ＶＩＮに適用して、出力信号ＩＯＵＴを生成することができる。したがって、ＶＧＡ４００と同様に、ＶＧＡ５００の第１のモードは、ＶＧＡ５００の利得ステップ回路のオン状態に対応する。
ＶＧＡ５００の第２のモードにおいて、スイッチング構成４２０は、図５Ｂに示されるように、第１の部分３１０－１の第２のトランジスタＮ１２の第１の端子を、第２の部分３１０－２に関連付けられた差動出力端子ＯＵＴＮに結合し、第２の部分３１０－２の第２のトランジスタＮ１２の第１の端子を、第１の部分３１０－１に関連付けられた差動出力端子ＯＵＴＰに結合するように構成される。ＶＧＡ５００のこのような構成では、部分３１０の各々について、他の部分からのトランジスタＮ１２を通る電流（例えば、ＡＣ電流）は、部分のトランジスタＮ０およびＮ１１を通る電流から差し引かれ得、それによって、部分の総電流を減少させ、利得を減少させ、ＶＧＡ５００の第１および第２の部分３１０－１、３１０－２のトランジスタＮ１１およびＮ１２の利得ステップ回路が、ＶＧＡ４００について説明された方法に類似して、その最小利得を入力信号ＶＩＮに適用して、出力信号ＩＯＵＴを生成することができる。したがって、ＶＧＡ４００と同様に、ＶＧＡ５００の第２のモードは、ＶＧＡ５００の利得ステップ回路のオフ状態に対応する。
簡潔さのために、図５の詳細な説明は、上記で特定した変更を除いて、識別された先行図面の説明と実質的に類似しているため、提供されない。
図６は、本開示のいくつかの実施形態による、複数の利得ステップ回路６０２－１～６０２－Ｋおよび例示的なクロスカップルスイッチング構成６２０を備えたＶＧＡ６００の電気回路図を提供する。図６に示す例は、Ｎ型トランジスタがトランジスタ構成２１０に使用され、スイッチング構成６２０が入力側に実装されている点で、図２Ａ～図２Ｂに示す例と同様である。したがって、スイッチング構成６２０は、上述のスイッチング構成２２０の例示的な実装形態である。図６に示されるように、Ｋ個の利得ステップ回路６０２が使用される場合（Ｋが任意の正の整数であってもよく、例えばＫが１より大きくてもよい）、各利得ステップ回路６０２は、トランジスタ構成２１０の差動部分の各々について、第１および第２のトランジスタＮ１１およびＮ１２の指定された対を含む（すなわち、各利得ステップ回路６０２は、合計で４つのトランジスタを含んでもよい）。次に、トランジスタＮ０およびＭ１は、本明細書に記載したように、利得ステップ回路６０２の各々に結合される（すなわち、複数の利得ステップ回路６０２の間で共有される）。
スイッチング構成６２０は、いくつかの実施形態では、利得ステップ回路６０２ごとに４つのスイッチのセットが、第１のモード（すなわち、オン状態）または第２のモード（すなわち、オフ状態）で動作するように各利得ステップ回路を選択的に構成するために使用され得ることを示す。例えば、スイッチング構成６２０については、利得ステップ回路６０２－１は、差動部分２１０－１、２１０－２の各々について、スイッチｓ１が閉じられ、スイッチｓ２が開いているときに、第１のモードで動作するように構成されてもよい。一方、利得ステップ回路６０２－１は、差動部分２１０－１、２１０－２の各々について、スイッチｓ１が開いており、スイッチｓ２が閉じているときに、第２のモードで動作するように構成されていてもよい。他の実施形態では、すべてが本開示の範囲内にある、他のスイッチング構成が想定されてもよい。
例示的なＲＦデバイスおよびシステム
いくつかの実施形態では、本明細書に記載されるクロスカップルスイッチング構成を備えたＶＧＡは、無線通信で使用される様々なＲＦデバイスおよびシステムに含まれ得る。例示のみを目的として、本明細書に記載のクロスカップルスイッチング構成を備えたＶＧＡのいずれかを含み得る一例のＲＦデバイスを図７に示し、以下に説明する。しかしながら、一般に、本明細書に記載のクロスカップルスイッチング構成を備えたＶＧＡは、他のデバイスおよびシステムに含まれてもよく、これらのすべては、本開示の範囲内にある。
図７は、本開示のいくつかの実施形態による、クロスカップルスイッチング構成を備えた１つ以上のＶＧＡが実装され得る例示的なＲＦデバイス２２００、例えばＲＦトランシーバのブロック図である。
一般に、ＲＦデバイス２２００は、約３キロヘルツ（ｋＨｚ）～約３００ギガヘルツ（ＧＨｚ）のＲＦ範囲の電磁波の形態で信号の無線送信および／または受信をサポートし得る任意のデバイスまたはシステムであり得る。いくつかの実施形態では、ＲＦデバイス２２００は、例えば、ＧＳＭ、ＷＣＤＭＡ（登録商標）、またはＬＴＥなどの任意の好適なセルラ無線通信技術の基地局（ＢＳ）またはユーザ機器（ＵＥ）デバイスにおいて、無線通信のために使用され得る。さらなる例では、ＲＦデバイス２２００は、例えば、５Ｇ無線（すなわち、例えば、約５～１５ミリの範囲の波長に対応する、約２０～６０ＧＨｚの範囲の周波数を有する高周波／短波長スペクトル）などのｍｍ波ワイヤレス技術のＢＳまたはＵＥデバイスとして、またはその中で使用されてもよい。さらに別の例では、ＲＦデバイス２２００は、Ｗｉ－Ｆｉ技術（例えば、約１２ｃｍの波長に対応する２．４ＧＨｚの周波数帯域、または約５ｃｍの波長に対応する５．８ＧＨｚの周波数帯域、スペクトル）を使用して、例えば、デスクトップ、ラップトップ、ビデオゲームコンソール、スマートフォン、タブレット、スマートテレビ、デジタルオーディオプレーヤー、車、プリンタなどのＷｉ－Ｆｉ対応デバイスで無線通信に使用されてもよい。いくつかの実装では、Ｗｉ－Ｆｉ対応デバイスは、例えば、データを他のノード、例えば、スマートセンサと通信するように構成されたスマートシステム内のノードであってもよい。さらに別の例では、ＲＦデバイス２２００は、Ｂｌｕｅｔｏｏｔｈ技術（例えば、約１２ｃｍの波長に対応する約２．４～約２．４８５ＧＨｚの周波数帯域）を使用して無線通信に使用してもよい。他の実施形態では、ＲＦデバイス２２００は、例えば、自動車レーダーシステムにおいて、またはＭＲＩなどの医療用途においてなど、通信以外の目的のために、ＲＦ信号を送受信するために使用されてもよい。
様々な実施形態において、ＲＦデバイス２２００は、セルラネットワークにおいて使用され得る周波数割り当てのＦＤＤまたは時間領域デュプレックス（ＴＤＤ）の変形に含まれ得る。ＦＤＤシステムでは、アップリンク（すなわち、ＵＥデバイスからＢＳに送信されるＲＦ信号）およびダウンリンク（すなわち、ＢＳからＵＳデバイスに送信されるＲＦ信号）は、同時に別個の周波数帯域を使用してもよい。ＴＤＤシステムでは、アップリンクとダウンリンクは同じ周波数を、しかし異なる時間に使用し得る。
図７には、いくつかの構成要素がＲＦデバイス２２００に含まれるように示されているが、これらの構成要素のうちのいずれか１つ以上が、用途に適しているとして、省略または複製され得る。例えば、いくつかの実施形態では、ＲＦデバイス２２００は、ＲＦ信号（例えば、ＲＦトランシーバ）の無線送信と受信の両方をサポートするＲＦデバイスであってもよく、その場合、ＲＦデバイスは、本明細書で送信（ＴＸ）経路と呼ばれるものの構成要素と、本明細書で受信（ＲＸ）経路と呼ばれるものの構成要素の両方を含んでもよい。しかしながら、他の実施形態では、ＲＦデバイス２２００は、無線受信のみをサポートするＲＦデバイス（例えば、ＲＦ受信機）であってもよく、その場合、ＲＸ経路の構成要素を含んでもよく、ＴＸ経路の構成要素を含んでもよく、またはＲＦデバイス２２００は、無線送信のみをサポートするＲＦデバイス（例えば、ＲＦ送信機）であってもよく、その場合、ＴＸ経路の構成要素を含むが、ＲＸ経路の構成要素を含まない。
いくつかの実施形態では、ＲＦデバイス２２００に含まれる一部またはすべての構成要素は、１つ以上のマザーボードに取り付けられ得る。いくつかの実施形態では、これらの構成要素の一部またはすべては、単一のダイ、例えば単一のシステムオンチップ（ＳＯＣ）ダイ上に製造される。
加えて、様々な実施形態では、ＲＦデバイス２２００は、図７に示される構成要素のうちの１つ以上を含まなくてもよいが、ＲＦデバイス２２００は、１つ以上の構成要素に結合するためのインターフェース回路を含んでもよい。例えば、ＲＦデバイス２２００は、アンテナ２２０２を含まなくてもよいが、アンテナ２２０２が結合され得るアンテナインターフェース回路（例えば、マッチング回路、コネクタおよびドライバ回路）を含んでもよい。別のセットの例では、ＲＦデバイス２２００は、デジタル処理ユニット２２０８またはＬＯ２２０６を含まなくてもよいが、デジタル処理ユニット２２０８またはＬＯ２２０６が結合され得るデバイスインターフェース回路（例えば、コネクタおよびサポート回路）を含んでもよい。
図７に示されるように、ＲＦデバイス２２００は、アンテナ２２０２、デュプレクサ２２０４（例えば、ＲＦデバイス２２００がＦＤ ＤＲＦデバイスである場合、そうでなければ、デュプレクサ２２０４は省略されてもよい）、ＬＯ２２０６、デジタル処理ユニット２２０８を含んでもよい。同じく図７に示されるように、ＲＦデバイス２２００は、ＲＸ経路増幅器２２１２、ＲＸ経路事前混合フィルタ２２１４、ＲＸ経路ミキサ２２１６、ＲＸ経路事後混合フィルタ２２１８、およびアナログ－デジタル変換器（ＡＤＣ）２２２０を含み得るＲＸ経路を含んでもよい。さらに図７に示されるように、ＲＦデバイス２２００は、ＴＸ経路増幅器２２２２、ＴＸ経路事後混合フィルタ２２２４、ＴＸ経路ミキサ２２２６、ＴＸ経路事前混合フィルタ２２２８、およびデジタル－アナログ変換器（ＤＡＣ）２２３０を含み得るＴＸ経路を含んでもよい。さらに、ＲＦデバイス２２００は、インピーダンスチューナー２２３２、ＲＦスイッチ２２３４、および制御ロジック２２３６をさらに含んでもよい。様々な実施形態において、ＲＦデバイス２２００は、図７に示される構成要素のいずれかの複数のインスタンスを含み得る。いくつかの実施形態では、ＲＸ経路増幅器２２１２、ＴＸ経路増幅器２２２２、デュプレクサ２２０４、およびＲＦスイッチ２２３４は、ＲＦデバイス２２００のＲＦフロントエンド（ＦＥ）を形成するか、またはその一部であると見なされ得る。いくつかの実施形態では、ＲＸ経路増幅器２２１２、ＴＸ経路増幅器２２２２、デュプレクサ２２０４、およびＲＦスイッチ２２３４は、ＲＦデバイス２２００のＲＦ ＦＥを形成するか、またはその一部であると見なされ得る。いくつかの実施形態では、ＲＸ経路ミキサ２２１６およびＴＸ経路ミキサ２２２６（場合によっては、図７に示されるそれらの関連する事前混合および事後混合フィルタと共に）は、ＲＦデバイス２２００のＲＦトランシーバ（ＲＸ経路構成要素またはＴＸ経路構成要素のみがそれぞれＲＦデバイス２２００内に含まれる場合、ＲＦ受信機またはＲＦ送信機）を形成するか、またはＲＦデバイス２２００のＲＦトランシーバの一部であると見なされ得る。いくつかの実施形態では、ＲＦデバイス２２００は、図７に制御ロジック２２３６として示される１つ以上の制御ロジック要素／回路、例えばＲＦ ＦＥ制御インターフェースをさらに含んでもよい。いくつかの実施形態では、制御ロジック２２３６は、クロスカップルスイッチング構成で１つ以上のＶＧＡを操作することの少なくとも一部を制御するように構成され得る。例えば、制御ロジック２２３６は、所与の時間にどの利得ステップ回路がオン状態であるべきか、およびどのゲートステップ回路がオフ状態であるべきかを示すために、本明細書に記載のクロスカップルスイッチング構成に制御信号を提供するように構成され得る。別の例では、制御ロジック２２３６は、個々の利得ステップ回路をオン状態またはオフ状態にするために、本明細書に記載のクロスカップルスイッチング構成のスイッチを直接制御するように構成され得る。いくつかの実施形態では、制御ロジック２２３６は、例えば、複雑なＲＦシステム環境の制御を強化し、エンベロープ追跡技術の実装をサポートし、消費電力を低減するなど、ＲＦデバイス２２００内の制御他の機能を実行するために使用され得る。
アンテナ２２０２は、ＲＦ信号を、任意の無線規格またはプロトコル、例えば、Ｗｉ－Ｆｉ、ＬＴＥ、またはＧＳＭ、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以外として指定された任意の他の無線プロトコルに従って、無線で送信および／または受信するように構成され得る。ＲＦデバイス２２００がＦＤＤトランシーバである場合、アンテナ２２０２は、例えば、互いに２０ＭＨｚの分離を有する帯域において、通信信号を別個の、すなわち、非重複および非連続の周波数帯域において同時に受信および送信するように構成されてもよい。ＲＦデバイス２２００がＴＤＤトランシーバである場合、アンテナ２２０２は、ＴＸおよびＲＸ経路について同一であっても、または重複していてもよい周波数の帯域における通信信号の逐次的な受信および送信のために構成されてもよい。いくつかの実施形態では、ＲＦデバイス２２００は、マルチバンドＲＦデバイスであり得、その場合、アンテナ２２０２は、別個の周波数帯域に複数のＲＦ成分を有する信号を同時に受信するように構成され得る、および／または別個の周波数帯域に複数のＲＦ成分を有する信号を同時に送信するように構成され得る。そのような実施形態では、アンテナ２２０２は、単一の広帯域アンテナまたは複数の帯域固有のアンテナ（すなわち、それぞれが特定の周波数帯域で信号を受信および／または送信するように構成される複数のアンテナ）であり得る。様々な実施形態において、アンテナ２２０２は、複数のアンテナ素子、例えば、位相アンテナアレイを形成する複数のアンテナ素子（すなわち、ＲＦ信号を送信および受信するために複数のアンテナ素子および位相シフトを使用し得る通信システムまたはアンテナのアレイ）を含んでもよい。単一アンテナシステムと比較して、フェーズドアンテナアレイは、利得の増加、指向性ステアリングの能力、および同時通信などの利点を提供し得る。いくつかの実施形態では、ＲＦデバイス２２００は、アンテナダイバーシティを実装するために、２つ以上のアンテナ２２０２を含み得る。いくつかのそのような実施形態において、ＲＦスイッチ２２３４は、異なるアンテナ間を切り替えるように配備され得る。
アンテナ２２０２の出力は、デュプレクサ２２０４の入力に結合され得る。デュプレクサ２２０４は、デュプレクサ２２０４とアンテナ２２０２との間の単一の経路にわたって双方向通信を可能にするように複数の信号をフィルタリングするように構成された任意の好適な構成要素であり得る。デュプレクサ２２０４は、ＲＸ信号をＲＦデバイス２２００のＲＸ経路に提供し、ＲＦデバイス２２００のＴＸ経路からＴＸ信号を受信するように構成され得る。
ＲＦデバイス２２００は、アンテナ２２０２によって受信されるＲＦ信号のダウンコンバージョンおよび／またはアンテナ２２０２によって送信される信号のアップコンバージョンのために使用され得るＬＯ信号を提供するように構成された１つ以上のＬＯ２２０６を含み得る。
ＲＦデバイス２２００は、１つ以上の処理デバイスを含み得るデジタル処理ユニット２２０８を含み得る。デジタル処理ユニット２２０８は、ＲＸおよび／またはＴＸ信号のデジタル処理に関連する様々な機能を実行するように構成され得る。このような機能の例としては、デシメーション／ダウンサンプリング、エラー訂正、デジタルダウンコンバージョンまたはアップコンバージョン、ＤＣオフセットキャンセル、自動利得制御などが挙げられるが、これらに限定されない。図７には示されていないが、いくつかの実施形態では、ＲＦデバイス２２００は、デジタル処理ユニット２２０８と協働するように構成されたメモリデバイスをさらに含んでもよい。
ＲＦデバイス２２００に含まれ得るＲＸ経路の詳細に着目すると、いくつかの実施形態では、ＲＸ経路増幅器２２１２は、ＬＮＡを含んでもよい。いくつかの実施形態では、ＲＸ経路増幅器２２１２は、本開示の任意の実施形態によるクロスカップルスイッチング構成を備えたＶＧＡを含み得る。ＲＸ経路増幅器２２１２の入力は、例えば、デュプレクサ２２０４を介して、アンテナ２２０２のアンテナポート（図示せず）に結合され得る。ＲＸ経路増幅器２２１２は、アンテナ２２０２によって受信されたＲＦ信号を増幅してもよい。
ＲＸ経路増幅器２２１２の出力は、ＲＸ経路増幅器２２１２によって増幅された受信ＲＦ信号をフィルタリングするように構成された高調波フィルタまたはバンドパス（例えば、ローパス）フィルタであり得る、ＲＸ経路事前混合フィルタ２２１４の入力に結合され得る。
ＲＸ経路事前混合フィルタ２２１４の出力は、ダウンコンバータとも呼ばれる、ＲＸ経路ミキサ２２１６の入力に結合され得る。ＲＸ経路ミキサ２２１６は、２つの入力および１つの出力を含み得る。第１の入力は、アンテナ２２０２によって受信された信号を示す、電流信号であり得るＲＸ信号を受信するように構成され得る（例えば、第１の入力は、ＲＸ経路事前混合フィルタ２２１４の出力を受信し得る）。第２の入力は、局所発振器２２０６のうちの１つからＬＯ信号を受信するように構成され得る。次いで、ＲＸ経路ミキサ２２１６は、その２つの入力において受信された信号を混合して、ＲＸ経路ミキサ２２１６の出力において提供される、ダウンコンバートされたＲＸ信号を生成し得る。本明細書で使用されるとき、ダウンコンバージョンは、受信したＲＦ信号をＬＯ信号と混合して、より低い周波数の信号を生成するプロセスを指す。特に、ＴＸ経路ミキサ（例えば、ダウンコンバータ）２２１６は、２つの入力周波数が２つの入力ポートに提供されるときに、出力ポートで合計および／または差分周波数を生成するように構成され得る。いくつかの実施形態では、ＲＦデバイス２２００は、ホモダイン、シンクロダイン、またはゼロＩＦ受信機としても知られる直接変換受信機（ＤＣＲ）を実装してもよく、その場合、ＲＸ経路ミキサ２２１６は、周波数が無線信号のキャリア周波数と同一であるか、または非常に近いＬＯ信号を使用して、受信無線信号を復調するように構成されてもよい。他の実施形態では、ＲＦデバイス２２００は、中間周波数（ＩＦ）へのダウンコンバートを利用し得る。ＩＦをスーパーヘテロダイン無線受信機で使用することができ、受信したＲＦ信号は、受信した信号内の情報の最終的な検出が行われる前にＩＦにシフトされる。いくつかの理由で、ＩＦへの変換が有用であり得る。例えば、いくつかのフィルタ段階が使用されると、それらをすべて固定周波数に設定することができ、それにより、それらが作りやすく、チューニングしやすくなる。いくつかの実施形態では、ＲＸ経路ミキサ２２１６は、ＩＦ変換のいくつかのそのような段階を含み得る。
図７のＲＸ経路には、単一のＲＸ経路ミキサ２２１６が示されているが、いくつかの実施形態では、ＲＸ経路ミキサ２２１６は、直交ダウンコンバータとして実装され得、その場合、第１のＲＸ経路ミキサと、第２のＲＸ経路ミキサとを含むことになる。第１のＲＸ経路ミキサは、アンテナ２２０２によって受信されたＲＸ信号とＬＯ２２０６によって提供されたＬＯ信号の同相成分とを混合することによって、同相（Ｉ）ダウンコンバージョンＲＸ信号を生成するダウンコンバージョンを実行するように構成され得る。第２のＲＸ経路ミキサは、アンテナ２２０２によって受信されるＲＸ信号と、ＬＯ２２０６によって提供されるＬＯ信号の直交成分とを混合することによって、直交（Ｑ）ダウンコンバージョンＲＸ信号を生成するためにダウンコンバージョンを実行するように構成され得る（直交成分は、ＬＯ信号の同相成分から９０度位相的にオフセットされる成分である）。第１のＲＸ経路ミキサの出力は、Ｉ信号経路に提供され得、第２のＲＸ経路ミキサの出力は、Ｉ信号経路と実質的に９０度位相がずれ得るＱ信号経路に提供され得る。
ＲＸ経路ミキサ２２１６の出力は、任意選択で、ローパスフィルタであり得るＲＸ経路事後混合フィルタ２２１８に結合され得る。ＲＸ経路ミキサ２２１６が、上述のように第１および第２のミキサを実装する直交ミキサである場合、第１および第２のミキサの出力にそれぞれ提供される同相および直交成分は、フィルタ２２１８に含まれるそれぞれの個々の第１および第２のＲＸ経路後フィルタに結合され得る。
ＡＤＣ２２２０は、ＲＸ経路ミキサ２２１６からの混合ＲＸ信号をアナログ領域からデジタル領域に変換するように構成され得る。ＡＤＣ２２２０は、ＲＸ経路直交ミキサ２２１６と同様に、同相および直交成分に分離されたダウンコンバートされたＲＸ経路信号をデジタル化するように構成された２つのＡＤＣを含み得る直交ＡＤＣであり得る。ＡＤＣ２２２０の出力は、ＲＸ信号に符号化された情報を抽出することができるように、ＲＸ信号のデジタル処理に関連する様々な機能を実行するように構成されたデジタル処理ユニット２２０８に提供され得る。
ＲＦデバイス２２００に含まれ得るＴＸ経路の詳細に目を向けると、後でアンテナ２２０２によって送信されるデジタル信号（ＴＸ信号）が、デジタル処理ユニット２２０８からＤＡＣ２２３０に提供されてもよい。ＡＤＣ２２２０と同様に、ＤＡＣ２２３０は、デジタルＩパスＴＸ信号成分およびＱパスＴＸ信号成分をそれぞれアナログ形態に変換するように構成された２つのＤＡＣを含み得る。
任意選択で、ＤＡＣ２２３０の出力は、ＤＡＣ２２３０によって出力されたアナログＴＸ信号から所望の帯域外の信号成分をフィルタリングするように構成されたバンドパス（例えば、ローパス）フィルタ（または一対のバンドパス、例えば、直交処理の場合、ローパス、フィルタ）であり得る、ＴＸ経路事前混合フィルタ２２２８に結合され得る。次いで、デジタルＴＸ信号は、アップコンバータと呼ばれることもあるＴＸ経路ミキサ２２２６に提供され得る。ＲＸ経路ミキサ２２１６と同様に、ＴＸ経路ミキサ２２２６は、同相および直交成分混合のために、一対のＴＸ経路ミキサを含み得る。ＲＸ経路に含まれ得る第１および第２のＲＸ経路ミキサと同様に、ＴＸ経路ミキサ２２２６のＴＸ経路ミキサの各々は、２つの入力および１つの出力を含み得る。第１の入力は、送信されるＲＦ信号を生成するためにアップコンバートされる、それぞれのＤＡＣ２２３０によってアナログ形態に変換されたＴＸ信号成分を受信し得る。第１のＴＸ経路ミキサは、ＤＡＣ２２３０によってアナログ形態に変換されたＴＸ信号成分を、ＬＯ２２０６から提供されたＴＸ経路ＬＯ信号の同相成分と混合することによって、同相（Ｉ）アップコンバート信号を生成し得る（様々な実施形態では、ＬＯ２２０６は、複数の異なる局所発振器を含んでもよく、または、ＲＸ経路内のミキサ２２１６およびＴＸ経路内のミキサ２２２６に対して異なる局所発振器周波数を提供するように構成されてもよい）。第２のＴＸ経路ミキサは、ＤＡＣ２２３０によってアナログ形式に変換されたＴＸ信号成分を、ＴＸ経路局所発振器信号の直交成分と混合することによって、直交位相（Ｑ）アップコンバート信号を生成し得る。第２のＴＸ経路ミキサの出力は、実際のＲＦ信号を作成するために、第１のＴＸ経路ミキサの出力に追加され得る。ＴＸ経路ミキサの各々の第２の入力は、局所発振器２２０６に結合され得る。
任意選択で、ＲＦデバイス２２００は、ＴＸ経路ミキサ２２２６の出力をフィルタリングするように構成されたＴＸ経路事後混合フィルタ２２２４を含んでよい。
いくつかの実施形態では、ＴＸ経路増幅器２２２２は、１つ以上のＰＡ、例えば、ＰＡ３３２のアレイ３３０を含んでもよい。いくつかの実施形態では、ＴＸ経路増幅器２２２２は、本開示の任意の実施形態によるクロスカップルスイッチング構成を備えたＶＧＡを含み得る。
様々な実施形態において、ＲＸ経路事前混合フィルタ２２１４、ＲＸ経路事後混合フィルタ２２１８、ＴＸ事後混合フィルタ２２２４、およびＴＸ事前混合フィルタ２２２８のいずれも、ＲＦフィルタとして実装され得る。いくつかの実施形態では、ＲＦフィルタは、複数のＲＦフィルタ、またはフィルタバンクとして実装され得る。フィルタバンクは、（すなわち、フィルタバンクをプログラムするために）フィルタバンクの所望のフィルタリング特性を達成するために、複数のＲＦフィルタのうちのいずれか１つをオンおよびオフに選択的に切り替える（例えば、複数のＲＦフィルタのいずれか１つをアクティブにする）ように構成されたスイッチ、例えば、ＲＦスイッチ２２３４に結合され得る複数のＲＦフィルタを含んでもよい。例えば、このようなフィルタバンクは、ＲＦデバイス２２００がＢＳまたはＵＥデバイスにあるとき、またはＢＳまたはＵＥデバイスに含まれるときに、異なるＲＦ周波数範囲を切り替えるために使用され得る。別の例では、このようなフィルタバンクは、異なるデュプレックス距離上のＴＸ漏れを抑制するようにプログラム可能であり得る。
インピーダンスチューナー２２３２は、ＲＦデバイス２２００内の信号損失を最小限に抑えるために、異なるＲＦ回路の入力インピーダンスおよび出力インピーダンスに一致するように構成された任意の適切な回路を含んでよい。例えば、インピーダンスチューナー２２３２は、アンテナインピーダンスチューナーを含み得る。アンテナのインピーダンスは、ＲＦデバイス２２００が置かれている環境の関数であり、例えば、アンテナが手に保持されているか、車の屋根に配置されているかなどに応じて、アンテナのインピーダンスが変化するために、アンテナ２２０２のインピーダンスを調整することができることは、特に有利であり得る。
上記に説明したように、ＲＦスイッチ２２３４は、例えば、図７に示される構成要素のいずれか１つの複数のインスタンス間を選択的に切り替えるために、例えば、ＲＦデバイス２２００の所望の挙動および特性を達成するために、伝送経路を通る高周波信号を経路指定するように構成されたデバイスであってもよい。例えば、いくつかの実施形態では、異なるアンテナ２２０２を切り替えるためにＲＦスイッチを使用してもよい。他の実施形態では、ＲＦスイッチを使用して、ＲＦデバイス２２００の複数のＲＦフィルタを（例えば、ＲＦフィルタのオンおよびオフを選択的に切り替えることによって）切り替えてもよい。典型的には、ＲＦシステムは、複数のこのようなＲＦスイッチを含むことになる。
ＲＦデバイス２２００は、簡略化されたバージョンを提供し、さらなる実施形態では、図７に特に示されていない他の構成要素が含まれてもよい。例えば、ＲＦデバイス２２００のＲＸ経路は、ＲＸ経路ミキサ２２１６とＡＤＣ２２２０との間の電流－電圧増幅器を含んでよく、これは、ダウンコンバートされた信号を増幅し、電圧信号に変換するように構成され得る。別の例では、ＲＦデバイス２２００のＲＸ経路は、バランス信号を生成するためのバラン変圧器を含み得る。さらに別の例では、ＲＦデバイス２２００は、基準クロック信号を受信し、それを使用して、次いで、ＡＤＣ２２２０、ＤＡＣ２２３０の動作をタイミングするために使用され得る、および／または局所発振器２２０６によって、ＲＸ経路またはＴＸ経路で使用される局所発振器信号を生成するためにも使用され得る、異なるクロック信号を生成するように構成され得る、例えば、適切なフェーズドロックループ（ＰＬＬ）を含み得る、クロック生成器をさらに含み得る。
例示的なデータ処理システム
図８は、本開示のいくつかの実施形態による、本明細書に記載のクロスカップルスイッチング構成を備えた１つ以上のＶＧＡの動作を制御するように構成され得る例示的なデータ処理システム２３００を示すブロック図を提供する。例えば、データ処理システム２３００は、図１～図７を参照して説明したように、クロスカップルスイッチング構成を備えた１つ以上のＶＧＡを動作させる部分を実装または制御するように構成され得る。いくつかの実施形態では、データ処理システム２３００は、図７に示される、制御ロジック２２３６の少なくとも一部を実装するように構成され得る。
図８に示されるように、データ処理システム２３００は、システムバス２３０６を通してメモリ素子２３０４に結合された、少なくとも１つのプロセッサ２３０２、例えばハードウェアプロセッサ２３０２を含んでもよい。このように、データ処理システムは、プログラムコードをメモリ素子２３０４内に格納し得る。また、プロセッサ２３０２は、メモリ素子２３０４からシステムバス２３０６を介してアクセスされるプログラムコードを実行してもよい。一態様では、データ処理システムは、プログラムコードを格納および／または実行するのに適したコンピュータとして実装されてもよい。しかしながら、データ処理システム２３００が、本開示内で説明する機能を実行することができる、プロセッサおよびメモリを含む任意のシステムの形態で実装され得ることを理解する必要がある。
いくつかの実施形態では、プロセッサ２３０２は、本開示で説明されるようなアクティビティ、具体的には、本明細書に記載されるようなクロスカップルスイッチング構成を備えた１つ以上のＶＧＡを操作することに関係するアクティビティを実行するように、ソフトウェアまたはアルゴリズムを実行することができる。プロセッサ２３０２は、非限定的な例として、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）、特定用途向け集積回路（ＩＣ）（ＡＳＩＣ）、または仮想マシンプロセッサを含む、プログラマブルロジックを提供するハードウェア、ソフトウェア、またはファームウェアの任意の組み合わせを含んでよい。プロセッサ２３０２は、プロセッサ２３０２がメモリ素子２３０４から読み取る、またはメモリ素子２３０４に書き込むことができるように、例えばダイレクトメモリアクセス（ＤＭＡ）構成でメモリ素子２３０４に通信可能に結合され得る。
一般に、メモリ素子２３０４は、ダブルデータレート（ＤＤＲ）ランダムアクセスメモリ（ＲＡＭ）、シンクロナスＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、フラッシュ、読み取り専用メモリ（ＲＯＭ）、光媒体、仮想メモリ領域、磁気メモリもしくはテープメモリ、または任意の他の適切な技術を含む、任意の適切な揮発性または不揮発性のメモリ技術を含んでよい。特記なき限り、本明細書で述べられるメモリ素子のいずれも、広義の用語「メモリ」内に包含されるものとして解釈されるべきである。データ処理システム２３００の構成要素のいずれかとの間で測定、処理、追跡、または送信が行われる情報は、そのすべてが適切ないずれの時間枠でも参照することができる、任意のデータベース、レジスタ、制御リスト、キャッシュ、または記憶域構造において提供される可能性がある。このような記憶域の選択肢のいずれも、本明細書で使用される際の広義の用語「メモリ」内に含まれ得る。同様に、本明細書に記載の潜在的な処理要素、モジュール、および機械のいずれも、広義の用語「プロセッサ」内に包含されるものとして解釈されるべきである。本明細書の図に示す要素のいずれも、例えば、図１～図７に示すようなクロスカップルスイッチング構成を備えたＶＧＡを示す任意の要素は、それらが、例えば、データ処理システム２３００と通信することができるように、ネットワーク環境において、データまたは情報を受信する、送信する、かつ／または通信するのに適したインターフェースを含むことができる。
特定の例示的な実装形態では、本明細書で概略を述べているように、クロスカップルスイッチング構成を備えたＶＧＡを動作させる機構は、１つ以上の有形媒体に符号化されたロジックによって実装されてもよく、これには、非一時的媒体、例えば、ＡＳＩＣ、ＤＳＰ命令、プロセッサまたは他の同様の機械によって実行されるソフトウェア（潜在的にオブジェクトコードおよびソースコードを含む）に提供される埋め込み論理が含まれ得る。これらの例のいくつかでは、例えば図８に示されるメモリ素子２３０４などのメモリ素子は、本明細書に記載の動作に使用されるデータまたは情報を格納することができる。これには、本明細書に記載の働きを遂行するように実行される、ソフトウェア、ロジック、コード、またはプロセッサ命令を格納することができるメモリ素子が含まれる。プロセッサは、本明細書で詳述する動作を達成するために、データまたは情報に関連付けられた任意のタイプの命令を実行できる。一例では、例えば図８に示すプロセッサ２３０２などのプロセッサは、ある状態または物事から別の状態または物事に要素または物品（例えば、データ）を変換することができる。別の例では、本明細書に概略を述べている働きが、固定ロジックまたはプログラマブルロジック（例えば、プロセッサによって実行されるソフトウェア／コンピュータ命令）を用いて実装され得、本明細書で特定されている要素は、ある種のプログラマブルプロセッサ、プログラマブルデジタルロジック（例えば、ＦＰＧＡ、ＤＳＰ、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）、もしくはデジタルロジック、ソフトウェア、コード、電子命令を含むＡＳＩＣ、またはそれらの適切ないずれの組み合わせである可能性がある。
メモリ素子２３０４には、例えば、ローカルメモリ２３０８などの１つ以上の物理メモリデバイス、および１つ以上の大容量記憶デバイス２３１０が含まれ得る。ローカルメモリは、プログラムコードの実際の実行中に一般的に使用されるＲＡＭまたは他の非永続的なメモリデバイスを指し得る。大容量記憶デバイスは、ハードドライブまたは他の永続的なデータ記憶デバイスとして実装され得る。処理システム２３００は、実行中にプログラムコードをバルクストレージデバイス２３１０から取り出さなければならない回数を減らすために、少なくともいくつかのプログラムコードの一時記憶域を提供する１つ以上のキャッシュメモリ（図示せず）も含み得る。
図８に示されるように、メモリ素子２３０４は、アプリケーション２３１８を格納してもよい。様々な実施形態において、アプリケーション２３１８は、ローカルメモリ２３０８に、１つ以上のバルクストレージデバイス２３１０に、またはローカルメモリおよびバルクストレージデバイスから離れて格納され得る。データ処理システム２３００がさらに、アプリケーション２３１８の実行を容易にすることができるオペレーティングシステム（図８には図示せず）を実行し得ることが理解されるべきである。実行可能プログラムコードの形態で実装されるアプリケーション２３１８は、データ処理システム２３００によって、例えばプロセッサ２３０２によって実行され得る。アプリケーションを実行するのに応答して、データ処理システム２３００は、本明細書で説明される１つ以上の動作または方法ステップを実行するように構成され得る。
入力デバイス２３１２および出力デバイス２３１４として描写される入力／出力（Ｉ／Ｏ）デバイスが、任意選択で、データ処理システムに結合され得る。入力デバイスの例には、キーボード、マウスなどのポインティングデバイスなどが挙げられるが、これらに限定されない。出力デバイスの例には、モニタもしくはディスプレイ、スピーカなどが挙げられるが、これらに限定されない。いくつかの実施形態では、出力デバイス２３１４は、プラズマディスプレイ、液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、エレクトロルミネセンス（ＥＬ）ディスプレイ、またはダイヤル、気圧計、もしくはＬＥＤなどの他のあらゆるインジケータなど、あらゆるタイプのスクリーンディスプレイであり得る。いくつかの実装形態では、システムは、出力デバイス２３１４用のドライバ（図示せず）を含み得る。入力および／または出力デバイス２３１２、２３１４は、直接または介在するＩ／Ｏコントローラを介してデータ処理システムに結合されてもよい。
一実施形態において、入力デバイスおよび出力デバイスは、組み合わせ入力／出力デバイス（入力デバイス２３１２および出力デバイス２３１４を取り囲む破線で図８に示す）として実装され得る。このような複合デバイスの例は、「タッチスクリーンディスプレイ」または単に「タッチスクリーン」とも呼ばれることもあるタッチセンシティブディスプレイである。このような実施形態では、デバイスへの入力は、タッチスクリーンディスプレイ上またはタッチスクリーンディスプレイの近くでの、スタイラスまたはユーザの指などの物理的な物体の動きによって提供されてもよい。
任意選択で、ネットワークアダプタ２３１６も、それが介在するプライベートネットワークまたはパブリックネットワークを介して、他のシステム、コンピュータシステム、遠隔ネットワークデバイス、および／または遠隔記憶デバイスに結合されるのを可能にするように、データ処理システムに結合され得る。ネットワークアダプタは、該システム、デバイスおよび／またはネットワークによってデータ処理システム２３００に送信されるデータを受信するためのデータ受信機と、データ処理システム２３００から該システム、デバイスおよび／またはネットワークにデータを送信するためのデータ送信機と、を備え得る。モデム、ケーブルモデム、およびイーサネットカードは、データ処理システム２３００で使用され得る様々なタイプのネットワークアダプタの例である。
選択例
以下の段落では、本明細書に開示される実施形態の様々な例を提供する。
例１は、差動入力信号を受信し、差動入力信号および所望の利得に基づいて出力信号を生成するように構成されたＶＧＡを提供する。ＶＧＡは、トランジスタ構成であって、複数のトランジスタを含み、各トランジスタは、第１の端子、第２の端子、および第３の端子を有する、トランジスタ構成と、スイッチング構成と、を含み、トランジスタ構成は、第１の部分と、第２の部分と（例えば、差動回路の正（Ｐ）側および負（Ｎ）側）、を含み、各部分は、それぞれの差動入力信号を受信するためのそれぞれの（すなわち異なる）差動入力端子に関連付けられている（例えば、結合され、または有する）（例えば、第１の部分は、本明細書に記載の差動入力端子ＩＮＰに結合され、第１の差動入力信号（例えば、トランジスタ構成のためのバイアス電圧ＶＢと入力電圧信号ＶＩＮとの合計、例えば、ＶＩＮＰ＝ＶＢ＋ＶＩＮに基づく電圧信号ＶＩＮＰ）を受信するように構成され、第２の部分は、本明細書に記載の差動入力端子ＩＮに結合され、第２の差動入力信号（例えば、トランジスタ構成のためのバイアス電圧ＶＢと入力電圧信号ＶＩＮとの差、例えば、ＶＩＮＮ＝ＶＢ－ＶＩＮに基づく電圧信号ＶＩＮＮ）を受信するように構成されている）。さらに、トランジスタ構成の複数のトランジスタは、各部分において、第１のトランジスタ（例えば、本明細書に記載のトランジスタＮ１１）と、第２のトランジスタ（例えば、本明細書に記載のトランジスタＮ１２）と、を含む。さらに、スイッチング構成は、第１のモードまたは第２のモードで各部分の第１および第２のトランジスタを動作させるように構成されており、第１のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第１の部分に関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第２の部分に関連付けられた差動入力端子に結合されており、第２のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第２の部分に関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第１の部分に関連付けられた差動入力端子に結合されている。
例２は、例１に記載のＶＧＡを提供し、各部分は、それぞれの差動出力信号を提供するために、それぞれの差動出力端子に関連付けられており（例えば、本明細書に記載したように、第１の部分は、差動出力端子ＯＵＴＰに結合されており、第２の部分は、差動出力端子ＯＵＴＮに結合されている）、各部分について、部分の第１および第２のトランジスタの各々の第１の端子は、部分に関連付けられた差動出力端子に結合されており、部分の第１のトランジスタの第２の端子は、部分に関連付けられた差動入力端子に結合されている。
例３は、例１または２に記載のＶＧＡを提供し、トランジスタ構成の複数のトランジスタは、各部分において、入力トランジスタ（例えば、本明細書に記載のトランジスタＭ１）を含み、各部分について、部分の第１のトランジスタの第２の端子は、部分の入力トランジスタを介して部分に関連付けられた差動入力端子に結合されており、第１のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第１の部分の入力トランジスタを介して第１の部分に関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第２の部分の入力トランジスタを介して第２の部分に関連付けられた差動入力端子に結合されており、第２のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第２の部分の入力トランジスタを介して第２のトランジスタに関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第１の部分の入力トランジスタを介して第１の部分に関連付けられた差動入力端子に結合されている。
例４は、先行例のいずれか１つに記載のＶＧＡを提供し、トランジスタ構成の複数のトランジスタは、各部分において、入力トランジスタ（例えば、本明細書に記載のトランジスタＭ１）を含み、各部分について、部分の第１のトランジスタの第２の端子は、部分の入力トランジスタの第１の端子に結合されている部分の第１のトランジスタの第２の端子と、部分に関連付けられた差動入力端子に結合されている部分の入力トランジスタの第３の端子とによって、部分に関連付けられた差動入力端子に結合されている。第１のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第１の部分の入力トランジスタの第１の端子に結合されている第１の部分の第２のトランジスタの第２の端子と、第１の部分に関連付けられた差動入力端子に結合されている第１の部分の入力トランジスタの第３の端子とによって、第１の部分に関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第２の部分の入力トランジスタの第１の端子に結合されている第２の部分の第２のトランジスタの第２の端子と、第２の部分に関連付けられた差動入力端子に結合されている第２の部分の入力トランジスタの第３の端子とによって、第２の部分に関連付けられた差動入力端子に結合されている。第２のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第２の部分の入力トランジスタの第１の端子に結合されている第１の部分の第２のトランジスタの第２の端子と、第２の部分に関連付けられた差動入力端子に結合されている第２の部分の入力トランジスタの第３の端子とによって、第２の部分に関連付けられた差動入力端子に結合されており、第２の部分の第２のトランジスタの第２の端子は、第１の部分の入力トランジスタの第１の端子に結合されている第２の部分の第２のトランジスタの第２の端子と、第１の部分に関連付けられた差動入力端子に結合されている第１の部分の入力トランジスタの第３の端子とによって、第１の部分に関連付けられた差動入力端子に結合されている。
例５は、先行例のいずれか１つに記載のＶＧＡを提供し、各部分は、それぞれの差動出力信号を提供するために、それぞれの差動出力端子に関連付けられており（例えば、本明細書に記載したように、第１の部分は、差動出力端子ＯＵＴＰに結合されており、第２の部分は、差動出力端子ＯＵＴＮに結合されている）、トランジスタ構成の複数のトランジスタは、各部分において、共有トランジスタ（例えば、本明細書に記載のトランジスタＮ０）を含み、各部分について、部分の共有トランジスタの第１の端子は、部分に関連付けられた差動出力端子に結合されており、部分の共有トランジスタの第２の端子は、部分に関連付けられた差動入力端子に結合されている。
例６は、実施例５に記載のＶＧＡを提供し、各部分について、第１のトランジスタ、第２のトランジスタ、および共有トランジスタの各々の第３の端子は、１つ以上のバイアス電圧に結合されている。
例７は、先行例のいずれか１つに記載のＶＧＡを提供し、第１の部分の第１および第２の部分の第１のトランジスタ、ならびに第２の部分の第１および第２のトランジスタは、第１の利得ステップ回路を形成し、トランジスタ構成は、複数の利得ステップ回路を含み、これらの各々は、第１の利得ステップ回路として実装され、スイッチング構成は、複数の利得ステップ回路の各々の各部分の第１および第２のトランジスタを第１のモードまたは第２のモードで選択的に動作させるように構成されている。
例８は、例７に記載のＶＧＡを提供し、スイッチング構成は、複数の利得ステップ回路の各々の制御信号に基づいて、複数の利得ステップ回路の各々の各部分の第１および第２のトランジスタを第１モードまたは第２モードで選択的に動作させるように構成されている。
例９は、前述の例のいずれか１つに記載のＶＧＡを提供し、第１の部分の第１および第２のトランジスタ、ならびに第２の部分の第１および第２のトランジスタは、第１の利得ステップ回路を形成し、前述の例のいずれかの第１および第２のモードは、それぞれ、第１の利得ステップ回路の第１および第２のモードであり、トランジスタ構成の複数のトランジスタは、各部分において、第３のトランジスタ（例えば、本明細書に記載の、しかし第２の利得ステップ回路のトランジスタＮ１１）および第４のトランジスタ（例えば、本明細書に記載の、しかし第２の利得ステップ回路のトランジスタＮ１２）をさらに含み、第１の部分の第３および第４のトランジスタ、ならびに第２の部分の第３および第４のトランジスタは、第２の利得ステップ回路を形成する。さらに、スイッチング構成は、第２の利得ステップ回路の第１のモードまたは第２のモードで各部分の第３および第４のトランジスタを動作させるように構成されており、第２の利得ステップ回路の第１のモードにおいて、第１の部分の第４のトランジスタの第２の端子は、第１の部分に関連付けられた差動入力端子に結合されており、第２の部分の第４のトランジスタの第２の端子は、第２の部分に関連付けられた差動入力端子に結合されており、第２の利得ステップ回路の第２のモードにおいて、第１の部分の第４のトランジスタの第２の端子は、第２の部分に関連付けられた差動入力端子に結合されており、第２の部分の第４のトランジスタの第２の端子は、第１の部分に関連付けられた差動入力端子に結合されている。
例１０は、差動入力信号を受信し、差動入力信号および所望の利得に基づいて差動出力信号を生成するように構成されたＶＧＡを提供する。ＶＧＡは、トランジスタ構成であって、複数のトランジスタを含み、各トランジスタは、第１の端子、第２の端子、および第３の端子を有する、トランジスタ構成と、スイッチング構成と、を含み、トランジスタ構成は、第１の部分と、第２の部分と（例えば、差動回路の正（Ｐ）および負（Ｎ）側）、を含み、各部分は、それぞれの差動出力信号を提供するためのそれぞれの（すなわち、異なる）差動出力端子に関連付けられており（例えば、結合される、または有する）（例えば、本明細書に記載したように、第１の部分は、差動出力端子ＯＵＴＰに結合されており、第２の部分は、差動出力端子ＯＵＴＮに結合されている）、トランジスタ構成の複数のトランジスタは、各部分において、第１のトランジスタ（例えば、本明細書に記載のトランジスタＮ１１）と、第２のトランジスタ（例えば、本明細書に記載のトランジスタＮ１２）と、を含む。さらに、スイッチング構成は、第１のモードまたは第２のモードで各部分の第１および第２のトランジスタを動作させるように構成されており、第１のモードにおいて、第１の部分の第２のトランジスタの第１の端子は、第１の部分に関連付けられた差動出力端子に結合されており、第２の部分の第２のトランジスタの第１の端子は、第２の部分に関連付けられた差動出力端子に結合されており、第２のモードにおいて、第１の部分の第２のトランジスタの第２の端子は、第２の部分に関連付けられた差動出力端子に結合されており、第２の部分の第２のトランジスタの第１の端子は、第１の部分に関連付けられた差動出力端子に結合されている。
例１１は、例１０に記載のＶＧＡを提供し、各部分は、それぞれの差動入力信号を受信するためのそれぞれの（すなわち、異なる）差動入力端子に関連付けられており、各部分について、部分の第１および第２のトランジスタの各々の第２の端子は、部分に関連付けられた差動入力端子に結合されており、部分の第１のトランジスタの第１の端子は、部分に関連付けられた差動出力端子に結合されている。
例１２は、例１０または１１に記載のＶＧＡを提供し、トランジスタ構成の複数のトランジスタは、各部分において、入力トランジスタ（例えば、本明細書に記載のトランジスタＭ１）を含み、各部分について、部分の第１および第２のトランジスタの各々の第２の端子は、部分の入力トランジスタに結合されている。
例１３は、例１２に記載のＶＧＡを提供し、各部分は、それぞれの差動入力信号を受信するためのそれぞれの（すなわち、異なる）差動入力端子に関連付けられており（例えば、第１の部分は、本明細書に記載の差動入力端子ＩＮＰに結合されており、第１の差動入力信号（例えば、トランジスタ構成のためのバイアス電圧ＶＢと入力電圧信号ＶＩＮとの合計、例えば、ＶＩＮＰ＝ＶＢ＋ＶＩＮに基づいた電圧信号ＩＮＰ）を受信するように構成されており、第２の部分は、本明細書に記載の差動入力端子ＩＮＮに結合されており、第２の差動入力信号（例えば、トランジスタ構成のためのバイアス電圧ＶＢと入力電圧信号ＶＩＮとの差、例えば、ＶＩＮＮ＝ＶＢ－ＶＩＮに基づいた電圧信号ＶＩＮＮ）を受信するように構成されており、各部分について、部分の第１および第２のトランジスタの各々の第２の端子は、部分の入力トランジスタの第１の端子に結合されており、部分の入力トランジスタの第３の端子は、部分に関連付けられた差動入力端子に結合されている。
例１４は、例１０～１３のいずれか１つに記載のＶＧＡを提供し、各部分は、それぞれの差動入力信号を受信するためのそれぞれの（すなわち、異なる）差動入力端子に関連付けられており、トランジスタ構成の複数のトランジスタは、各部分において、共有トランジスタ（例えば、本明細書に記載のトランジスタＮ０）を含み、各部分について、部分の共有トランジスタの第１の端子は、部分に関連付けられた差動出力端子に結合されており、部分の共有トランジスタの第２の端子は、部分に関連付けられた差動入力端子に結合されている。
例１５は、実施例１４に記載のＶＧＡを提供し、各部分について、第１のトランジスタ、第２のトランジスタ、および共有トランジスタの各々の第３の端子は、１つ以上のバイアス電圧に結合されている。
例１６は、例１０～１５のいずれか１つに記載のＶＧＡを提供し、第１の部分の第１および第２の部分の第１のトランジスタ、ならびに第２の部分の第１および第２のトランジスタは、第１の利得ステップ回路を形成し、トランジスタ構成は、複数の利得ステップ回路を含み、これらの各々は、第１の利得ステップ回路として実装され、スイッチング構成は、複数の利得ステップ回路の各々の各部分の第１および第２のトランジスタを第１のモードまたは第２のモードで選択的に動作させるように構成されている。
例１７は、例１６に記載のＶＧＡを提供し、スイッチング構成は、複数の利得ステップ回路の各々の制御信号に基づいて、複数の利得ステップ回路の各々の各部分の第１および第２のトランジスタを第１モードまたは第２モードで選択的に動作させるように構成されている。
例１８は、先行例のいずれか１つに記載のＶＧＡを提供し、動作中、各部分の第１および第２のトランジスタの各々が、各部分の第１および第２のトランジスタが第１のモードまたは第２のモードで動作するかどうかに関係なく、電流を伝導するように構成されている。
例１９は、先行例のいずれか１つに記載のＶＧＡを提供し、動作中、第１のモードにおいて、第１の部分の第２のトランジスタを通る電流、および第２の部分の第２のトランジスタを通る電流は、負荷における総電流を増加させ、第２のモードにおいて、第１の部分の第２のトランジスタを通る電流、および第２の部分の第２のトランジスタを通る電流は、負荷における総電流を減少させる。この文脈では、用語「増加」および「減少」は、第１および第２の部分の共有トランジスタＮ０および第１のトランジスタＮ１１のＡＣ電流に起因する、負荷における電流に対する負荷における総電流（例えば、ＡＣ電流）の変化を指すために使用される。
例２０は、例１～１９のいずれか１つに記載のＶＧＡを提供し、複数のトランジスタの各々は、Ｎ型トランジスタ（例えば、ＮＭＯＳまたはＮＰＮトランジスタ）である。
例２１は、例１～１９のいずれか１つに記載のＶＧＡを提供し、複数のトランジスタの各々は、Ｐ型トランジスタ（例えば、ＰＭＯＳまたはＰＮＰトランジスタ）である。
例２２は、例１～２１のいずれか１つに記載のＶＧＡを提供し、複数のトランジスタの各々は、ＦＥＴ（例えば、ＮＭＯＳまたはＰＭＯＳトランジスタ）であり、各ＦＥＴについて、第１の端子は、ＦＥＴのドレイン端子であり、第２の端子は、ＦＥＴのソース端子であり、第３の端子は、ＦＥＴのゲート端子である。
例２３は、例１～２１のいずれか１つに記載のＶＧＡを提供し、複数のトランジスタの各々は、ＢＪＴ（例えば、ＮＰＮまたはＰＮＰトランジスタ）であり、各ＢＪＴについて、第１の端子は、ＢＪＴのコレクタ端子であり、第２の端子は、ＢＪＴのエミッタ端子であり、第３の端子は、ＢＪＴのベース端子である。
例２４は、差動入力信号を受信し、差動入力信号および所望の利得に基づいて差動出力信号を生成するように構成されたＶＧＡを提供する。ＶＧＡは、複数のトランジスタを含むトランジスタ構成と、スイッチング構成と、を含み、トランジスタ構成は、第１の部分と、第２の部分と（例えば、差動回路の正（Ｐ）および負（Ｎ）側）を含み、各部分は、それぞれの差動入力信号を受信するためのそれぞれの差動入力端子およびそれぞれの差動出力信号を提供するためのそれぞれの差動出力端子に関連付けられており、トランジスタ構成の複数のトランジスタは、各部分において、第１のトランジスタ（例えば、本明細書に記載のトランジスタＮ１１）と、第２のトランジスタ（例えば、本明細書に記載のトランジスタＮ１２）と、を含み、スイッチング構成は、第１のモードまたは第２のモードで各部分の第１および第２のトランジスタを動作させるように構成されている。さらに、各部分について、第１のモードにおいて、部分の第２のトランジスタを通る電流は、部分の第１のトランジスタを通る電流に加算され、第２のモードにおいて、部分の第２のトランジスタを通る電流は、部分の第１のトランジスタを通る電流から減算される。
例２５は、例２４に記載のＶＧＡを提供し、動作中、各部分の第１のトランジスタおよび第２のトランジスタの各々が、各部分の第１のトランジスタおよび第２のトランジスタが第１のモードまたは第２のモードで動作するかどうかに関係なく、電流を伝導するように構成されている。
例２６は、例２４または２５に記載のＶＧＡを提供し、動作中、第１のモードにおいて、第１の部分の第２のトランジスタを通る電流、および第２の部分の第２のトランジスタを通る電流は、負荷における総電流を増加させ、第２のモードにおいて、第１の部分の第２のトランジスタを通る電流、および第２の部分の第２のトランジスタを通る電流は、負荷における総電流を減少させる。
例２７は、例２４～２６のいずれか１つに記載のＶＧＡを提供し、トランジスタ構成の複数のトランジスタは、各部分において、入力トランジスタ（例えば、本明細書に記載のトランジスタＭ１）を含み、各部分について、部分の第１および第２のトランジスタの各々は、部分の入力トランジスタに結合されている。
例２８は、例２７に記載のＶＧＡを提供し、複数のトランジスタの各トランジスタは、第１の端子、第２の端子、および第３の端子を含み、各部分について、部分の入力トランジスタの第１の端子は、部分の第１のトランジスタの第２の端子に結合されている。
例２９は、例２８に記載のＶＧＡを提供し、各部分について、第１のトランジスタおよび第２のトランジスタの各々の第３の端子は、１つ以上のバイアス信号に結合されている。
例３０は、例２４～２９のいずれか１つに記載のＶＧＡを提供し、複数のトランジスタの各トランジスタは、第１の端子、第２の端子、および第３の端子を含む。このようなＶＧＡでは、第１のモードにおいて、部分の第２のトランジスタの第１の端子は、部分の第１のトランジスタの第１の端子に結合されており、部分の第２のトランジスタの第２の端子は、部分の第１のトランジスタの第２の端子に結合されており、第２のモードにおいて、部分の第２のトランジスタの第１の端子は、他の部分の第１のトランジスタの第１の端子に結合されているか、または部分の第２のトランジスタの第２の端子は、他の部分の第１のトランジスタの第２の端子に結合されている。
例３１は、前述の例のいずれか１つに記載のＶＧＡを含む電子デバイスを提供する。
例３２は、例３１に記載の電子デバイスを提供し、電子デバイスは、ＲＦトランシーバのビームフォーマである。
例３３は、例３１に記載の電子デバイスを提供し、電子デバイスは、ＲＦトランシーバである。
例３４は、例３１～３３のいずれか１つに記載の電子デバイスを提供し、電子デバイスは、無線セルラネットワークの基地局である。
例３５は、例３１～３３のいずれか１つに記載の電子デバイスを提供し、電子デバイスは、ケーブル通信ネットワークのトランシーバである。
変形形態および実装形態
本開示の実施形態について、図１～８に示したような例示的な実装形態に関して上に説明したが、当業者であれば、上記の様々な教示が多種多様な他の実装形態にも適用可能であることがわかるであろう。ある状況では、本明細書で述べた特徴は、自動車システム、医療システム、科学機器、無線および有線通信、ラジオ、レーダー、ならびにリモートセンシングシステムに適用可能であり得る。
上記の実施形態の考察では、特定の回路のニーズに合わせるために、位相シフタ、周波数ミキサ、トランジスタ、抵抗器、コンデンサ、増幅器、および／または他の構成要素などのシステムの構成要素をたやすく取り替えるか、置換するか、それとも改造することができる。さらに、補完的な電子デバイス、ハードウェア、ソフトウェアなどの使用が、本明細書に記載のようなクロスカップルスイッチング構成を備えたＶＧＡに関係する本開示の教示を実装するのに等しく実行可能な選択肢を提供する。
本明細書で提案するようなクロスカップルスイッチング構成を備えた１つ以上のＶＧＡが実装され得る様々なシステムの部品は、本明細書に記載の機能を行うための電子回路を含み得る。場合によっては、システムの１つ以上の部品は、本明細書に記載の機能を果たすように特別に構成されたプロセッサによって提供され得る。例えば、プロセッサは、１つ以上の特定用途向け構成要素を含み得、または本明細書に記載の機能を果たすように構成されたプログラマブルロジックゲートを含み得る。回路は、アナログ領域、デジタル領域、またはミックスドシグナル領域で動作することができる。場合によっては、プロセッサは、非一時的コンピュータ可読記憶媒体に格納された１つ以上の命令を実行することによって、本明細書に記載の機能を果たすように構成され得る。
１つの例示的な実施形態では、本図面の電気回路が、関連の電子デバイスの基板上にいくつでも実装され得る。基板は、電子デバイスの内部電子システムの様々な構成要素を保持することができ、さらに、他の周辺機器用のコネクタを提供することができる一般的な回路基板であってもよい。より具体的には、基板は、電気接続を提供することができ、これにより、システムの他の構成要素が電気的に通信することができる。特定の構成ニーズ、処理要求、コンピュータ設計などに基づいて、任意の適切なプロセッサ（ＤＳＰ、マイクロプロセッサ、サポートチップセットなどを含む）、コンピュータ可読の非一時的メモリ素子などを基板に適切に結合することができる。外部ストレージ、追加センサ、音声／ビデオディスプレイ用コントローラ、および周辺機器などの他の構成要素は、プラグインカードとして、ケーブルを介して基板に取り付けられるか、または基板自体に一体化されてもよい。様々な実施形態において、本明細書に記載の機能は、これらの機能をサポートする構造に配置された１つ以上の構成可能な（例えば、プログラム可能な）要素内で作動するソフトウェアまたはファームウェアとして、エミュレーション形式で実装され得る。エミュレーションを提供するソフトウェアまたはファームウェアは、プロセッサがこれらの機能を実行できるようにする命令を含む非一時的なコンピュータ可読記憶媒体で提供されてもよい。
別の実施形態例では、本図面の電気回路は、独立型モジュール（例えば、特定のアプリケーションまたは機能を行うように構成された関連の構成要素および回路を備えたデバイス）として実装され得るか、または電子デバイスの特定用途向けハードウェアへのプラグインモジュールとして実装され得る。本開示の特定の実施形態は、部分的または全体的に、ＳＯＣパッケージに容易に含まれてもよいことに留意されたい。ＳＯＣとは、コンピュータの部品または他の電子システムを単一のチップに組み込むＩＣを意味する。これには、デジタル機能、アナログ機能、ミックスドシグナル機能、そして多くの場合ＲＦ機能が含まれることがあり、これらの機能はすべて単一のチップ基板上で提供され得る。他の実施形態は、単一の電子パッケージ内に配置され、電子パッケージを通じて互いに密接に相互作用するように構成された複数の別個のＩＣを備えたマルチチップモジュール（ＭＣＭ）を含んでもよい。
また、本明細書で概略を述べた仕様、寸法、および関係（例えば、図１～８のシステムに示されている構成要素の個数）は、単に例および教示のみを目的として提供されていることに留意することが不可欠である。このような情報は、本開示の趣旨、または添付の請求項の範囲から逸脱することなく、大幅に変更される可能性がある。システムは、あらゆる適切な方法で連結することができることを理解されたい。同様の設計代替案に沿って、本図面の図示された回路、構成要素、モジュール、および要素のいずれも、様々な可能な構成で組み合わせることができ、これらのすべては、明らかに、本明細書の広義の範囲内にある。以上の説明において、例示的な実施形態が、特定のプロセッサおよび／または構成要素の配置に関して説明された。添付の請求項の範囲から逸脱しない限り、このような実施形態に対して様々な修正および変更を加えることができる。したがって、説明および図面は、制限的な意味ではなく、例示的な意味で捉えられるべきである。
また、本明細書で提案したようなクロスカップルスイッチング構成を備えたＶＧＡを実装することに関連する機能は、ＲＦシステムによって、またはＲＦシステム内で実行され得る可能な機能の一部のみを示していることに留意することが重要である。これらの動作の一部は、必要に応じて削除もしくは除去されてもよいし、または、本開示の範囲から逸脱することなく、これらの動作を大幅に修正または変更してもよい。本開示の教示から逸脱しない限り、適切ないずれの配置、時系列、構成、およびタイミング機構も提供され得るという点で、本明細書に記載の実施形態によって、十分な柔軟性がもたらされる。
2200 ＲＦデバイス
2202 アンテナ
2204 デュプレクサ
2206 局所発振器
2208 デジタル処理ユニット
2212 ＲＸ経路増幅器
2214 ＲＸ経路事前混合フィルタ
2216 ＲＸ経路ミキサ
2218 ＲＸ経路事後混合フィルタ
2222 ＴＸ経路増幅器
2224 ＴＸ経路事後混合フィルタ
2226 ＴＸ経路ミキサ
2228 ＴＸ経路事前混合フィルタ
2232 インピーダンスチューナー
2234 ＲＦスイッチ
2236 制御ロジック
2302 プロセッサ
2306 バス
2308 ローカルメモリ
2310 大容量記憶域
2312 入力デバイス
2314 出力デバイス
2316 ネットワークアダプタ
2318 アプリケーション

Claims (20)

  1. 可変利得増幅器（ＶＧＡ）であって、
    トランジスタ構成であって、複数のトランジスタを備え、各トランジスタは、第１の端子、第２の端子、および第３の端子を有する、トランジスタ構成と、
    スイッチング構成と、を備え、
    前記トランジスタ構成は、第１の部分と、第２の部分と、を含み、各部分は、それぞれの差動入力信号を受信するためのそれぞれの差動入力端子に関連付けられており、
    前記トランジスタ構成の前記複数のトランジスタは、各部分において、第１のトランジスタと、第２のトランジスタと、を含み、
    前記スイッチング構成は、第１のモードまたは第２のモードで各部分の前記第１のトランジスタおよび第２のトランジスタを動作させるように構成されており、
    前記第１のモードにおいて、前記第１の部分の前記第２のトランジスタの前記第２の端子は、前記第１の部分に関連付けられた前記差動入力端子に結合されており、前記第２の部分の前記第２のトランジスタの前記第２の端子は、前記第２の部分に関連付けられた前記差動入力端子に結合されており、
    前記第２のモードにおいて、前記第１の部分の前記第２のトランジスタの前記第２の端子は、前記第２の部分に関連付けられた前記差動入力端子に結合されており、前記第２の部分の前記第２のトランジスタの前記第２の端子は、前記第１の部分に関連付けられた前記差動入力端子に結合されている、可変利得増幅器（ＶＧＡ）。
  2. 各部分は、それぞれの差動出力信号を提供するために、それぞれの差動出力端子に関連付けられており、
    各部分について、前記部分の前記第１および第２のトランジスタの各々の前記第１の端子は、前記部分に関連付けられた前記差動出力端子に結合されており、前記部分の前記第１のトランジスタの前記第２の端子は、前記部分に関連付けられた前記差動入力端子に結合されている、請求項１に記載のＶＧＡ。
  3. 前記トランジスタ構成の前記複数のトランジスタは、各部分において、入力トランジスタを含み、
    各部分について、前記部分の前記第１のトランジスタの前記第２の端子は、前記部分の前記入力トランジスタを介して前記部分に関連付けられた前記差動入力端子に結合されており、
    前記第１のモードにおいて、前記第１の部分の前記第２のトランジスタの前記第２の端子は、前記第１の部分の前記入力トランジスタを介して前記第１の部分に関連付けられた前記差動入力端子に結合されており、前記第２の部分の前記第２のトランジスタの前記第２の端子は、前記第２の部分の前記入力トランジスタを介して前記第２の部分に関連付けられた前記差動入力端子に結合されており、
    前記第２のモードにおいて、前記第１の部分の前記第２のトランジスタの前記第２の端子は、前記第２の部分の前記入力トランジスタを介して前記第２の部分に関連付けられた前記差動入力端子に結合されており、前記第２の部分の前記第２のトランジスタの前記第２の端子は、前記第１の部分の前記入力トランジスタを介して前記第１の部分に関連付けられた前記差動入力端子に結合されている、請求項１に記載のＶＧＡ。
  4. 各部分は、それぞれの差動出力信号を提供するために、それぞれの差動出力端子に関連付けられており、
    前記トランジスタ構成の前記複数のトランジスタは、各部分において、共有トランジスタを含み、
    各部分について、前記部分の前記共有トランジスタの前記第１の端子は、前記部分に関連付けられた前記差動出力端子に結合されており、前記部分の前記共有トランジスタの前記第２の端子は、前記部分に関連付けられた前記差動入力端子に結合されている、請求項１に記載のＶＧＡ。
  5. 前記第１の部分の前記第１および第２のトランジスタ、ならびに前記第２の部分の前記第１および第２のトランジスタは、第１の利得ステップ回路を形成し、
    前記トランジスタ構成は、複数の利得ステップ回路を含み、これらの各々は、前記第１の利得ステップ回路として実装され、
    前記スイッチング構成は、前記複数の利得ステップ回路の各々の各部分の前記第１および第２のトランジスタを前記第１のモードまたは前記第２のモードで選択的に動作させるように構成されている、請求項１に記載のＶＧＡ。
  6. 前記第１の部分の前記第１および第２のトランジスタ、ならびに前記第２の部分の前記第１および第２のトランジスタは、第１の利得ステップ回路を形成し、
    前記第１および第２のモードはそれぞれ、前記第１の利得ステップ回路の第１および第２のモードであり、
    前記トランジスタ構成の前記複数のトランジスタは、各部分において、第３のトランジスタおよび第４のトランジスタをさらに含み、
    前記第１の部分の前記第３および第４のトランジスタ、ならびに前記第２の部分の前記第３および第４のトランジスタは、第２の利得ステップ回路を形成し、
    前記スイッチング構成は、前記第２の利得ステップ回路の第１のモードまたは第２のモードで各部分の前記第３のトランジスタおよび第４のトランジスタを動作させるように構成されており、
    前記第２の利得ステップ回路の前記第１のモードにおいて、前記第１の部分の前記第４のトランジスタの前記第２の端子は、前記第１の部分に関連付けられた前記差動入力端子に結合されており、前記第２の部分の前記第４のトランジスタの前記第２の端子は、前記第２の部分に関連付けられた前記差動入力端子に結合されており、
    前記第２の利得ステップ回路の前記第２のモードにおいて、前記第１の部分の前記第４のトランジスタの前記第２の端子は、前記第２の部分に関連付けられた前記差動入力端子に結合されており、前記第２の部分の前記第４のトランジスタの前記第２の端子は、前記第１の部分に関連付けられた前記差動入力端子に結合されている、請求項１に記載のＶＧＡ。
  7. 可変利得増幅器（ＶＧＡ）であって、
    トランジスタ構成であって、複数のトランジスタを備え、各トランジスタは、第１の端子、第２の端子、および第３の端子を有する、トランジスタ構成と、
    スイッチング構成と、を備え、
    前記トランジスタ構成は、第１の部分と、第２の部分と、を含み、各部分は、それぞれの差動出力信号を提供するためのそれぞれの差動出力端子に関連付けられており、
    前記トランジスタ構成の前記複数のトランジスタは、各部分において、第１のトランジスタと、第２のトランジスタと、を含み、
    前記スイッチング構成は、第１のモードまたは第２のモードで各部分の前記第１のトランジスタおよび第２のトランジスタを動作させるように構成されており、
    前記第１のモードにおいて、前記第１の部分の前記第２のトランジスタの前記第１の端子は、前記第１の部分に関連付けられた前記差動出力端子に結合されており、前記第２の部分の前記第２のトランジスタの前記第１の端子は、前記第２の部分に関連付けられた前記差動出力端子に結合されており、
    前記第２のモードにおいて、前記第１の部分の前記第２のトランジスタの前記第１の端子は、前記第２の部分に関連付けられた前記差動出力端子に結合されており、前記第２の部分の前記第２のトランジスタの前記第１の端子は、前記第１の部分に関連付けられた前記差動出力端子に結合されている、可変利得増幅器（ＶＧＡ）。
  8. 各部分は、それぞれの差動入力信号を受信するためのそれぞれの差動入力端子に関連付けられており、
    各部分について、前記部分の前記第１および第２のトランジスタの各々の前記第２の端子は、前記部分に関連付けられた前記差動入力端子に結合されており、前記部分の前記第１のトランジスタの前記第１の端子は、前記部分に関連付けられた前記差動出力端子に結合されている、請求項７に記載のＶＧＡ。
  9. 前記トランジスタ構成の前記複数のトランジスタは、各部分に入力トランジスタを含み、
    各部分について、前記部分の前記第１および第２のトランジスタの各々の前記第２の端子は、前記部分の前記入力トランジスタに結合されている、請求項７に記載のＶＧＡ。
  10. 各部分は、それぞれの差動入力信号を受信するためのそれぞれの差動入力端子に関連付けられており、
    各部分について、前記部分の前記第１および第２のトランジスタの各々の前記第２の端子は、前記部分の前記入力トランジスタの前記第１の端子に結合されており、前記部分の前記入力トランジスタの前記第３の端子は、前記部分に関連付けられた前記差動入力端子に結合されている、請求項９に記載のＶＧＡ。
  11. 各部分は、それぞれの差動入力信号を受信するためのそれぞれの差動入力端子に関連付けられており、
    前記トランジスタ構成の前記複数のトランジスタは、各部分において、共有トランジスタを含み、
    各部分について、前記部分の前記共有トランジスタの前記第１の端子は、前記部分に関連付けられた前記差動出力端子に結合されており、前記部分の前記共有トランジスタの前記第２の端子は、前記部分に関連付けられた前記差動入力端子に結合されている、請求項７に記載のＶＧＡ。
  12. 前記第１の部分の前記第１および第２のトランジスタ、ならびに前記第２の部分の前記第１および第２のトランジスタは、第１の利得ステップ回路を形成し、
    前記トランジスタ構成は、複数の利得ステップ回路を含み、これらの各々は、前記第１の利得ステップ回路として実装され、
    前記スイッチング構成は、前記複数の利得ステップ回路の各々の各部分の前記第１および第２のトランジスタを前記第１のモードまたは前記第２のモードで選択的に動作させるように構成されている、請求項７に記載のＶＧＡ。
  13. 動作中、各部分の前記第１および第２のトランジスタの各々は、各部分の前記第１および第２のトランジスタが、前記第１のモードまたは前記第２のモードで動作するかどうかに関係なく、電流を伝導するように構成されている、請求項７に記載のＶＧＡ。
  14. 動作中、
    前記第１のモードにおいて、前記第１の部分の前記第２のトランジスタを通る電流、および前記第２の部分の前記第２のトランジスタを通る電流は、負荷における総電流を増加させ、
    前記第２のモードにおいて、前記第１の部分の前記第２のトランジスタを通る前記電流、および前記第２の部分の前記第２のトランジスタを通る前記電流は、前記負荷における前記総電流を減少させる、請求項７に記載のＶＧＡ。
  15. 可変利得増幅器（ＶＧＡ）であって、
    複数のトランジスタを備えるトランジスタ構成と、
    スイッチング構成と、を備え、
    前記トランジスタ構成は、第１の部分と、第２の部分と、を含み、
    前記トランジスタ構成の前記複数のトランジスタは、各部分において、第１のトランジスタと、第２のトランジスタと、を含み、
    前記スイッチング構成は、第１のモードまたは第２のモードで各部分の前記第１のトランジスタおよび第２のトランジスタを動作させるように構成されており、各部分について、
    前記第１のモードにおいて、前記部分の前記第２のトランジスタを通る電流は、前記部分の前記第１のトランジスタを通る電流に付加され、
    前記第２のモードにおいて、前記部分の前記第２のトランジスタを通る前記電流は、前記部分の前記第１のトランジスタを通る前記電流から差し引かれる、可変利得増幅器（ＶＧＡ）。
  16. 動作中、各部分の前記第１および第２のトランジスタの各々が、各部分の前記第１および第２のトランジスタが前記第１のモードまたは前記第２のモードで動作するかどうかに関係なく、電流を伝導するように構成されている、請求項１５に記載のＶＧＡ。
  17. 動作中、
    前記第１のモードにおいて、前記第１の部分の前記第２のトランジスタを通る電流、および前記第２の部分の前記第２のトランジスタを通る電流は、負荷における総電流を増加させ、
    前記第２のモードにおいて、前記第１の部分の前記第２のトランジスタを通る前記電流、および前記第２の部分の前記第２のトランジスタを通る前記電流は、前記負荷における前記総電流を減少させる、請求項１５に記載のＶＧＡ。
  18. 前記トランジスタ構成の前記複数のトランジスタは、各部分において、入力トランジスタを含み、
    各部分について、前記部分の前記第１および第２のトランジスタの各々が、前記部分の前記入力トランジスタに結合されている、請求項１５に記載のＶＧＡ。
  19. 前記複数のトランジスタの各トランジスタは、第１の端子、第２の端子、および第３の端子を含み、
    各部分について、前記部分の前記入力トランジスタの前記第１の端子は、前記部分の前記第１のトランジスタの前記第２の端子に結合されており、
    各部分について、前記第１のトランジスタおよび前記第２のトランジスタの各々の前記第３の端子は、１つ以上のバイアス信号に結合されている、請求項１８に記載のＶＧＡ。
  20. 前記複数のトランジスタの各トランジスタは、第１の端子、第２の端子、および第３の端子を含み、
    前記第１のモードにおいて、前記部分の前記第２のトランジスタの前記第１の端子は、前記部分の前記第１のトランジスタの前記第１の端子に結合されており、前記部分の前記第２のトランジスタの前記第２の端子は、前記部分の前記第１のトランジスタの前記第２の端子に結合されており、
    前記第２のモードにおいて、前記部分の前記第２のトランジスタの前記第１の端子は、前記他の部分の前記第１のトランジスタの前記第１の端子に結合されているか、または前記部分の前記第２のトランジスタの前記第２の端子は、前記他の部分の前記第１のトランジスタの前記第２の端子に結合されている、請求項１５に記載のＶＧＡ。
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