KR20220094147A - 교차-결합 스위칭 배열들을 가진 가변 이득 증폭기들 - Google Patents

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KR20220094147A
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Abstract

예시적인 VGA는 VGA의 하나 이상의 이득 스텝 회로들을 실현하도록 구성된 복수의 트랜지스터들을 가진 트랜지스터 배열, 및 주어진 이득 스텝 회로가 온 상태에 또는 오프 상태에 있는 것으로 추정되는지에 의존하여 트랜지스터들 중 적어도 일부의 단자들의 결합을 선택적으로 변경하도록 구성된 복수의 스위치들을 가진 교차-결합 스위칭 배열을 포함한다. 교차-결합 스위칭 배열을 사용하는 것은 유리하게는 동작 동안 항상 트랜지스터들 모두를 온으로 유지하는 것 및 최대 이득을 인가하기 위해 다양한 트랜지스터들을 통해 흐르는 전류들의 동-위상 부가를 실현하거나 또는 최소 이득을 인가하기 위해 전류들의 감산을 실현하도록 몇몇 트랜지스터 단자들의 결합을 변경하는 것을 허용한다. 이러한 VGA는 본질적으로 광대역이어서, 다른 성능 파라미터들과의 중요한 트레이드-오프들에 의지할 필요 없이 고도의 선형, 광대역 동작을 가능하게 할 수 있다.

Description

교차-결합 스위칭 배열들을 가진 가변 이득 증폭기들{VARIABLE GAIN AMPLIFIERS WITH CROSS-COUPLE SWITCHING ARRANGEMENTS}
본 개시는 일반적으로 전자 디바이스들에 관한 것이며, 보다 특히, 가변 이득 증폭기들에 관한 것이다.
가변 이득 증폭기(VGA)는 제어 전압에 의존하여 그 이득을 변경하는 전자 증폭기이다. VGA들은 라디오 주파수(RF) 통신들, 초음파, 레이더, 원격 감지, 오디오 압축, 진폭 변조, 및 합성기들을 포함한, 많은 애플리케이션들을 가진다.
VGA의 하나의 바람직한 특성은 광범위한 이득 값들에 걸쳐 대체로 일정한 위상 응답을 유지하기 위한 VGA의 능력이다. 실-세계 VGA들에서 이러한 거동을 달성하는 것은 훨씬 더 복잡하며 일정한 위상 응답을 유지하기 위한 능력에 대한 많은 도전들은, 종종 이득, 대역폭, 또는 잡음과 같은, 몇몇 다른 성능 파라미터를 희생하여, 해결되어야 한다. 다양한 인자들은 VGA의 비용, 품질 및 강건성에 영향을 줄 수 있다. 공간/표면적과 같은 물리적 제약들 및 또한 규제들은 VGA의 요건들 또는 사양들에 추가 제약들을 부여할 수 있다. 따라서, 트레이드-오프 및 독창성이 발휘되어야 하며 광범위한 이득 값들에 걸쳐 대체로 일정한 위상 응답을 유지할 수 있는 VGA들을 제공하는 것에서의 개선들이 항상 바람직하다.
본 개시 및 그것의 특징들과 이점들의 더 완전한 이해를 제공하기 위해, 수반된 도면들과 함께 취해진 다음의 설명에 대해 참조가 이루어지며, 여기에서 유사한 참조 숫자들은 유사한 부분들을 나타낸다:
도 1은 본 개시의 몇몇 실시예들에 따라, 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들을 갖고 구현될 수 있는 안테나 장치의 개략적인 예시를 제공한다;
도 2a 및 도 2b는 본 개시의 몇몇 실시예들에 따라, 각각, N-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열 및 입력 측 상에 구현된 교차-결합 스위칭 배열을 가진 VGA의 온 상태 및 오프 상태의 전기 회로도들을 제공한다;
도 3a 및 도 3b는 본 개시의 몇몇 실시예들에 따라, 각각 P-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열 및 입력 측 상에 구현된 교차-결합 스위칭 배열을 가진 VGA의 온 상태 및 오프 상태의 전기 회로도들을 제공하다;
도 4a 및 도 4b는 본 개시의 몇몇 실시예들에 따라, 각각 N-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열 및 출력 측 상에 구현된 교차-결합 스위칭 배열을 가진 VGA의 온 상태 및 오프 상태의 전기 회로도들을 제공한다;
도 5a 및 도 5b는 본 개시의 몇몇 실시예들에 따라, 각각 P-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열 및 출력 측 상에 구현된 교차-결합 스위칭 배열을 가진 VGA의 온 상태 및 오프 상태의 전기 회로도들을 제공한다;
도 6은 본 개시의 몇몇 실시예들에 따라, 다수의 이득 스텝 회로들 및 예시적이 교차-결합 스위칭 배열을 가진 VGA의 전기 회로도를 제공한다;
도 7은 본 개시의 몇몇 실시예들에 따라, 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들이 구현될 수 있는 RF 디바이스의 개략적인 예시를 제공한다; 및
도 8은 본 개시의 몇몇 실시예들에 따라, 교차-결합 스위칭 배열을 가진 VGA를 동작시키는 적어도 부분들을 구현하거나, 또는 제어하도록 구성될 수 있는 예시적인 데이터 프로세싱 시스템을 예시한 블록도를 제공한다.
개요
본 개시의 시스템들, 방법들, 및 디바이스들 각각은 여러 혁신적인 양상들을 가지며, 그 중 하나만이 본 출원에서 개시된 바람직한 속성들 모두를 단독으로 책임지지는 않는다. 본 명세서에서 설명된 주제의 하나 이상의 구현예들에 대한 세부사항들은 이하의 설명 및 수반한 도면들에서 제시된다.
본 출원에서 제안된, 교차-결합 스위칭 배열들을 가진 VGA들을 예시할 목적들로, VGA들을 사용하는 시스템들에서 작동하기 시작하는 현상들을 먼저 이해하는 것이 유용할 수 있다. 다음의 기본적인 정보는 본 개시가 적절히 설명될 수 있는 기반으로서 보여질 수 있다. 이러한 정보는 단지 설명의 목적들을 위해서만 제공되며, 따라서 임의의 방식으로 본 개시 및 그것의 잠재적인 애플리케이션들의 광범위한 범위를 제한하는 것으로 해석되지 않아야 한다.
상기 언급된 바와 같이, VGA들은 매우 다양한 애플리케이션들에서 사용될 수 있다. 예를 들어, VGA들은 라디오 시스템들에서 사용될 수 있다. 일반적으로, 라디오 시스템들은 대략 3 킬로헤르츠(kHz) 내지 300 기가헤르츠(GHz)의 RF 범위에서 전자기파들의 형태로 신호들을 송신하고 수신하는 시스템들이다. 라디오 시스템들은 일반적으로 무선 통신들을 위해 사용되며, 셀룰러/무선 이동 기술이 두드러진 예이다.
무선 라디오 시스템들의 맥락에서, 안테나는 공간을 통해 무선으로 전파되는 라디오 파들과 송신기 또는 수신기와 함께 사용된 금속 도체들에서 이동하는 전기 전류들 사이에서 인터페이스로서 작용하는 디바이스이다. 송신 동안, 라디오 송신기는 안테나의 단자들로 전기 전류를 공급할 수 있으며 안테나는 라디오 파들로서 전류로부터 에너지를 방사할 수 있다. 수신 동안, 안테나는 그것의 단자들에서 전기 전류를 생성하기 위해 무선 라디오 파의 전력 중 일부를 가로챌 수 있으며, 전류는 그 다음에 수신기에 의해 증폭될 수 있다. 안테나들은 모든 라디오 장비의 필수적인 구성요소들이며 라디오 방송, 방송 텔레비전, 양-방향 라디오, 통신 수신기들, 레이더, 휴대 전화들, 위성 통신 및 다른 디바이스들에서 사용된다.
단일 안테나 요소를 가진 안테나는 통상적으로 구체 파면에서 모든 방향들로 동일하게 방사하는 방사 패턴을 브로드캐스팅할 것이다. 위상 어레이 안테나들(또한 일반적으로 "위상 어레이들"로서 불리움)은 일반적으로 특정한 방향에서 전자기 에너지를 집중시키고, 그에 의해 메인 빔을 생성하기 위해 사용되는 안테나들의 모음(개개의 안테나들은 일반적으로 "안테나 요소들"로서 불리운다)을 나타낸다. 위상 어레이들은 종종 높은 이득, 방향성 조향을 수행하기 위한 능력, 및 동시 전달과 같은, 단일-안테나 시스템들에 비해 다수의 이점들을 제공한다. 그러므로, 위상 어레이들은 모바일 기술, 휴대 전화 및 데이터, W-Fi 기술, 자동차 레이더들, 및 비행기 레이더들에서와 같은, 무수한 상이한 애플리케이션들에서 더 빈번하게 사용되고 있다.
위상 어레이의 각각의 개개의 안테나 요소는 구체 패턴으로 방사할 수 있지만, 총괄하여, 복수의 이러한 안테나 요소들은 보강 및 상쇄 간섭을 통해 특정한 방향으로 파면을 생성할 수 있다(이러한 파면은 일반적으로 "메인 빔"으로 불리움). 즉, 상이한 안테나 요소들에 의해 무선으로 송신된 신호들의 위상을 신중하게 제어함으로써, 상이한 안테나 요소들의 방사 패턴들은 원하는 방향으로 보강 간섭하여 상기 방향으로 메인 빔을 생성할 수 있는 반면, 메인 빔의 방향이 아닌 여러 다른 방향들로 상쇄 간섭할 수 있다. 그러므로, 위상 어레이는 통상적으로 상이한 안테나 요소들에 의해 방사된 신호들의 위상을 제어하도록 구성된, 위상 시프트 모듈들(또한 일반적으로 "위상 시프터들"로서 불리움)을 포함한다.
상기 설명된 바와 같이 위상 어레이에서, 메인 빔의 방향의 정밀도는 상이한 안테나 요소들 간의 상대적 위상의 정밀도에 매우 의존적이다. 불운하게도, 상이한 안테나 요소들에 의해 방사된 신호들의 위상의 신중한 제어는 사소한 일이 아니며 상이한 이유들로 위상 에러들이 발생할 수 있다. 위상 에러들은 타겟 방향으로부터 메인 빔의 방향의 편차들을 야기할 수 있으며, 이것은 위상 어레이의 동작에 상당한 영향을 주고, 예컨대 감소된 이득 및 선형성 성능을 야기할 수 있다. 신중한 위상 제어를 도전적이게 하는 하나의 이유는 프로세스 변화들 및 미스매치들로 인한 전력 제어 및 이득 교정을 위해 위상 어레이에서 사용된 VGA들이 광범위한 이득 값들에 걸쳐 일정한 위상 응답을 갖지 않는 경우 위상 에러들을 도입할 수 있다는 것이다. 도전들은 VGA가 위상 어레이의 수신기 체인의 끝에 가깝게 사용되는 경우 더 심각해지며, 여기에서 그것은 수신기 비선형성들에 대한 우세한 기여자가 될 수 있다. 도전들은 VGA들의 동작의 빈도가 증가할수록, 일정한 위상 응답을 달성하기 더 어려워지기 때문에 및 VGA들이 마이크론-이하 상보적 금속-산화물-반도체(CMOS) 기술들의 트랜지스터들을 사용하여 구현될 때 이러한 트랜지스터들이 VGA들의 달성 가능한 선형성을 제한하는 더 낮은 항복 전압들을 갖기 때문에 5세대(5G) 무선 통신 시스템들의 밀리미터-파(mm-파) 스펙트럼에 대해 훨씬 더 악화된다.
과거에 사용되어 왔던 VGA 아키텍처들은 특히 mm-파 주파수들에서 상이한 이득 상태들에 걸쳐 항상 충분히 낮은 위상 에러들을 보이는 것은 아니다. 이득 상태들에 걸쳐 위상 에러를 최소화하기 위해 과거에 사용되어 왔던 종래의 기술들은 VGA의 이득, 대역폭, 선형성, 및 잡음 사이에서 트레이드-오프들을 요구한다. 더욱이, 이들 기술들은 일반적으로 저항기들과 같은 부가적인 회로 구성요소들을 구현하는 것에 의존하며, 이것은 프로세스 변화들 및 미스캐치들에 더 영향을 받게 하는 단점을 가진다. 더 나아가, 종래의 기술들은 종종 몇몇 회로 구성요소들에 걸쳐 큰 전압 스윙들을 요구하여, 그것들을 심층 마이크론-이하 CMOS 기술들에 덜 적합하게 만든다.
본 개시의 다양한 실시예들은 교차-결합 스위칭 배열들을 가진 VGA들을 제공함으로써 상기 설명된 도전들 중 하나 이상을 개선하는 것을 목표로 하는 시스템들 및 방법들을 제공한다. 본 개시의 일 양상에서, 예시적인 VGA는 차동 입력 신호를 수신하며 차동 입력 신호 및 타겟 이득에 기초하여 출력 신호를 제공하도록 구성된다. VGA는 트랜지스터 배열 및 교차-결합 스위칭 배열을 포함한다. 트랜지스터 배열은 VGA의 하나 이상의 이득 스텝 회로들을 형성하도록 구성된, 복수의 트랜지스터들을 포함하며, 교차-결합 스위칭 배열은 주어진 이득 스텝 회로가 온(ON) 상태에 있거나(즉, 스테이지로부터 출력 신호를 생성하기 위해 이득 스텝 회로의 최대 이득을 적용하는) 또는 오프(OFF) 상태에 있다고(즉, 스테이지로부터 출력 신호를 생성하기 위해 이득 스텝 회로의 최소 이득을 적용하는) 가정되는지 여부에 의존하여 트랜지스터들 중 적어도 일부의 단자들의 결합을 선택적으로 변경하도록 구성된, 복수의 스위치들을 포함한다. 적절한 제어 신호들은 주어진 이득 스텝 회로가 온 상태 또는 오프 상태에 있는 것으로 가정되는지에 대한 표시를 교차-결합 스위칭 배열에 제공하기 위해 사용될 수 있다. 교차-결합 스위칭 배열을 사용하는 것은 유리하게는 VGA의 동작 동안 항상 트랜지스터들 모두를 온(즉, 이득 스텝 회로들의 트랜지스터들이 전류를 전도하도록 허용하는)으로 유지하는 것 및 주어진 이득 스텝 회로의 최대 이득을 적용하기 위해 다양한 트랜지스터들을 통해 흐르는 전류들의 동-위상(in-phase) 가산 또는 상기 이득 스텝 회로의 최소 이득을 적용하기 위해 전류들의 동-위상 감산을 실현/달성하기 위해 몇몇 트랜지스터 단자들의 결합을 변경하는 것을 허용한다. 이러한 VGA는 그것이 상이한 이득 스텝 회로들의 이득 상태들에 관계없이 모든 VGA 노드들에서 대체로 일정한 정전용량을 보장할 수 있어서, 일정한 위상 응답을 달성하기 위해 다른 성능 파라미터들과의 중요한 트레이드-오프들에 의지할 필요 없이 매우 선형인, 광대역 동작을 가능하게 할 수 있으므로 본질적으로 광대역일 수 있다. 이들 및 다른 이점들은 본 출원에서 제공된 교차-결합 스위칭 배열들을 가진 VGA들의 다양한 실시예들에 대한 추가 설명들로부터 명확해질 것이다.
교차-결합 스위칭 배열들을 가진 VGA들의 설명들 중 일부는, 이것이 이러한 VGA들이 특히 5G 통신 시스템들의 mm-파 스펙트럼에 및/또는 심층 마이크론-이하 기술들을 사용하여 구현된 트랜지스터들에 특히 유용할 수 있는 경우이기 때문에 무선 통신 기술들 및 특히 위상 어레이들을 참조하여 본 출원에서 제공된다. 그러나, 일반적으로, 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들의 다양한 실시예들은 mm-파 주파수들이 아닌 주파수들에서 동작하는 5G 통신 시스템들(예컨대, 6-이하 GHz 주파수 스펙트럼에 대해)에, 5G가 아닌 기술들의 무선 통신 시스템들에(예컨대, 장기 진화(LTE) 시스템들), 뿐만 아니라 무선 통신 시스템들이 아닌 시스템들(예컨대, 케이블 통신 시스템들, 초음파, 레이더, 원격 감지, 오디오 압축, 진폭 변조, 및 합성기들)에 적용 가능하다.
본 출원에서 설명된, 교차-결합 스위칭 배열들을 가진 VGA들의 정확한 설계는 많은 상이한 방식들로 실현될 수 있으며, 그 모두는 본 개시의 범위 내에 있다.
본 개시의 다양한 실시예들에 따른 설계 변화들의 일 예에서, 전계-효과 트랜지스터들(FET들), 예컨대 금속-산화물-반도체(MOS) 기술 트랜지스터들(예컨대, 다양한 트랜지스터들이 N-형 MOS(NMOS) 또는 P-형 MOS(PMOS) 트랜지스터들일 수 있는 경우), 양극성 접합 트랜지스터들(BJT들)(예컨대, 다양한 트랜지스터들이 NPN 또는 PNP 트랜지스터들일 수 있는 경우), 또는 하나 이상의 FET들 또는 하나 이상의 BJT들의 조합을 이용하기 위해, 교차-결합 스위칭 배열을 가진 주어진 VGA의 트랜지스터 배열의 트랜지스터들의 각각에 대해 개별적으로 선택이 이루어질 수 있다. 이를 고려하여, 다음의 설명들에서, 본 출원에서 제공된 VGA들의 트랜지스터 배열들의 트랜지스터들은 때때로 그것들의 제 1, 제 2, 및 제 3 단자들을 참조하여 설명된다. 용어, 트랜지스터의 "제 1 단자"는 트랜지스터가 BJT인 경우 수집기(collector) 단자를 또는 트랜지스터가 FET인 경우 드레인 단자를 나타내기 위해 사용되고, 용어, 트랜지스터의 "제 2 단자"는 트랜지스터가 BJT인 경우 방출기(emitter) 단자를 또는 트랜지스터가 FET인 경우 소스 단자를 나타내기 위해 사용되며, 용어, 트랜지스터의 "제 3 단자"는 트랜지스터가 BJT인 경우 베이스 단자를 또는 트랜지스터가 FET인 경우 게이트 단자를 나타내기 위해 사용된다. 이들 용어들은 주어진 기술의 트랜지스터가 N-형 트랜지스터(예컨대, 트랜지스터가 BJT인 경우 NPN 트랜지스터 또는 트랜지스터가 FET인 경우 NMOS 트랜지스터) 또는 P-형 트랜지스터(예컨대, 트랜지스터가 BJT인 경우 PNP 트랜지스터 또는 트랜지스터가 FET인 경우 PMOS 트랜지스터)인지에 관계없이 동일한 채로 있다.
또 다른 예에서, 다양한 실시예들에서, 교차-결합 스위칭 배열을 가진 주어진 VGA의 트랜지스터 배열의 다양한 트랜지스터들이 N-형 트랜지스터(예컨대, NMOS 또는 NPN 트랜지스터들)로서 또는 P-형 트랜지스터들(예컨대, PMOS 또는 PNP 트랜지스터들)로서 구현되는지, 선택이 이루어질 수 있다. N-형 트랜지스터들은 P-형 트랜지스터들보다 본질적으로 빠를 수 있지만, P-형 트랜지스터들은 몇몇 전개 시나리오들에서 다른 이점들을 가질 수 있다. 설계 변화들의 다른 예들에서, 다양한 실시예들에서, 어떤 유형의 트랜지스터 아키텍처를 이용할지에 대한 선택이 이루어질 수 있다. 예를 들어, FET들로서 구현되는 본 출원에서 설명된 트랜지스터 배열들의 트랜지스터들 중 임의의 것은 평면 트랜지스터들일 수 있거나 또는 FinFET들, 나노와이어 트랜지스터들 또는 나노리본 트랜지스터들과 같은 비-평면 트랜지스터들일 수 있다.
몇몇 실시예들에서, 본 출원에서 설명된 VGA들의 교차-결합 스위칭 배열들의 하나 이상의 스위치들은 트랜지스터들로서 구현될 수 있다. 이러한 실시예들에서, VGA의 트랜지스터 배열의 트랜지스터들을 참조하여 상기 설명된 설계 변화들 중 하나 이상은 또한 VGA의 교차-결합 스위칭 배열의 트랜지스터들에 적용 가능할 수 있다.
설명의 목적들을 위해, 특정 숫자들, 재료들 및 구성들이 예시적인 구현예들의 철저한 이해를 제공하기 위해 제시된다. 그러나, 본 개시는 특정 세부사항들 없이 실시될 수 있으며 또는/및 본 개시는 설명된 양상들 중 일부만을 갖고 실시될 수 있다는 것이 이 기술분야의 숙련자에게 명백할 것이다. 다른 인스턴스들에서, 잘 알려진 특징들은 예시적인 구현예들을 모호하게 하지 않도록 생략되거나 또는 단순화된다. 본 출원에서 설명된 혁신들은 예를 들어, 청구항들 또는 선택 예들에 의해 정의되고 커버된 바와 같이, 다수의 상이한 방식들로 구체화될 수 있다.
다음의 설명에서, 수반한 도면들에 대한 참조가 이루어지며, 여기에서 유사한 참조 숫자들 또는 참조 글자들은 동일한 또는 기능적으로 유사한 요소들을 나타낼 수 있다. 편리함을 위해, 상이한 글자들을 갖고 지정된 도면들의 모음, 예컨대 도 2a 및 도 2b가 존재한다면, 이러한 모음은 본 출원에서 글자들 없이, 예컨대 "도 2"로서 참조될 수 있다.
도면들은 예시로서, 실시될 수 있는 실시예들을 도시한다. 다른 실시예들이 이용될 수 있으며, 구조적 또는 논리적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 도면들에서 예시된 요소들은 반드시 일정한 비율인 것은 아니다. 게다가, 특정한 실시예들은 도면에 예시된 것보다 많은 요소들 및/또는 도면에 예시된 요소들의 서브세트를 포함할 수 있다. 뿐만 아니라, 몇몇 실시예들은 둘 이상의 도면들로부터 특징들의 임의의 적절한 조합을 통합할 수 있다. 그러므로, 도면들에 대한 다음의 상세한 설명은 제한적인 의미로 취해지지 않는다.
설명은 구절들 "실시예에서" 또는 실시예들에서"를 사용할 수 있으며, 그 각각은 동일한 또는 상이한 실시예들 중 하나 이상을 나타낼 수 있다. 달리 특정되지 않는다면, 공통 오브젝트를 설명하기 위한 서수 형용사들 "제 1", 제 2", 및 "제 3" 등의 사용은 단지 유사한 오브젝트들의 상이한 인스턴스들이 그렇게 설명된 오브젝트들이 시간적으로, 공간적으로, 랭킹으로 또는 임의의 다른 방식으로, 주어진 시퀀스에 있어야 함을 의미하도록 의도되지 않는다는 것을 나타낼 수 있다. 더욱이, 본 개시의 목적들을 위해, 구절 "A 및/또는 B" 또는 표기법 "A/B"는 (A), (B), 또는 (A 및 B)를 의미하지만, 구절 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다. 본 출원에서 사용된 바와 같이, 표기법 "A/B/C"는 (A, B, 및/또는 C)를 의미한다. 용어 "~ 사이에서"는, 측정 범위들을 참조하여 사용될 때, 측정 범위들의 끝들을 포함한다.
예시적인 실시예들의 다양한 양상들은 이 기술분야의 다른 숙련자들에게 그들의 작업의 본질을 전달하기 위해 이 기술분야의 숙련자들에 의해 일반적으로 이용된 용어들을 사용하여 설명된다. 예를 들어, 용어 "연결된"은 임의의 중간 디바이스들/구성요소들 없이, 연결되는 것들 간에 직접적인 전기적 연결을 의미하지만, 용어 "결합된"은 연결되는 것들 사이에 직접적인 전기적 연결, 또는 하나 이상의 수동형 또는 능동형 중간 디바이스들/구성요소들을 통한 간접적인 연결을 의미한다. 또 다른 예에서, 용어 "회로"는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동형 및/또는 능동형 구성요소들을 의미한다. 때때로, 본 설명들에서, 용어 "회로"는 생략될 수 있다(예컨대, 도 2a 및 도 2b에 도시된 VGA 회로(200)는 본 설명들에서 "VGA(200)" 등으로서 참조될 수 있다). 사용되는 경우, 용어들 "대체로", "대략", "약" 등은 본 출원에서 설명된 바와 같이 또는 이 기술분야에 알려진 바와 같이 특정한 값의 맥락에 기초하여, 일반적으로 타겟 값의 +/-20%, 예컨대 타겟 값의 +/-10% 내에 있는 것을 나타내기 위해 사용될 수 있다.
이 기술분야의 숙련자에 의해 이해될 바와 같이, 본 개시의 다양한 양상들은, 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들의 특정한 양상들에서, 다양한 방식들로 구체화될 수 있다 - 예컨대, 방법, 시스템, 컴퓨터 프로그램 제품, 또는 컴퓨터-판독 가능한 저장 매체로서. 따라서, 본 개시의 양상들은 모두가 일반적으로 본 출원에서 "회로", "배열", "모듈", 또는 "시스템으로서 참조될 수 있는 전적으로 하드웨어 실시예, 전적으로 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로-코드 등을 포함한) 또는 소프트웨어 및 하드웨어 양상들을 조합한 실시예의 형태를 취할 수 있다. 본 개시에서 설명된 기능들 중 적어도 일부는 하나 이상의 컴퓨터들의 하나 이상의 하드웨어 프로세싱 유닛들, 예컨대, 하나 이상의 마이크로프로세서들에 의해 실행된 알고리즘으로서 구현될 수 있다. 다양한 실시예들에서, 본 출원에서 설명된 임의의 방법들의 상이한 단계들, 및 단계들의 부분들은 상이한 프로세싱 유닛들에 의해 수행될 수 있다. 더욱이, 본 개시의 양상들은 그것 상에 컴퓨터-판독 가능한 프로그램 코드를 구체화한, 예컨대 저장한, 바람직하게는, 비-일시적인, 하나 이상의 컴퓨터-판독 가능한 매체(들)에 구체화된 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 다양한 실시예들에서, 이러한 컴퓨터 프로그램은, 예를 들어, 다양한 디바이스들 및 시스템들로(예컨대, RF 디바이스들 또는 위상 어레이 시스템들, 및/또는 그것들의 제어기들 등의 구성요소들의 다양한 구성요소들 및 배열들로) 다운로드(업데이트)될 수 있거나 또는 이들 디바이스들 및 시스템들의 제조 시 저장될 수 있다.
예시적인 안테나 장치
도 1은 본 개시의 몇몇 실시예들에 따른, 안테나 장치(100), 예컨대 위상 어레이 시스템/장치의 개략적인 예시를 제공하며, 여기에서는 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들을 갖고 구현될 수 있다. 도 1에 도시된 바와 같이, 시스템(100)은 안테나 어레이(110), 빔형성기 어레이(120), 및 상향-하향 변환기(UDC) 회로(140)를 포함할 수 있다.
일반적으로, 안테나 어레이(110)는 하나 이상의, 통상적으로 복수의, 안테나 요소들(112)을 포함할 수 있다(도면을 채우지 않도록 그 중 단지 하나만이 도 1에서 참조 번호를 갖고 라벨링된다). 다양한 실시예들에서, 안테나 요소들(112)은 방사 요소들 또는 수동 요소들일 수 있다. 예를 들어, 안테나 요소들(112)은 쌍극자들, 오픈-엔드형 도파관들, 슬롯형 도파관들, 마이크로스트립 안테나들 등을 포함할 수 있다. 몇몇 실시예들에서, 안테나 요소들(112)은 RF 신호들을 무선으로 송신하고 및/또는 수신하도록 구성된 임의의 적절한 요소들을 포함할 수 있다. 본 도면들에 도시된 몇몇 실시예들은 특정한 수의 안테나 요소들(112)을 예시하지만, 이들 실시예들은 임의의 수의 둘 이상의 안테나 요소들의 어레이를 갖고 구현될 수 있다는 것이 이해된다. 더욱이, 본 개시는 일 유형의 안테나 어레이로서 특정한 실시예들을 논의할 수 있지만, 본 출원에 개시된 실시예들은 시간-도메인 빔형성기들, 주파수-도메인 빔형성기들, 동적 안테나 어레이들, 안테나 어레이들, 수동형 안테나 어레이들 등과 같은, 상이한 유형들의 안테나 어레이들을 갖고 구현될 수 있다는 것이 이해된다.
유사하게, 빔형성기 어레이(120)는 하나 이상의, 통상적으로 복수의, 빔형성기들(122)(도면을 채우지 않도록 그 중 하나만이 도 1에서 참조 번호를 갖고 라벨링된다)을 포함할 수 있다. 빔형성기들(122)은 안테나 요소들(112)로 공급하는 트랜시버들(예컨대, 신호들, 이 경우에 RF 신호들을 송신하고 및/또는 수신할 수 있는 디바이스들)로서 보여질 수 있다. 몇몇 실시예들에서, 빔형성기 어레이(120)의 단일 빔형성기(122)는 일-대-일 대응으로 안테나 어레이(110)의 단일 안테나 요소(112)와 연관된다(즉, 상이한 빔형성기들(122)은 상이한 안테나 요소들(112)과 연관된다). 다른 실시예들에서, 하나 이상의 빔형성기들(122)은 단일 안테나 요소(112)와 연관될 수 있으며, 예컨대, 두 개의 빔형성기들(122)은 예컨대, 이러한 안테나 요소가 이중 편파 안테나 요소인 경우 단일 안테나 요소(112)와 연관될 수 있다.
몇몇 실시예들에서, 빔형성기들(122)의 각각은 대응하는 안테나 요소(112)로부터 수신기 또는 송신기 경로로 경로를 스위칭하기 위해 스위치(124)를 포함할 수 있다. 도 1에 구체적으로 도시되지 않지만, 몇몇 실시예들에서, 빔형성기들(122)의 각각은 또한 신호 프로세서(또한 도시되지 않음)로부터 수신기 또는 송신기 경로로 경로를 스위칭하기 위해 또 다른 스위치를 포함할 수 있다. 도 1에 도시된 바와 같이, 몇몇 실시예들에서, 빔형성기들(122)의 각각의 송신기(TX) 경로는 위상 시프터(126) 및 증폭기(128)를 포함할 수 있는 반면, 수신기(RX) 경로는 위상 조정기(130) 및 증폭기(132)를 포함한다. 위상 시프터(126)는 안테나 요소(112)에 의해 송신될 RF 신호(TX 신호)의 위상을 조정하도록 구성될 수 있으며 증폭기(128)는 안테나 요소(112)에 의해 송신될 TX 신호의 진폭을 조정하도록 구성될 수 있다. 유사하게, 위상 시프터(130) 및 증폭기(132)는 RX 신호를 추가 회로부로, 예컨대 UDC 회로(140)로, 신호 프로세서(도시되지 않음) 등으로 제공하기 전에 안테나 요소(112)에 의해 수신된 RF 신호(RX 신호)를 조정하도록 구성될 수 있다. 빔형성기들(122)은 빔형성기들(122)을 가로지르는 신호들이 RF 신호들이기 때문에 안테나 장치(100)의 "RF 경로에 있는" 것으로 고려될 수 있다(즉, 빔형성기들(122)을 가로지를 수 있는 TX 신호들은 UD 회로(140)에 의해 하위 주파수로부터, 예컨대 중간 주파수(IF)로부터 또는 기저대역으로부터 상향 변환된 RF 신호들인 반면, 빔형성기들(122)을 가로지를 수 있는 RX 신호들은 UDC 회로(140)에 의해 하위 주파수로, 예컨대 IF로 또는 기저대역으로 아직 하향 변환되지 않은 RF 신호들이다).
스위치가 송신기 경로에서 수신기 경로로 스위칭하기 위해 도 1에 도시되지만(즉, 스위치(124)), 빔형성기(122)의 다른 실시예들에서, 이중화기와 같은, 다른 구성요소들이 사용될 수 있다. 더욱이, 도 1은 빔형성기들(122)이 위상 시프터들(126, 130)(또한 "위상 조정기들"로서 불리울 수 있음) 및 증폭기들(128, 132)을 포함하는 실시예를 예시하지만, 다른 실시예들에서, 빔형성기들(122) 중 임의의 것은 TX 및/또는 RX 신호들의 크기 및/또는 위상을 조정하기 위해 다른 구성요소들을 포함할 수 있다. 추가 실시예들에서, 빔형성기들(122) 중 하나 이상은 원하는 위상 조정이, 대안적으로 RX 또는 TX 경로들의 다른 부분들에서(예컨대, 디지털 도메인에서) 수행될 수 있기 때문에 위상 시프터(126) 및/또는 위상 시프터(130)를 포함하지 않을 수 있다.
UDC 회로의 세부사항들로 가면, 일반적으로, UDC 회로(140)는 상향변환기 및/또는 하향변환기 회로부를 포함할 수 있으며, 즉 다양한 실시예들에서, UDC 회로(140)는 1) 하향변환기 회로가 아닌 상향 변환기 회로, 2) 상향변환기 회로가 아닌 하향변환기 회로, 또는 3) 상향변화기 회로 및 하향변환기 회로 양쪽 모두를 포함할 수 있다. 도 1에 도시된 바와 같이, UDC 회로(140)의 하향변환기 회로는 증폭기(142) 및 믹서(144)를 포함할 수 있지만, UDC 회로(140)의 상향변환기 회로는 증폭기(146) 및 믹서(148)를 포함할 수 있다.
몇몇 실시예들에서, 단일 UDC 회로(140)는 빔형성기들(122) 중 임의의 것으로 상향변환된 RF 신호들을 제공하며 및/또는 그로부터 RF 신호들을 수신할 수 있다. 따라서, 단일 UDC 회로(140)는 빔형성기 어레이(120)의 복수의 빔형성기들(122)과 연관될 수 있다(예컨대, 안테나 어레이(110)의 48개 안테나 요소들(112)과 연관된, 빔형성기 어레이(120)에서의 48개 빔형성기들(122)이 있을 수 있다). 이것은 빔형성기 어레이(120) 및 UDC 회로(140)의 다양한 요소들을 연결한 파선 및 점선을 갖고 도 1에서 개략적으로 예시된다. 즉, 도 1은 파선이 UDC 회로(140)의 하향변환기 회로(즉, 증폭기(142))를 두 개의 상이한 빔형성기들(122)의 RX 경로들에 연결하며, 점선이 UDC 회로(140)의 상향변환기 회로(즉, 증폭기(146)를 두 개의 상이한 빔형성기들(122)의 TX 경로들에 연결한다는 것을 예시한다.
UDC 회로(140)의 RX 경로에서 믹서(144)는 [적어도] 두 개의 입력 단자들 및 하나의 출력 단자를 가질 수 있다. 믹서(144)의 두 개의 입력들은 증폭기(142)로부터의 입력 및 국소 발진기(LO)(150)로부터의 입력을 포함한다. 믹서(144)는, 그것이 증폭기(142)에 의해 증폭된 후, 입력 단자들 중 하나에서, 빔형성기들(122) 중 하나의 RX 경로로부터 RF RX 신호를 수신하며, 입력 단자들 중 다른 하나에서, LO(150)로부터 LO 신호를 수신하고 RF RX 신호를 하위 주파수(LF)로 하향변환하기 위해 이들 두 개의 입력들을 믹싱하여, LF RX 신호(156)를 생성하도록 구성될 수 있다(예컨대, LF RX 신호는 IF 또는 기저대역 신호일 수 있다). 따라서, UDC 회로(140)의 RX 경로에서 믹서(144)는 "하향변환 믹서"로서 불리울 수 있다. LF RX 신호(156)는 믹서(144)에 의해 출력 단자로부터 출력될 수 있다.
유사하게, UDC 회로(140)의 TX 경로에서 믹서(148)는 [적어도] 두 개의 입력 단자들 및 하나의 출력 단자를 가질 수 있다. 믹서(148)의 두 개의 입력들은 LO(140)로부터의 입력 및 LF TX 신호(148)를 포함한다(즉, 하위 주파수에서 TX 신호, 예컨대 LF TX 신호(148)는 IF 또는 기저대역 신호일 수 있다). 믹서(148)로부터의 하나의 출력은 증폭기(146)로의 출력이다. 믹서(148)는 제 1 입력 단자에서 LF TX 신호(148)를 수신하고 그것의 제 2 입력에서 LO(150)로부터 LO 신호를 수신하며 LF TX 신호(148)를 원하는 RF 주파수로 상향변환하여, 그것이 증폭기(146)에 의해 증폭된 후 빔형성기들(122) 중 하나의 TX 경로로 제공되도록 상향변환된 RF TX 신호를 생성하기 위해 이들 두 개의 신호들을 믹싱하도록 구성될 수 있다. 따라서, UDC 회로(140)의 TX 경로에서 믹서(148)는 "상향변환 믹서"로서 불리울 수 있다. 상향변환된 RF TX 신호는 믹서(148)에 의해 그것의 출력 단자로부터 출력될 수 있다.
통신 및 전자 엔지니어링에서 알려진 바와 같이, IF는 캐리어 신호가 송신 또는 수신 시 중간 단계로서 시프트될 수 있는 주파수이다. IF 신호는 헤테로다이닝(heterodyning)이라 불리우는 프로세스에서 적절한 주파수의 LO 신호와 캐리어 신호를 믹싱함으로써 생성되며, 차 또는 비트 주파수에서의 신호를 야기한다. IF로의 변환은 여러 이유들로 유용할 수 있다. 하나의 이유는, 필터들의 여러 스테이지들이 사용될 때, 그것들 모두가 고정된 주파수로 설정될 수 있어서, 그것들을 구축하고 튜닝하기 더 용이하게 만들 수 있다는 것이다. 또 다른 이유는 하위 주파수 트랜지스터들이 일반적으로 더 적은 스테이지들이 요구될 수 있도록 더 높은 이득들을 갖는다는 것이다. 또 다른 이유는 하위 고정 주파수들에서 뚜렷하게 선택적 필터들을 만드는 것이 더 용이할 수 있기 때문에 주파수 선택성을 개선한다는 것이다.
본 출원에서 제공된 몇몇 설명들은 IF 신호들로서 신호들(156 및 158)을 나타내지만, 이들 설명들은 신호들(156 및 158)이 기저대역 신호들인 실시예들에 동일하게 적용 가능하다는 것이 또한 주의되어야 한다. 이러한 실시예들에서, 믹서들(144 및 148)의 주파수 믹싱은 믹싱을 수행하기 위해 사용된 LO 신호(즉, LO(150)에 의해 생성된 LO 신호)가 RF RX/TX 주파수들의 대역에서 중심 주파수를 가질 수 있는 제로-IF 믹싱(또한 "제로-IF 변환"으로 불리움)일 수 있다. 단일 LO가 LO 신호들을 RX 경로 믹서(144) 및 TX 경로 믹서(148)로 제공하는 것으로 도 1에 도시되지만(즉, LO(150)), 별개의 LO들이 RX에서 및 TX 경로들에서 사용될 수 있다는 것이 또한 주의되어야 한다. 예를 들어, 주파수-분할 이중화(FDD) 구현예들에 대해, 상이한 주파수들의 LO 신호들은 각각 RF와 LF 사이에서 신호들을 하향변환하고 상향변환하기 위해 RF 경로 믹서(144) 및 TX 경로 믹서(148)에 의해 사용될 수 있다.
몇몇 실시예들에서, 하나 또는 양쪽 증폭기들(142, 146) 모두는 VGA일 수 있으며, 하나 또는 양쪽 증폭기들(142, 146) 모두는 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열을 가진 VGA로서 구현될 수 있다. 이러한 실시예들에서, 증폭기(142)를 VGA로서 구현하는 것은 증폭기(142)가 수신기 체인에서 마지막 블록일 수 있으므로 특히 유리할 수 있으며 그러므로 특히 높은 선형성 요건들을 갖는다. 몇몇 이러한 실시예들에서, 증폭기(132)는 저-잡음 증폭기(LNA)일 수 있지만 증폭기(128)는 전력 증폭기(PA)일 수 있다.
다른 실시예들에서, 하나 또는 양쪽 증폭기들(132, 135) 모두는 VGA일 수 있으며, 증폭기들(132, 128) 중 하나 또는 양쪽 모두는 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열을 가진 VGA로서 구현될 수 있다. 몇몇 이러한 실시예들에서, 증폭기(142)는 LNA일 수 있는 반면 증폭기(146)는 PA일 수 있다.
도 1에 구체적으로 도시되지 않지만, 추가 실시예들에서, UDC 회로(140)는 예컨대, TX 및 RX 경로들의 각각에서, 미스매칭으로 인한 동-위상 및 직교(IQ) 신호들에서의 불균형들을 완화하도록 구성된, 밸런서를 추가로 포함할 수 있다. 더욱이, 도 1에 또한 구체적으로 도시되지 않지만, 추가 실시예들에서, 각각의 필터가 주파수 믹싱에서 기인한 바람직하지 않은 주파수 구성요소들을 걸러내기 위해, 믹서들(144, 148)의 출력에서 구현될 수 있다. 더 나아가, 또한 도 1에 구체적으로 도시되지 않지만, 다른 실시예들에서, 안테나 장치(100)는 본 출원에서 설명된 바와 같이, 안테나 어레이(110), 빔형성기 어레이(120), 및 UDC 회로(140)의 조합의 추가 인스턴스들을 포함할 수 있다.
안테나 장치(100)는 특정한 방향으로 안테나 어레이(110)의 전자기 방사 패턴을 조향시키며, 그에 의해 안테나 어레이(110)가 상기 방향으로 메인 빔을 및 다른 방향들로 사이드 로브들을 생성할 수 있게 할 것이다. 방사 패턴의 메인 빔은 송신된 신호의 위상들에 기초한 송신된 RF 신호들의 보강 간섭에 기초하여 생성된다. 사이드 로브 레벨들은 안테나 요소들에 의해 송신된 RF 신호들의 진폭들에 의해 결정될 수 있다. 안테나 장치(100)는 예컨대, 빔형성기들(122)의 위상 시프트들 및/또는 디지털 도메인에서 수행된 위상 시프팅을 사용하여, 안테나 요소들(112)에 대한 위상 시프터 설정들을 제공함으로써 원하는 안테나 패턴들을 생성할 수 있다.
교차-결합 스위칭 배열들을 가진 예시적인 VGA들
상기 설명된 바와 같이, 다양한 실시예들에서, 본 출원에서 제안된, 교차-결합 스위칭 배열들을 가진 VGA들은 N-형 또는 P-형 트랜지스터들을 사용하여 구현될 수 있다. 더욱이, 다양한 실시예들에서, 교차-결합 스위칭 배열은 VGA의 입력 측 또는 출력 측 상에 구현될 수 있다. 본 출원에서 사용된 바와 같이, 교차-결합 스위칭 배열은 교차-결합 스위칭 배열이 트랜지스터들 중 일부(특히, 본 출원에서 트랜지스터들 중 일부의 "제 2 단자들"로서 불리우는 단자들)와 VGA의 차동 입력 단자들 사이에서의 결합을 변경하도록 구성된다면 VGA의 "입력 측 상에 구현되는" 것으로 설명될 수 있다. 다른 한편으로, 교차-결합 스위칭 배열은 교차-결합 스위칭 배열이 트랜지스터들 중 일부(특히, 본 출원에서 트랜지스터들 중 일부의 "제 1 단자들"로서 불리우는 단자들)와 VGA의 차동 출력 단자들 사이에서의 결합을 변경하도록 구성된다면 VGA의 "출력 측 상에 구현되는" 것으로 설명될 수 있다. 단일 이득 스텝 회로를 갖고 VGA의 입력 또는 출력 측들 상에 구현된 N-형 또는 P-형 트랜지스터들 및 교차-결합 스위칭 배열들의 다양한 예들이 도 2 내지 도 5에서 도시된다. 다수의 이득 스텝 회로들을 가진 예시적인 VGA는 도 6에서 도시된다.
일반적으로, 본 출원에서 사용된 바와 같이, 용어 "스위칭 배열"(예컨대, 본 도면들 중 일부에 도시된 교차-결합 스위칭 배열(220))은 설명된 바와 같이 스위칭 기능이 수행됨을 보장하는 것을 허용하는 임의의 적절한 스위칭 배열(예컨대, 스위치들의 임의의 적절한 조합)을 포함할 수 있다. 교차-결합 스위칭 배열(220)의 일 예시적인 실시예는 이하에서 설명되는, 도 6에서 예시되지만, 본 개시의 다양한 실시예들은 이러한 구현예에 제한되지 않는다.
도 2a 및 도 2b는 본 개시의 몇몇 실시예들에 따라, 각각, 복수의 N-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열(210) 및 입력 측 상에 구현된 교차-결합 스위칭 배열(220)을 가진 VGA(200)의 온(ON) 상태 및 오프(OFF) 상태의 전기 회로도들을 제공한다.
도 2에 도시된 바와 같이, VGA(200)는 트랜지스터 배열(210)이 두 개의 부분들 - 제 1 트랜지스터 배열 부분(210-1)(다음에서 간단히 "제 1 부분(210-1)"으로 불리우는) 및 제 2 트랜지스터 배열 부분(210-2)(다음에서 간단히 제 2 부분(210-2)"으로 불리우는)을 가질 수 있다는 점에서 차동 아키텍처를 가질 수 있으며, 각각의 부분(210)은 각각의 대시-점으로 된 윤곽 내에서 도 2에 도시된 복수의 트랜지스터들을 포함한다. VGA(200)는 제 1 차동 입력 단자(INP) 및 제 2 차동 입력 단자(INN)로서 라벨링된 VGA의 차동 입력 단자들에서 차동 입력 신호를 수신하도록 구성될 수 있다. 예를 들어, 몇몇 실시예들에서, 제 1 부분(210-1)은 트랜지스터 배열(210)에 대한 바이어스 전압(VB)과 입력 신호 전압(VIN)의 합에 기초하는 제 1 입력 전압(VINP)(예컨대, VINP = VB + VIN)의 형태로 입력 신호를 수신할 수 있지만, 제 2 부분(210-2)은 바이어스 전압(VB)과 신호 전압(VIN) 간의 차이에 기초하는 제 2 입력 전압(VINN)(예컨대, VINN = VB - VIN)의 형태로 입력 신호를 수신할 수 있다. 따라서, 제 1 및 제 2 부분들(210-1, 210-2)의 각각은 각각의 차동 입력 신호를 수신하기 위해, 각각, 각각의(즉, 상이한) 입력 단자(INP, INN)와 연관된다.
몇몇 실시예들에서, VGA(200)는 제 1 차동 출력 단자(OUTP) 및 제 2 차동 출력 단자(OUTN)로서 라벨링된 VGA의 차동 출력 단자들에서 차동 출력 신호를 출력하도록 구성될 수 있다. 예를 들어, 몇몇 실시예들에서, 제 1 부분(210-1)은 제 1 차동 출력 전류(IOUTP)을 생성하도록 구성될 수 있지만, 제 2 부분(210-2)은 제 2 차동 출력 전류(IOUTN)을 생성하도록 구성될 수 있다. 따라서, 제 1 및 제 2 부분들(210-1, 210-2)의 각각은 각각의 차동 출력 신호를 수신하기 위해, 각각 각각의(즉, 상이한) 출력 단자(OUTP, OUTN)와 연관된다. 도 2에서 및 본 출원에서 설명된 교차-결합 스위칭 배열들을 가진 VGA들의 다른 예시들에서 구체적으로 도시되지 않지만, 몇몇 실시예들에서, VGA(200)는 제 1 및 제 2 부분들(210-1, 210-2)의 차동 출력 신호들을 단일-엔드형 출력으로 변환하도록 구성된 차동-대-단일-엔드형 변환기를 추가로 포함할 수 있다.
도 2a 및 도 2b에 도시된 예는 N-형 FET들(예컨대, NMOS 트랜지스터들)로서 트랜지스터 배열(210)의 N-형 트랜지스터들을 예시하며, 그것에 대한 드레인, 소스, 및 게이트 단자들은 각각, 트랜지스터들 중 하나에 대해(즉, 제 1 부분(210-1)의 트랜지스터(N0)에 대해) D, S, 및 G로 라벨링된다. 이들 단자들은 도시된 이것 및 모든 다른 N-형 트랜지스터들에 대한 드레인, 소스, 및 게이트 단자들의 지정이 전기 회로도들에서 FET들을 도시하는 잘-수립된 관례에 따르므로 본 도면들에 도시된 다른 N-형 트랜지스터들에 대해 라벨링되지 않는다. 다른 실시예들에서, VGA(200)는 FET들 대신에 N-형 BJT들을 갖고 구현될 수 있으므로, VGA(200)의 다양한 트랜지스터들의 드레인, 소스, 및 게이트 단자들은 이들 설명들이 BJT들의 대응하는 수집기, 방출기, 및 베이스 단자들에 적용 가능한 것으로 판독될 수 있도록 각각 제 1, 제 2, 및 제 3 단자들로서 설명될 것이다.
도 2에 도시된 바와 같이, 트랜지스터 배열(210)의 세부사항들로 가면, 부분들(210)의 각각은 입력 트랜지스터(M1) 및 제 1 트랜지스터(N11) 및 제 2 트랜지스터(N12)로 도시된, 트랜지스터들의 쌍을 포함할 수 있으며, 그 각각은 캐스코드(cascade) 트랜지스터들로서 입력 트랜지스터(M1)에 결합될 수 있다. 도 2에 또한 도시된 바와 같이, 부분들(210)의 각각은 또한 캐스코드 트랜지스터로서 부분의 입력 트랜지스터(M1)에 결합될 수 있는 공유 트랜지스터(N0)를 추가로 포함할 수 있다. 양쪽 부분들(210-1 및 210-2) 모두의 제 1 및 제 2 트랜지스터들(N11 및 N12)은 VGA(200)의 "이득 스텝 회로"로서 불리울 수 있으며, VGA(200)의 추가 실시예들에서, 다수의 이러한 이득 스텝 회로들은 VGA(200)에 포함될 수 있다. 다시 말해서, 단지 제 1 부분(210-1)의 제 1 및 제 2 트랜지스터들(N11 및 N12) 및 제 2 부분(210-2)의 제 1 및 제 2 트랜지스터들(N11 및 N12)의 단일 인스턴스만이 도 2에 도시되지만, 다른 실시예들에서, VGA(200)는 양쪽 부분들(210-1 및 210-2) 모두의 제 1 및 제 2 트랜지스터들(N11 및 N12)의 다수의 인스턴스들을 포함할 수 있으며, 각각은 본 출원에서 설명된 바와 같이 결합되며 본 출원에서 설명된 바와 같이 제 1 또는 제 2 모드에서 동작하도록 스위칭 배열(220)에 의해 개별적으로 제어 가능하다.
도 2a와 도 2b 간의 차이들을 검사함으로써 보여지는 바와 같이, 서로에 대하여 트랜지스터들(N0, N11, 및 M1)의 결합은 VGA(200)가 온 상태 또는 오프 상태에 있는지에 관계없이 동일한 채로 있다. 다른 한편으로, 트랜지스터(N12)의 결합은 VGA(200)가 온 또는 오프 상태에 있는지에 의존하며, 결합은 교차-결합 스위칭 배열(220)에 의해 변경될 수 있다.
더 구체적으로, 도 2에 도시된 바와 같이, VGA(200)의 온 및 오프 상태들 양쪽 모두에 대해, 부분들(210)의 각각에 대해, 트랜지스터들(N0, N11, 및 N12)의 각각의 제 1 단자(예컨대, 드레인 단자)는 서로, 및 상기 부분의 각각의 차동 출력 단자에 함께 결합될 수 있다. 따라서, 제 1 부분(210-1)의 트랜지스터들(N0, N11, 및 N12)의 각각의 제 1 단자는 차동 출력 단자(OUTP)에 결합될 수 있는 반면, 제 2 부분(210-2)의 트랜지스터들(N0, N11, 및 N12)의 각각의 제 1 단자는 차동 출력 단자(OUTN)에 결합될 수 있다.
부분들(210)의 각각에 대해 또한, 트랜지스터들(N0 및 N11)의 각각의 제 2 단자(예컨대, 소스 단자)는 서로, 및 입력 트랜지스터(M1)를 통해 상기 부분의 각각의 차동 입력 단자에 함께 결합될 수 있다. 따라서, 제 1 부분(210-1)의 트랜지스터들(N0 및 N11)의 각각의 제 2 단자는 차동 입력 단자(INP)에 결합될 수 있는 반면, 제 2 부분(210-2)의 트랜지스터들(N0 및 N11)의 각각의 제 1 단자는 차동 입력 단자(INN)에 결합될 수 있다. 특히, 제 1 부분(210-1)의 트랜지스터들(N0 및 N11)의 각각의 제 2 단자는 제 1 부분(210-1)의 입력 트랜지스터(M1)의 제 1 단자에 결합될 수 있으며 제 1 부분(210-1)의 입력 트랜지스터(M1)의 제 3 단자(예컨대, 게이트 단자)는 차동 입력 단자(INP)에 결합될 수 있다. 따라서, 제 1 입력 전압(VINP)은 제 1 부분(210-1)의 입력 트랜지스터(M1)의 제 3 단자에 인가되도록 구성될 수 있다. 유사하게, 제 2 부분(210-2)의 트랜지스터들(N0 및 N11)의 각각의 제 2 단자는 제 2 부분(210-2)의 입력 트랜지스터(M1)의 제 1 단자에 결합될 수 있으며 제 2 부분(210-2)의 입력 트랜지스터(M1)의 제 3 단자는 차동 입력 단자(INN)에 결합될 수 있다. 따라서, 제 2 입력 전압(VINN)은 제 2 부분(210-2)의 입력 트랜지스터(M1)의 제 3 단자에 인가되도록 구성될 수 있다.
VGA(200)의 온 및 오프 상태들 양쪽 모두에 대해, 제 1 및 제 2 부분들(210)의 트랜지스터들(M1)의 제 2 단자들은 가능하게는 각각의 중간 구성요소(230-1, 230-2), 예컨대, 각각의 저항기를 통해, 본 도면들에서 GND로 라벨링된, 접지(GND) 전압에 결합될 수 있다.
더 나아가 부분들(210)의 각각에 대해, VGA(200)의 온 및 오프 상태들 양쪽 모두에 대해, 트랜지스터들(N0, N11, 및 N12)의 각각의 제 3 단자는 서로, 및 바이어스 전압(Vb)에 함께 결합될 수 있다. 몇몇 실시예들에서, 양쪽 부분들(210) 모두의 트랜지스터들(N0, N11, 및 N12)은 동일한 바이어스 전압(Vb)에 결합될 수 있다. 다른 실시예들에서, 개개의 바이어스 전압들은 제 1 및 제 2 부분들(210-1, 210-2)의 트랜지스터들(N0, N11, 및 N12) 중 적어도 일부로 제공될 수 있다.
VGA(200)의 온과 오프 상태들 간의 차이는 부분들(210)의 각각에서 트랜지스터들(N12)의 제 2 단자들의 결합 시 발생한다. 이를 위해, 스위칭 배열(220)은 제 1 모드(이하에서 설명되는 바와 같이, VGA(200)의 온 상태에 대응하는) 또는 제 2 모드(이하에서 설명되는 바와 같이, VGA(200)의 오프 상태에 대응하는)로 부분들(210)의 제 2 트랜지스터들(N12)을 동작시키도록 구성된다.
제 1 모드에서, 스위칭 배열(220)은 도 2a에 도시된 바와 같이, 제 1 부분(210-1)의 제 2 트랜지스터(N12)의 제 2 단자를 제 1 부분(210-1)과 연관된 차동 입력 단자(INP)에 결합하며 제 2 부분(210-2)의 제 2 트랜지스터(N12)의 제 2 단자를 제 2 부분(210-2)과 연관된 차동 입력 단자(INN)에 결합하도록 구성된다. 이러한 구성에서, 부분들(210)의 각각에 대해, 트랜지스터들(N11 및 N12)을 통한 전류들(예컨대, 교류(AC) 전류들)은 동-위상을 더할 수 있으며, 그에 의해 로드(VGA(200)의 출력에, 예컨대 VGA(200)의 차동 출력 단자들에 결합될 수 있는)에서 총 전류를 증가시킬 수 있다. 예를 들어, 제 1 모드에서, 제 1 부분(210-)의 트랜지스터들(N11 및 N12)을 통한 전류들은 동-위상을 더할 수 있으며, 그에 의해 총 출력 전류(IOUTP)를 증가시킬 수 있고, 여기에서 출력 전류(IOUTP)는 제 1 부분(210-1)의 트랜지스터들(N0, N11, 및 N12)을 통한 전류들에 기초할 수 있다(예컨대, 그에 대한 합에 기초할 수 있다). 이러한 맥락에서, 총 출력 전류(IOUTP)는 제 1 부분(210-1)의 트랜지스터들(N0, N11, 및 N12)의 DC 전류들과 제 1 부분(210-1)의 트랜지스터들(N0 및 N11)의 AC 전류들의 합과 비교하여 "증가된"(또는 제 2 모드에 대해, "감소된") 것으로 설명되거나, 또는 대안적으로, 총 출력 전류(IOUTP)는 제 1 부분(210-1)의 트랜지스터들(N0 및 N11)의 AC 전류들에 비교하여 총 출력 전류(IOUTP)의 AC 부분이 증가된다면(또는 제 2 모드에 대해, 감소된다면) "증가된"(또는 제 2 모드에 대해, "감소된" 것으로 설명될 수 있다. 유사하게, 제 1 모드에서, 제 2 부분(210-2)의 트랜지스터들(N11 및 N12)을 통한 전류들은 동-위상을 더할 수 있으며, 그에 의해 총 출력 전류(IOUTN)를 증가시킬 수 있고, 여기에서 출력 전류(IOUTN)는 제 2 부분(210-2)의 트랜지스터들(N0, N11, 및 N12)을 통한 전류들에 기초할 수 있다(예컨대, 그에 대한 합에 기초할 수 있다), 이러한 맥락에서, 총 출력 전류(IOUTN)는 제 2 부분(210-2)의 트랜지스터들(N0, N11, 및 N12)의 DC 전류들과 제 2 부분(210-2)의 트랜지스터들(N0 및 N11)의 AC 전류들의 합에 비교하여 "증가된"(또는 제 2 모드에 대해, "감소된") 것으로 설명되거나, 또는 대안적으로, 총 출력 전류(IOUTN)는 제 2 부분(210-2)의 트랜지스터들(N0 및 N11)의 AC 전류들에 비교하여 총 출력 전류(IOUTN)의 AC 부분이 증가된다면(또는 제 2 모드에 대해, 감소된다면) "증가된"(또는 제 2 모드에 대해, "감소된") 것으로 설명될 수 있다. 총 출력 전류가 증가되기 때문에, 이득이 증가되어, 제 1 및 제 2 부분들(210-1, 210-2)의 트랜지스터들(N11 및 N12)의 이득 스텝 회로가 출력 신호(IOUT)를 생성하기 위해 입력 신호, 예컨대 VIN에 그것의 최대 이득을 적용하도록 허용한다.
제 2 모드에서, 스위칭 배열(220)은, 도 2b에 도시된 바와 같이, 제 1 부분(210-1)의 제 2 트랜지스터(N12)의 제 2 단자를 제 2 부분(210-2)과 연관된 차동 입력 단자(INN)에 결합하며 제 2 부분(210-2)의 제 2 트랜지스터(N12)의 제 2 단자를 제 1 부분(210-1)과 연관된 차동 입력 단자(INP)에 결합하도록 구성된다. 부분들(210)의 각각의 트랜지스터들(N12)의 제 2 단자들의 다른 부분의 차동 입력 단자들로의 이러한 교차-결합은 스위칭 배열(220)이 "교차-결합" 스위칭 배열로서 불리우는 이유이다. 이러한 구성에서, 부분들(210)의 각각에 대해, 다른 부분으로부터 트랜지스터(N12)를 통한 전류(예컨대, AC 전류들)는 부분의 트랜지스터들(N0 및 N11)을 통한 전류들로부터 뺄 수 있으며, 그에 의해 부분의 총 전류를 감소시킨다. 예를 들어, 제 2 모드에서, 총 출력 전류(IOUTP)는 제 1 부분(210-1)의 트랜지스터들(N0 및 N11)을 통한 전류들 및 제 2 부분(210-2)의 트랜지스터(N12)를 통한 전류에 기초할 수 있으며(예컨대, 그에 대한 합에 기초할 수 있다), 여기에서, VGA(200)의 차동 아키텍처의 특징으로 인해, 후자의 전류는 제 1 부분(210-1)의 트랜지스터들(N0 및 N11)을 통한 전류들로부터 감하여질 것이며, 따라서 총 출력 전류(IOUTP)를 감소시킨다. 유사하게, 제 2 모드에서, 총 출력 전류(IOUTN)는 제 2 부분(210-2)의 트랜지스터들(N0 및 N11)을 통한 전류들 및 제 1 부분(210-1)의 트랜지스터(N12)를 통한 전류에 기초할 수 있으며(예컨대, 그에 대한 합에 기초할 수 있다), 여기에서 VGA(200)의 차동 아키텍처의 특징으로 인해, 후자의 전류는 제 2 부분(210-2)의 트랜지스터들(N0 및 N11)을 통한 전류들로부터 감하여질 것이고, 따라서 총 출력 전류(IOUTN)를 감소시킨다. 총 출력 전류가 감소되기 때문에, 이득은 감소되어, 제 1 부분 및 제 2 부분들(210-1, 210-2)의 트랜지스터들(N11 및 N12)의 이득 스텝 회로가 출력 신호(IOUT)를 생성하기 위해 입력 신호(VIN)에 그것의 최소 이득을 인가하도록 허용한다. 따라서, 제 2 모드는 VGA(200)의 이득 스텝 회로의 오프 상태에 대응한다.
설계 시, 제 1 또는 제 2 동작 모드에서 이득 스텝 회로에 의해 제공된 이득 증가 또는 감소의 양을 제어하기 위해, 제 1 및 제 2 트랜지스터들(N11 및 N12)은, 이득에서의 증가가 트랜지스터들(N11 및 N12)의 누적 크기 및 트랜지스터(N0)의 크기 간의 비에 의해 결정될 수 있으므로, 동일하게 사이징될 수 있다(즉, 대체로 동일한 치수들일 수 있다). 예를 들어, 트랜지스터들(N0, N11, 및 N12)이 FET들이면, 그것들의 채널 폭들은 그것들의 소스와 드레인 단자들 사이에서 전도된 전류들의 양에 영향을 줄 것이다. 최소 이득 상태에서, 총 AC 전류(IOUTP 또는 IOUTN)는 각각의 트랜지스터(N0)의 전류와 대체로 동일할 수 있지만, 이득을 증가시키기 위해, 트랜지스터들(N0, N11, 및 N12)에서의 AC 전류들은 함께 늘어날 것이다. 따라서, 트랜지스터(N0)의 채널 폭에 대한 트랜지스터들(N11 및 N12)의 채널 폭들은 AC 전류들에서의 증가의 양을 결정하며, 그러므로 이득에서의 증가의 양을 결정할 수 있다. 또 다른 예에서, 트랜지스터들(N0, N11 및 N12)이 BJT들이면, 그것들의 방출기 면적들은 그것들의 방출기와 수집기 단자들 사이에서 전도된 전류들의 양들에 영향을 줄 것이다. 최소 이득 상태에서, 총 AC 전류(IOUTP 또는 IOUTN)는 각각의 트랜지스터(N0)의 전류와 대체로 동일할 수 있지만, 이득을 증가시키기 위해, 트랜지스터들(N0, N11 및 N12)에서의 AC 전류들은 함께 늘어날 것이다. 따라서 트랜지스터(N0)의 방출기 면적에 대한 트랜지스터들(N11 및 N12)의 방출기 면적들은 AC 전류들에서의 증가의 양을 결정하며, 그러므로 이득에서의 증가의 양을 결정할 수 있다.
하나 이상의 이득 스텝 회로가 VGA(200)에서 구현된다면(도 2에 구체적으로 도시되지 않지만, 그 예는 도 6에서 도시된다), 차동 입력 단자들(INP 및 INN), 차동 출력 단자들(OUTP 및 OUTN), 제 1 및 제 2 부분들(210)의 입력 트랜지스터들(M1), 및 제 1 및 공유 부분들(210)의 공유 트랜지스터들(N0)은 이득 스텝 회로들 모두에 공통적일 수 있다. 다른 한편으로, 제 1 및 제 2 부분들(210-1, 210-2)의 제 1 및 제 2 트랜지스터들(N11 및 N12)은 각각의 이득 스텝 회로에 대해 한 번 구현될 것이며, 스위칭 회로(220)는 이득 스텝 회로의 온 상태 또는 오프 상태를 실현하기 위해 본 출원에서 설명된 바와 같이 제 1 및 제 2 부분들(210-1, 210-2)의 트랜지스터(N12)의 제 2 단자의 결합을 제어하도록 구성될 것이다.
앞서 말한 설명이 예시한 바와 같이, VGA(200)의 온 상태 및 오프 상태 양쪽 모두에서, 트랜지스터 배열(210)의 트랜지스터들 모두는 그것들이 출력 전류들(IOUTP 및 IOUTN)에 기여하는 전류들을 전도한다는 점에서 온이다. 캐스코드 트랜지스터(N11 및 N12)을 턴 온 및 오프하기 위한 요구를 제거하는 것, 또는 입력 트랜지스터들(M1)의 DC 전류를 변경하는 것은 유리하게는 대체로 일정한 정전용량이 VGA(200)의 이득 스텝 회로들 중 하나 이상의 이득 상태(들)에 관계없이 모든 VGA 노드들에서 유지되어, 일정한 위상 응답을 달성하기 위해 다른 성능 파라미터들과의 중요한 트레이드-오프들에 의지할 필요 없이 매우, 선형의, 광대역 동작을 가능하게 할 수 있다는 것을 보장할 수 있다. 이러한 동작은 이득 스텝 회로들의 각각의 온 상태 또는 오프 상태를 가져오기 위해 이러한 트랜지스터들의 제 3 단자들에 대응하는 제어 신호를 인가함으로써 개개의 이득 스텝 회로들의 캐스코드 트랜지스터들이 턴 온 또는 오프될 수 있는 몇몇 종래의 구현들과 극명히 대조된다. 따라서, 이러한 종래의 구현예들로부터 VGA(200)의 또 다른 차이는 주어진 이득 스텝 회로가 온 또는 오프 상태에서 동작되는지를 나타내는 제어 신호에 의해 캐스코드 트랜지스터들의 어떤 단자가 영향을 받는지이다. 즉, 스위칭 배열(220)은 이득 스텝 회로들의 각각의 이득 상태들을 제어하는 제어 신호들을 수신하며, 그 후 온 상태 동작을 실현하기 위해 VGA(200)의 차동 트랜지스터 배열의 그 자신의 부분들의 입력 단자들에 또는 오프 상태 동작을 실현하기 위해 VGA(200)의 차동 트랜지스터 배열의 다른 부분들의 입력 단자들에 트랜지스터들(N12)의 제 2 단자를 결합하도록 구성될 수 있다. 따라서, VGA(200)에서, 주어진 이득 스텝 회로가 온 또는 오프 상태에서 동작되는지를 나타내는 제어 신호는 부분들(210)의 각각에서 트랜지스터들(N12)의 제 2 단자에 효과적으로 인가된다. 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열(220)을 사용하는 것은, 차동 부분들(210)의 각각에서 제 1 및 제 2 트랜지스터들(N11 및 N12)의 쌍을 구현하는 것과 함께, 임의의 위상 보상 기술들에 대한 요구 없이 이득 상태들에 걸쳐 본질적으로 낮은 위상 에러를 제공한다.
도 3a 및 도 3b는 본 개시의 몇몇 실시예들에 따라, 각각 P-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열(310) 및 입력 측 상에 구현된 교차-결합 스위칭 배열(230)을 가진 VGA(300)의 온 상태 및 오프 상태의 전기 회로도들을 제공한다. VGA(300)의 트랜지스터 배열(310)은 트랜지스터 배열(210)의 각각의 N-형 트랜지스터(즉, 제 1 및 제 2 부분들(210-1, 210-2)의 트랜지스터들(N0, N11, N12, 및 M1)가 트랜지스터 배열(310)에서의 P-형 트랜지스터(예컨대, PMOS 트랜지스터)(즉, 제 1 및 제 2 부분들(310-1, 3102)의 트랜지스터들(N0, N11, N12, 및 M1)은 P-형 트랜지스터들이다)로 대체된다는 점을 제외하고 VGA(200)의 트랜지스터 배열(210)과 유사하다. VGA(300)에서 사용된 교차-결합 스위칭 배열(220)은 제 1 및 제 2 동작 모드들에서 어떤 트랜지스터 단자들에 결합하도록 구성되는 한, VGA(200)에서 사용된 것과 대체로 동일하다.
도 3의 P-형 트랜지스터 실시예에서, 도 2를 참조하여 제공된 설명들은 N-형 및 P-형 트랜지스터들이 스와핑되며, 결과적으로 공급 및 전류 방향들이 반전된다는 점을 제외하고 VGA(300)에 적용 가능하다(즉, 접지(GND)에 결합되는 대신에, 제 1 및 제 2 부분들(210)의 각각에서 입력 트랜지스터들(M1)의 제 2 단자는 공급 전압(Vs)에 결합된다). "제 1/드레인 단자들", 제 2/방출기 단자들", 및 "제 3/이득 단자들"과 같은 지정들은 동일한 채로 있다. 도 2에 도시된 예시적인 N-형 FET들의 트랜지스터 단자들을 나타내는 참조 글자들(D, S, 및 G)은 또한 도 3에 도시된 예시적인 P-형 FET들 중 하나에 대해 예시된다. 간결함을 위해, 도 3의 상세한 설명은 그것이 상기 식별된 변화들을 제외하고, 도 2의 것과 대체로 유사하기 때문에 제공되지 않는다. 특히, 도 2와 유사하게, VGA(300)의 제 1 모드에서, 스위칭 배열(220)은 도 3a에 도시된 바와 같이, 제 1 부분(310-1)의 제 2 트랜지스터(N12)의 제 2 단자를 제 1 부분(310-1)과 연관된 차동 입력 단자(INP)에 결합하고 제 2 부분(310-2)의 제 2 트랜지스터(N12)의 제 2 단자를 제 2 부분(310-2)과 연관된 차동 입력 단자(INN)에 결합하도록 구성된다. 또한 도 2와 유사하게, VGA(300)의 제 2 모드에서, 스위칭 배열(220)은 도 3b에 도시된 바와 같이, 제 1 부분(310-1)의 제 2 트랜지스터(N12)의 제 2 단자를 제 2 부분(310-2)과 연관된 차동 입력 단자(INN)에 결합하고 제 2 부분(310-2)의 제 2 트랜지스터(N12)의 제 2 단자를 제 1 부분(310-1)과 연관된 차동 입력 단자(INP)에 결합하도록 구성된다.
도 4a 및 도 4b는 각각, 본 개시의 몇몇 실시예들에 따라, N-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열(210) 및 출력 측 상에 구현된 교차-결합 스위칭 배열(420)을 가진 VGA(400)의 온 상태 및 오프 상태의 전기 회로도들을 제공한다. VGA(400)의 트랜지스터 배열은 이하에서 설명된, 제 2 트랜지스터(N12)가 어떻게 결합되는지를 제외하고, VGA(200)에서 사용된 것과 유사할 수 있다. "제 1/드레인 단자들", "제 2/방출기 단자들", 및 "제 3/이득 단자들"과 같은 지정들은 동일한 채로 있다. 도 2에 도시된 예시적인 N-형 FET들의 트랜지스터 단자들을 나타내는 참조 글자들(D, S, 및 G)은 또한 도 4에 도시된 예시적인 N-형 FET들 중 하나에 대해 예시된다.
특히, VGA(400)의 온 및 오프 이득 상태들 모두에서, VGA(400)의 부분들(210)의 각각에 대해, 트랜지스터(N12)의 제 2 단자(예컨대, 소스 단자)는 트랜지스터들(N0 및 N11)의 각각의 제 2 단자에, 및 그러므로 입력 트랜지스터(M1)를 통해 부분의 각각의 차동 입력 단자에 결합된다. 따라서, VGA(400)에서, 제 1 부분(210-1)의 트랜지스터들(N0, N11, 및 N12)의 각각의 제 2 단자는 차동 입력 단자(INP)에 결합될 수 있는 반면, 제 2 부분(210-2)의 트랜지스터들(N0, N11, 및 N12)의 각각의 제 1 단자는 차동 입력 단자(INN)에 결합될 수 있다.
VGA(400)의 온 및 오프 상태들 간의 차이들은 부분들(210)의 각각에서 트랜지스터들(N12)의 제 1 단자들(예컨대, 드레인 단자들)의 결합 시 발생한다. 이를 위해, 스위칭 배열(420)은 제 1 모드(이하에서 설명되는 바와 같이, VGA(400)의 온 상태에 대응하는) 또는 제 2 모드(이하에서 설명되는 바와 같이, VGA(400)의 오프 상태에 대응하는)에서 부분들(210)의 제 2 트랜지스터들(N12)을 동작시키도록 구성된다.
VGA(400)의 제 1 모드에서, 스위칭 배열(420)은 도 4a에 도시된 바와 같이, 제 1 부분(210-1)의 제 2 트랜지스터(N12)의 제 1 단자를 제 1 부분(210-1)과 연관된 차동 출력 단자(OUTP)에 결합하고 제 2 부분(2102)의 제 2 트랜지스터(N12)의 제 1 단자를 제 2 부분(210-2)과 연관된 차동 출력 단자(OUTN)에 결합하도록 구성된다. 이러한 VGA(400)의 구성에서, 부분들(210)의 각각에 대해, 트랜지스터들(N11 및 N12)을 통한 전류들(예컨대, AC 전류들)은 동-위상을 더할 수 있으며, 그에 의해 로드(VGA(400)의 출력에, 예컨대 VGA(400)의 차동 출력 단자들에 결합될 수 있는)에서 총 전류를 증가시키고, 이득을 증가시키며, 그것이 어떻게 VGA(200)에 대해 설명되었는지와 유사하게, 출력 신호(IOUT)를 생성하기 위해 VGA(400)의 제 1 및 제 2 부분들(210-1, 210-2)의 트랜지스터들(N11 및 N12)의 이득 스텝 회로가 입력 신호(VIN)에 최대 이득을 인가하도록 허용할 수 있다. 따라서, VGA(200)와 유사하게, VGA(400)의 제 1 모드는 VGA(400)의 이득 스텝 회로의 온 상태에 대응한다.
VGA(400)의 제 2 모드에서, 스위칭 배열(420)은 도 4b에 도시된 바와 같이, 제 1 부분(210-1)의 제 2 트랜지스터(N12)의 제 1 단자를 제 2 부분(210-2)과 연관된 차동 출력 단자(OUTN)에 결합하고 제 2 부분(210-2)의 제 2 트랜지스터(N12)의 제 1 단자를 제 1 부분(210-1)과 연관된 차동 출력 단자(OUTP)에 결합하도록 구성된다. VGA(400)의 이러한 구성에서, 부분들(210)의 각각에 대해, 다른 부분으로부터 트랜지스터(N12)의 전류(예컨대, AC 전류들)는 부분의 트랜지스터들(N0 및 N11)을 통한 전류들로부터 감할 수 있으며, 그에 의해 부분의 총 전류를 감소시키고, 이득을 감소시키며, 그것이 VGA(200)에 대해 어떻게 설명되었는지와 유사하게, 출력 신호(IOUT)를 생성하기 위해 VGA(400)의 제 1 및 제 2 부분들(210-1, 210-2)의 트랜지스터들(N11 및 N12)의 이득 스텝 회로가 입력 신호(VIN)에 최소 이득을 인가하도록 허용할 수 있다. 따라서, VGA(200)와 유사하게, VGA(400)의 제 2 모드는 VGA(400)의 이득 스텝 회로의 오프 상태에 대응한다.
간결함을 위해, 도 4의 상세한 설명은 그것이 상기 식별된 변화들을 제외하고 도 2의 것과 대체로 유사하기 때문에 제공되지 않는다.
도 5a 및 도 5b는 본 개시의 몇몇 실시예들에 따라, 각각 P-형 트랜지스터들을 사용하여 구현된 트랜지스터 배열(310) 및 출력 측 상에 구현된 교차-결합 스위칭 배열(420)을 가진 VGA(500)의 온 상태 및 오프 상태의 전기 회로도들을 제공한다.
VGA(500)의 트랜지스터 배열(310)은 이하에서 설명된, 제 2 트랜지스터(N12)가 어떻게 결합되는지를 제외하고, VGA(300)의 트랜지스터 배열(310)과 유사할 수 있다. VGA(500)에서 사용된 교차-결합 스위칭 배열(420)은 제 1 및 제 2 동작 모드들에서 그것이 어떤 트랜지스터 단자들에 결합하도록 구성되는 한, VGA(400)에서 사용된 것과 대체로 동일할 수 있다. "제 1/드레인 단자들", "제 2/방출기 단자들", 및 "제 3/이득 단자들"과 같은 지정들은 도 5에서 다른 도면들에서와 동일한 채로 있다. 도 2에 도시된 예시적인 N-형 FET들의 트랜지스터 단자들을 나타내는, 참조 글자들(D, S, 및 G)은 또한 도 5에 도시된 예시적인 P-형 FET들 중 하나에 대해 예시된다.
특히, VGA(500)의 온 및 오프 이득 상태들 모두에서, VGA(500)의 부분들(310)의 각각에 대해, 트랜지스터(N12)의 제 2 단자(예컨대, 소스 단자)는 트랜지스터들(N0 및 N11)의 각각의 제 2 단자에 및 그러므로 입력 트랜지스터(M1)를 통해 부분의 각각의 차동 입력 단자에 결합된다. 따라서, VGA(500)에서, 제 1 부분(310-1)의 트랜지스터들(N0, N11, 및 N12)의 각각의 제 2 단자는 차동 입력 단자(INP)에 결합될 수 있는 반면, 제 2 부분(310-2)의 트랜지스터들(N0, N11, 및 N12)의 각각의 제 1 단자는 차동 입력 단자(INN)에 결합될 수 있다.
VGA(500)의 온 및 오프 상태들 간의 차이는 부분들(310)의 각각에서 트랜지스터들(N12)의 제 1 단자들(예컨대, 드레인 단자들)의 결합 시 발생한다. 이를 위해, 스위칭 배열(420)은 제 1 모드(이하에서 설명되는 바와 같이, VGA(500)의 온 상태에 대응하는) 또는 제 2 모드(이하에서 설명되는 바와 같이, VGA(500)의 오프 상태에 대응하는)에서 부분들(310)의 제 2 트랜지스터들(N12)을 동작시키도록 구성된다.
VGA(500)의 제 1 모드에서, 스위칭 배열(420)은 도 5a에 도시된 바와 같이, 제 1 부분(310-1)의 제 2 트랜지스터(N12)의 제 1 단자를 제 1 부분(310-1)과 연관된 차동 출력 단자(OUTP)에 결합하며 제 2 부분(310-2)의 제 2 트랜지스터(N12)의 제 1 단자를 제 2 부분(310-2)과 연관된 차동 출력 단자(OUTN)에 결합하도록 구성된다. VGA(500)의 이러한 구성에서, 부분들(310)의 각각에 대해, 그것이 VGA(400)에 대해 어떻게 설명되었는지와 유사하게, 트랜지스터들(N11 및 N12)을 통한 전류들(예컨대, AC 전류들)은 동-위상을 더하며, 그에 의해 로드(VGA(500)의 출력에, 예컨대 VGA(500)의 차동 출력 단자들에 결합될 수 있는)에서 총 전류를 증가시키고, 이득을 증가시키며, 출력 신호(IOUT)를 생성하기 위해 VGA(500)의 제 1 및 제 2 부분들(310-1, 310-2)의 트랜지스터들(N11 및 N12)의 이득 스텝 회로가 입력 신호(VIN)에 최대 이득을 인가하도록 허용할 수 있다. 따라서, VGA(400)와 유사하게, VGA(500)의 제 1 모드는 VGA(500)의 이득 스텝 회로의 온 상태에 대응한다.
VGA(500)의 제 2 모드에서, 스위칭 배열(420)은 도 5b에 도시된 바와 같이, 제 1 부분(310-1)의 제 2 트랜지스터(N12)의 제 1 단자를 제 2 부분(310-2)과 연관된 차동 출력 단자(OUTN)에 결합하고 제 2 부분(310-2)의 제 2 트랜지스터(N12)의 제 1 단자를 제 1 부분(310-1)과 연관된 차동 출력 단자(OUTP)에 결합하도록 구성된다. VGA(500)의 이러한 구성에서, 부분들(310)의 각각에 대해, 그것이 VGA(400)에 대해 어떻게 설명되었는지와 유사하게, 다른 부분으로부터 트랜지스터(N12)를 통한 전류(예컨대, AC 전류들)는 부분의 트랜지스터들(N0 및 N11)을 통한 전류들로부터 감하며, 그에 의해 부분의 총 전류를 감소시키고, 이득을 감소시키며, 출력 신호(IOUT)를 생성하기 위해 VGA(500)의 제 1 및 제 2 부분들(310-1, 310-2)의 트랜지스터들(N11 및 N12)의 이득 스텝 회로가 입력 신호(VIN)에 최소 이득을 인가하도록 허용할 수 있다. 따라서, VGA(400)와 유사하게, VGA(500)의 제 2 모드는 VGA(500)의 이득 스텝 회로의 오프 상태에 대응한다.
간결함을 위해, 도 5의 상세한 설명은 그것이 상기 식별된 변화들을 제외하고 식별된 이전 도면들의 것과 대체로 유사하기 때문에 제공되지 않는다.
도 6은 본 개시의 몇몇 실시예들에 따라, 다수의 이득 스텝 회로들(602-1 내지 602-K) 및 예시적인 교차-결합 스위칭 배열(620)을 가진 VGA(600)의 전기 회로도를 제공한다. 도 6에 도시된 예는 N-형 트랜지스터들이 트랜지스터 배열(210)에서 사용되며 스위칭 배열(620)이 입력 측 상에 구현된다는 점에서 도 2a 및 도 2b에 도시된 것과 유사하다. 따라서, 스위칭 배열(620)은 상기 설명된, 스위칭 배열(220)의 예시적인 구현예이다. 도 6에 도시된 바와 같이, K 이득 스텝 회로들(602)이 사용될 때(여기에서 K는 임의의 양의 정수일 수 있고, 예컨대, K는 1보다 클 수 있다), 각각의 이득 스텝 회로(602)는 트랜지스터 배열(210)의 차동 부분들의 각각에 대해 제 1 및 제 2 트랜지스터들(N11 및 N12)의 지정된 쌍을 포함한다(즉, 각각의 이득 스텝 회로(602)는 총 4개의 트랜지스터들을 포함할 수 있다). 트랜지스터들(N0 및 N11)은 그 후 본 출원에서 설명된 바와 같이, 이득 스텝 회로들(602)의 각각에 결합된다(다시 말해서, 다수의 이득 스텝 회로들(602) 간에 공유된다).
스위칭 배열(620)은 몇몇 실시예들에서, 이득 스텝 회로(602)당 4개의 스위치들의 세트가 제 1 모드(즉, 온 상태)에서 또는 제 2 모드(즉, 오프 상태)에서 동작하도록 각각의 이득 스텝 회로를 선택적으로 구성하기 위해 사용될 수 있다. 예를 들어, 스위칭 배열(620)에 대해, 이득 스텝 회로(602-1)는 차동 부분들(210-1, 210-2)의 각각에 대해 스위치(s1)가 닫히고 스위치(s2)가 열릴 때 제 1 모드에서 동작하도록 구성될 수 있다. 다른 한편으로, 이득 스텝 회로(602-1)는 차동 부분들(210-1, 210-2)의 각각에 대해 스위치(s1)가 열리고 스위치(s2)가 닫힐 때 제 2 모드에서 동작하도록 구성될 수 있다. 다른 실시예들에서, 다른 스위칭 배열들이 고려될 수 있으며, 모두는 본 개시의 범위 내에 있다.
예시적인 RF 디바이스들 및 시스템들
몇몇 실시예들에서, 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들은 무선 통신들에서 사용된 다양한 RF 디바이스들 및 시스템들에 포함될 수 있다. 단지 예시 목적들을 위해, 본 출원에서 설명된 교차-결합 스위칭 배열들을 가진 VGA들 중 임의의 것을 포함할 수 있는 하나의 예시적인 RF 디바이스가 도 7에 도시되고 이하에서 설명된다. 그러나, 일반적으로, 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들은 다른 디바이스들 및 시스템들에 포함될 수 있으며, 그 모두는 본 개시의 범위 내에 있다.
도 7은 본 개시의 몇몇 실시예들에 따른, 예시적인 RF 디바이스(2200), 예컨대, RF 트랜시버의 블록도이며, 여기에서 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들이 구현될 수 있다.
일반적으로, RF 디바이스(2200)는 대략 3 킬로헤르츠(kHz) 내지 대략 300 기가헤르츠(GHz)의 RF 범위에서 전자기파들의 형태로 신호들의 무선 송신 및/또는 수신을 지원할 수 있는 임의의 디바이스 또는 시스템일 수 있다. 몇몇 실시예들에서, RF 디바이스(2200)는, 예컨대, GSM, WCDMA, 또는 LTE와 같은, 임의의 적절한 셀룰러 무선 통신 기술의 기지국(BS) 또는 사용자 장비(UE) 디바이스에서, 무선 통신들을 위해 사용될 수 있다. 추가 예에서, RF 디바이스(2200)는 예컨대, 5G 무선과 같은 mm-파 무선 기술(즉, 예컨대 약 5 내지 15밀리미터 사이의 범위에 있는 파장들에 대응하는, 약 20 내지 60GHz 간의 범위에서의 주파수들을 가진, 고-주파수/단 파장 스펙트럼)의 BS 또는 UE 디바이스로서, 또는 그것에서 사용될 수 있다. 또 다른 예에서, RF 디바이스(2200)는 예컨대, 데스크탑, 랩탑, 비디오 게임 콘솔, 스마트폰, 태블릿, 스마트 TV, 디지털 오디오 플레이어, 자동차, 프린터 등과 같은 Wi-Fi-가능 디바이스에서, Wi-Fi 기술을 사용한(예컨대, 약 12cm의 파장에 대응하는, 2.4 GHz의 주파수 대역, 또는 약 5cm의 파장에 대응하는, 5.8 GHz 스펙트럼의 주파수 대역) 무선 통신들을 위해 사용될 수 있다. 몇몇 구현예들에서, Wi-Fi-가능 디바이스는, 예컨대, 다른 노드들과 데이터를 통신하도록 구성된 스마트 시스템, 예컨대 스마트 센서에서의 노드일 수 있다. 계속해서 또 다른 예에서, RF 디바이스(2200)는 블루투스 기술(예컨대, 약 12cm의 파장에 대응하는 약 2.4 내지 약 2.485 GHz의 주파수 대역)을 사용한 무선 통신들을 위해 사용될 수 있다. 다른 실시예들에서, RF 디바이스(2200)는 통신이 아닌 다른 목적들을 위해, 예컨대 자동차 레이더 시스템에서, 또는 MRI와 같은 의료용 애플리케이션들에서 RF 신호들을 송신하고 및/또는 수신하기 위해 사용될 수 있다.
다양한 실시예들에서, RF 디바이스(2200)는 셀룰러 네트워크에서 사용될 수 있는 주파수 할당들의 FDD 또는 시간-도메인 이중화(TDD) 변형들에 포함될 수 있다. FDD 시스템에서, 업링크(즉, UE 디바이스들로부터 BS로 송신된 RF 신호들) 및 다운링크(즉, BS에서 US 디바이스들로 송신된 RF 신호들)는 동시에 별개의 주파수 대역들을 사용할 수 있다. TDD 시스템에서, 업링크 및 다운링크는 동일한 주파수들을 상이한 시간들에 사용할 수 있다.
여러 구성요소들이 RF 디바이스(2200)에 포함되는 것으로 도 7에서 예시되지만, 이들 구성요소들 중 하나 이상은 애플리케이션에 적절하다면, 생략되거나 또는 중복될 수 있다. 예를 들어, 몇몇 실시예들에서, RF 디바이스(2200)는 RF 신호들의 무선 송신 및 수신 모두를 지원하는 RF 디바이스(예컨대, RF 트랜시버)일 수 있으며, 이 경우에 그것은 본 출원에서 송신(TX) 경로로 불리우는 것의 구성요소들 및 본 출원에서 수신(RX) 경로로 불리우는 것의 구성요소들 모두를 포함할 수 있다. 그러나, 다른 실시예들에서, RF 디바이스(2200)는 단지 무선 수신만을 지원하는 RF 디바이스(예컨대, RF 수신기)일 수 있으며, 이 경우에 그것은 RF 경로의 구성요소들만을 포함하고, TX 경로의 구성요소들을 포함하지 않을 수 있으며; 또는 RF 디바이스(2200)는 단지 무선 송신만을 지원하는 RF 디바이스(예컨대, RF 송신기)일 수 있으며, 이 경우에 그것은 TX 경로의 구성요소들을 포함하지만 RX 경로의 구성요소들을 포함하지 않을 수 있다.
몇몇 실시예들에서, RF 디바이스(2200)에 포함된 몇몇 또는 모든 구성요소들은 하나 이상의 마더보드들에 부착될 수 있다. 몇몇 실시예들에서, 몇몇 또는 모든 이들 구성요소들은 단일 다이 상에, 예컨대 단일 시스템 온 칩(SOC) 다이 상에 제작된다.
부가적으로, 다양한 실시예들에서, RF 디바이스(2200)는 도 7에 예시된 구성요소들 중 하나 이상을 포함하지 않을 수 있으며, RF 디바이스(2200)는 하나 이상의 구성요소들로의 결합을 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, RF 디바이스(2200)는 안테나(2202)를 포함하지 않을 수 있지만, 안테나(2202)가 결합될 수 있는 안테나 인터페이스 회로부(예컨대, 정합 회로부, 커넥터 및 구동기 회로부)를 포함할 수 있다. 또 다른 세트의 예들에서, RF 디바이스(2200)는 디지털 프로세싱 유닛(2208) 또는 LO(2206)를 포함하지 않을 수 있지만, 디지털 프로세싱 유닛(2208) 또는 LO(2206)가 결합될 수 있는 디바이스 인터페이스 회로부(예컨대, 커넥터들 및 지지 회로부)를 포함할 수 있다.
도 7에 도시된 바와 같이, RF 디바이스(2200)는 안테나(2202), 이중화기(2204)(예컨대, RF 디바이스(2200)가 FDD RF 디바이스인 경우, 그렇지 않다면, 이중화기(2204)는 생략될 수 있다), LO(2206), 디지털 프로세싱 유닛(2208)을 포함할 수 있다. 또한 도 7에 도시된 바와 같이, RF 디바이스(2200)는 RX 경로 증폭기(2212), RX 경로 프리-믹스 필터(2214), RX 경로 믹서(2216), RX 경로 포스트-믹스 필터(2218), 및 아날로그-디지털 변환기(ADC)(2220)를 포함할 수 있는 RX 경로를 포함할 수 있다. 도 7에서 추가로 도시되는 바와 같이, RF 디바이스(2200)는 TX 경로 증폭기(2222), TX 경로 포스트-믹스 필터(2224), TX 경로 믹서(2226), TX 경로 프리-믹스 필터(2228), 및 디지털-아날로그 변환기(DAC)(2230)를 포함할 수 있는 TX 경로를 포함할 수 있다. 더 나아가, RF 디바이스(2200)는 임피던스 튜너(2232), RF 스위치(2234), 및 제어 로직(2236)을 추가로 포함할 수 있다. 다양한 실시예들에서, RF 디바이스(2200)는 도 7에 도시된 구성요소들 중 임의의 것의 다수의 인스턴스들을 포함할 수 있다. 몇몇 실시예들에서, RX 경로 증폭기(2212), TX 경로 증폭기(2222), 이중화기(2204), 및 RF 스위치(2234)는 RF 디바이스(2200)의 RF 프론트-엔드(FE)를 형성하거나, 또는 그것의 일부인 것으로 고려될 수 있다. 몇몇 실시예들에서, RX 경로 증폭기(2212), TX 경로 증폭기(2222), 이중화기(2204), 및 RF 스위치(2234)는 RF 디바이스(2200)의 RF FE를 형성하거나, 또는 그것의 일부인 것으로 고려될 수 있다. 몇몇 실시예들에서, RX 경로 믹서(2216) 및 TX 경로 믹서(2226)(가능하게는 도 7에 도시된 그것들의 연관된 프리-믹스 및 포스트-믹스 필터들을 갖고)는 RF 디바이스(2200)의 RX 트랜시버(또는 단지 RX 경로 또는 TX 경로 구성요소들만이 각각 RV 디바이스(2200)에 포함된다면 RF 수신기 또는 RF 송신기의)를 형성하거나 또는 그것의 부분인 것으로 고려될 수 있다. 몇몇 실시예들에서, RF 디바이스(2200)는 제어 로직(2236), 예컨대 RF FE 제어 인터페이스로서 도 7에 도시된, 하나 이상의 제어 로직 요소들/회로들을 추가로 포함할 수 있다. 몇몇 실시예들에서, 제어 로직(2236)은 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들을 동작시키는 적어도 부분들을 제어하도록 구성될 수 있다. 예를 들어, 제어 로직(2236)은 주어진 시간에 어떤 이득 스텝 회로들이 온 상태에 있어야 하는지 및 어떤 게이트 스텝 회로들이 오프 상태에 있어야 하는지를 나타내기 위해 본 출원에서 설명된 바와 같이 교차-결합 스위치 배열들로 제어 신호들을 제공하도록 구성될 수 있다. 또 다른 예에서, 제어 로직(2236)은 개개의 이득 스텝 회로들을 온 상태에 또는 오프 상태에 두기 위해 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열들의 스위치들을 직접 제어하도록 구성될 수 있다. 몇몇 실시예들에서, 제어 로직(2236)은 RF 디바이스(2200) 내에서 다른 기능들의 제어를 수행하기 위해, 예컨대 복잡한 RF 시스템 환경의 제어를 강화하고, 엔벨로프 추적 기술들의 구현을 지원하고, 소산된 전력을 감소시키는 등을 위해 사용될 수 있다.
안테나(2202)는 임의의 무선 표준들 또는 프로토콜들, 예컨대 Wi-Fi, LTE, 또는 GSM, 뿐만 아니라 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들에 따라 RF 신호들을 무선으로 송신하고 및/또는 수신하도록 구성될 수 있다. RF 디바이스(2200)가 FDD 트랜시버인 경우, 안테나(2202)는 주파수들의 별개의, 즉 비-중첩 및 비-연속, 대역들에서, 예컨대, 서로 예컨대 20MHz의 간격을 가진 대역들에서 통신 신호들의 동시적 수신 및 송신을 위해 구성될 수 있다. RF 디바이스(2200)가 TDD 트랜시버인 경우, 안테나(2202)는 TX 및 RX 경로들에 대해 동일하거나 또는 중첩할 수 있는 주파수들의 대역들에서 통신 신호들의 순차적인 수신 및 송신을 위해 구성될 수 있다. 몇몇 실시예들에서 RF 디바이스(2200)는 다중-대역 RF 디바이스일 수 있으며, 그 경우에 안테나(2202)는 별개의 주파수 대역들에서 다수의 RF 구성요소들을 가진 신호들의 동시적 수신을 위해 구성되고 및/또는 별개의 주파수 대역들에서 다수의 RF 구성요소들을 가진 신호들의 동시적 송신을 위해 구성될 수 있다. 이러한 실시예들에서, 안테나(2202)는 단일 광대역 안테나 또는 복수의 대역-특정 안테나들(즉, 복수의 안테나들 각각은 주파수들의 특정 대역에서 신호들을 수신하고 및/또는 송신하도록 구성된다)일 수 있다. 다양한 실시예들에서, 안테나(2202)는 복수의 안테나 요소들, 예컨대 위상 안테나 어레이(즉, RF 신호들을 송신하고 수신하기 위해 복수의 안테나 요소들 및 위상 시프팅을 사용할 수 있는 통신 시스템 또는 안테나의 어레이)를 형성하는 복수의 안테나 요소들을 포함할 수 있다. 단일-안테나 시스템과 비교하여, 위상 안테나 어레이는 증가된 이득, 방향성 조향의 능력, 및 동시적 통신과 같은, 이점들을 제공할 수 있다. 몇몇 실시예들에서, RF 디바이스(2200)는 안테나 다이버시티를 구현하기 위해 하나 이상의 안테나(2202)를 포함할 수 있다. 몇몇 이러한 실시예들에서, RF 스위치(2234)는 상이한 안테나들 사이에서 스위칭하기 위해 배치될 수 있다.
안테나(2202)의 출력은 이중화기(2204)의 입력에 결합될 수 있다. 이중화기(2204)는 이중화기(2204)와 안테나(2202) 사이에서의 단일 경로를 통해 양방향 통신을 허용하기 위해 다수의 신호들을 필터링하기 위해 구성된 임의의 적절한 구성요소일 수 있다. 이중화기(2204)는 RX 신호들을 RF 디바이스(2200)의 RX 경로로 제공하기 위해서 및 RF 디바이스(2200)의 TX 경로로부터 TX 신호들을 수신하기 위해 구성될 수 있다.
RF 디바이스(2200)는 안테나(2202)에 의해 수신된 RF 신호들의 하향변환 및/또는 안테나(2202)에 의해 송신될 신호들의 상향변환을 위해 사용될 수 있는 LO 신호들을 제공하도록 구성된, 하나 이상의 LO들(2206)을 포함할 수 있다.
RF 디바이스(2200)는 하나 이상의 프로세싱 디바이스들을 포함할 수 있는, 디지털 프로세싱 유닛(2208)을 포함할 수 있다. 디지털 프로세싱 유닛(2208)은 RX 및/또는 TX 신호들의 디지털 프로세싱에 관련된 다양한 기능들을 수행하도록 구성될 수 있다. 이러한 기능들의 예들은, 이에 제한되지 않지만, 데시메이션/다운샘플링, 에러 정정, 디지털 하향변환 또는 상향변환, DC 오프셋 소거, 자동 이득 제어 등을 포함한다. 도 7에 도시되지 않지만, 몇몇 실시예들에서, RF 디바이스(2200)는 디지털 프로세싱 유닛(2208)과 협력하도록 구성된, 메모리 디바이스를 추가로 포함할 수 있다.
RF 디바이스(2200)에 포함될 수 있는 RX 경로의 세부사항들로 가면, 몇몇 실시예들에서, RX 경로 증폭기(2212)는 LNA를 포함할 수 있다. 몇몇 실시예들에서, RX 경로 증폭기(2212)는 본 개시의 임의의 실시예들에 따른 교차-결합 스위칭 배열을 가진 VGA를 포함할 수 있다. RX 경로 증폭기(2212)의 입력은 예컨대, 이중화기(2204)를 통해, 안테나(2202)의 안테나 포트(도시되지 않음)에 결합될 수 있다. RX 경로 증폭기(2212)는 안테나(2202)에 의해 수신된 RF 신호들을 증폭할 수 있다.
RX 경로 증폭기(2212)의 출력은 RX 경로 증폭기(2212)에 의해 증폭되어 온 수신된 RF 신호들을 필터링하도록 구성된, 고조파 또는 대역-통과(예컨대, 저역-통과) 필터일 수 있는, RX 경로 프리-믹스 필터(2214)의 입력에 결합될 수 있다.
RX 경로 프리-믹스 필터(2214)의 출력은 또한, 하향변환기로서 불리우는, RX 경로 믹서(2216)의 입력에 결합될 수 있다. RX 경로 믹서(2216)는 두 개의 입력들 및 하나의 출력을 포함할 수 있다. 제 1 입력은 안테나(2202)에 의해 수신된 신호들을 나타내는, 전류 신호들일 수 있는, RX 신호들을 수신하도록 구성될 수 있다(예컨대, 제 1 입력이 RX 경로 프리-믹스 필터(2214)의 출력을 수신할 수 있다). 제 2 입력은 국소 발진기들(2206) 중 하나로부터 LO 신호들을 수신하도록 구성될 수 있다. RX 경로 믹서(2216)는 그 후 RX 경로 믹서(2216)의 출력에서 제공된, 하향변환된 RX 신호를 생성하기 위해 그것의 두 개의 입력들에서 수신된 신호들을 믹싱할 수 있다. 본 출원에서 사용된 바와 같이, 하향변환은 하위 주파수의 신호를 생성하기 위해 LO 신호와 수신된 RF 신호를 믹싱하는 프로세스를 나타낸다. 특히, TX 경로 믹서(예컨대, 하향변환기)(2216)는 두 개의 입력 주파수들이 두 개의 입력 포트들에서 제공될 때 출력 포트에서 합계 및/또는 차이 주파수를 생성하도록 구성될 수 있다. 몇몇 실시예들에서, RF 디바이스(2200)는, 또한 호모다인, 싱크로다인, 또는 제로-IF 수신기로서 알려진, 직접-변환 수신기(DCR)를 구현할 수 있으며, 그 경우에 RX 경로 믹서(2216)는 그 주파수가 라디오 신호의 캐리어 주파수와 동일하거나, 또는 매우 가까운 LO 신호들을 사용하여 인입 라디오 신호들을 복조하도록 구성될 수 있다. 다른 실시예들에서, RF 디바이스(2200)는 중간 주파수(IF)로의 하향변환을 이용할 수 있다. IF들은 슈퍼헤테로다인 라디오 수신기들에서 사용될 수 있으며, 여기에서 수신된 RF 신호는 수신된 신호에서 정보의 최종 검출이 행해지기 전에 IF로 시프트된다. IF로의 변환은 여러 이유들로 유용할 수 있다. 예를 들어, 필터들의 여러 스테이지들이 사용될 때, 그것들은 모두 고정 주파수로 설정될 수 있어서, 구축하고 튜닝하는 것을 더 용이하게 만들 수 있다. 몇몇 실시예들에서, RX 경로 믹서(2216)는 IF 변환의 여러 이러한 스테이지들을 포함할 수 있다.
단일 RX 경로 믹서(2216)가 도 7의 RX 경로에서 도시되지만, 몇몇 실시예들에서, RX 경로 믹서(2216)는 직교 하향변환기로서 구현될 수 있으며, 그 경우에 그것은 제 1 RX 경로 믹서 및 제 2 RX 경로 믹서를 포함할 것이다. 제 1 RX 경로 믹서는 안테나(2202)에 의해 수신된 RX 신호 및 LO(2206)에 의해 제공된 LO 신호의 동-위상 구성요소를 믹싱함으로써 동-위상(I) 하향변환된 RX 신호를 생성하기 위해 하향변환을 수행하기 위해 구성될 수 있다. 제 2 RX 경로 믹서는 안테나(2202)에 의해 수신된 RX 신호 및 LO(2206)에 의해 제공된 LO 신호의 직교 구성요소를 믹싱함으로써 직교(Q) 하향변환된 RX 신호를 생성하기 위해 하향변환을 수행하기 위해 구성될 수 있다(직교 구성요소는 90도만큼 LO 신호의 동-위상 구성요소로부터, 위상이 오프셋되는 구성요소이다). 제 1 RX 경로 믹서의 출력은 I-신호 경로로 제공될 수 있으며, 제 2 RX 경로 믹서의 출력은 I-신호 경로와 대체로 90도 역 위상일 수 있는, Q-신호 경로로 제공될 수 있다.
RX 경로 믹서(2216)의 출력은 선택적으로, 저역-통과 필터들일 수 있는, RX 경로 포스트-믹스 필터(2218)에 결합될 수 있다. RX 경로 믹서(2216)가 상기 설명된 바와 같이 제 1 및 제 2 믹서들을 구현하는 직교 믹서인 경우에, 각각 제 1 및 제 2 믹서들의 출력들에 제공된 동-위상 및 직교 구성요소들은 필터(2218)에 포함된 각각의 개개의 제 1 및 제 2 RX 경로 포스트-믹스 필터들에 결합될 수 있다.
ADC(2220)는 RX 경로 믹서(2216)로부터의 믹싱된 RX 신호들을 아날로그에서 디지털 도메인으로 변환하도록 구성될 수 있다. ADC(2220)는 RX 경로 직교 믹서(2216)처럼, 동-위상 및 직교 구성요소들에서 분리된 하향변환된 RX 경로 신호들을 디지털화하도록 구성된, 두 개의 ADC들을 포함할 수 있는 직교 ADC일 수 있다. ADC(2220)의 출력은 RX 신호들에서 인코딩된 정보가 추출될 수 있도록 RX 신호들의 디지털 프로세싱에 관련된 다양한 기능들을 수행하도록 구성된, 디지털 프로세싱 유닛(2208)으로 제공될 수 있다.
RF 디바이스(2200)에 포함될 수 있는 TX 경로의 세부사항들로 가면, 안테나(2202)에 의해 나중에 송신될 디지털 신호(TX 신호)는 디지털 프로세싱 유닛(2208)으로부터, DAC(2230)로 제공될 수 있다. ADC(2220)처럼, DAC(2230)는 각각, 디지털 I- 및 Q-경로 TX 신호 구성요소들을 아날로그 형태로 변환하도록 구성된, 두 개의 DAC들을 포함할 수 있다.
선택적으로, DAC(2230)의 출력은 DAC(2230)에 의해 출력된 아날로그 TX 신호들로부터, 원하는 대역 밖에 있는 신호 구성요소들을 걸러내도록 구성된, 대역-통과(예컨대, 저역-통과) 필터(또는 대역-통과, 예컨대 직교 프로세싱의 경우에, 대역-통과, 예컨대 저역-통과, 필터들의 쌍)일 수 있는, TX 경로 프리-믹스 필터(2228)에 결합될 수 있다. 디지털 TX 신호들은 그 후, 또한 상향변환기로서 불리울 수 있는, TX 경로 믹서(2226)로 제공될 수 있다. RX 경로 믹서(2216)처럼, TX 경로 믹서(2226)는 동-위상 및 직교 구성요소 믹싱을 위한, TX 경로 믹서들의 쌍을 포함할 수 있다. RX 경로에 포함될 수 있는 제 1 및 제 2 RX 경로 믹서들처럼, TX 경로 믹서(2226)의 TX 경로 믹서들의 각각은 두 개의 입력들 및 하나의 출력을 포함할 수 있다. 제 1 입력은 각각의 DAC(2230)에 의해 아날로그 형태로 변환된, TX 신호 구성요소들을 수신할 수 있으며, 이것은 송신될 RF 신호들을 생성하기 위해 상향변환될 것이다. 제 1 TX 경로 믹서는 LO(2206)로부터 제공된 TX 경로 LO 신호의 동-위상 구성요소와 DAC(2230)에 의해 아날로그 형태로 변환된 TX 신호 구성요소를 믹싱함으로써 동-위상(I) 상향변환된 신호를 생성할 수 있다(다양한 실시예들에서, LO(2206)는 복수의 상이한 국소 발진기들을 포함하거나 또는 RX 경로에서의 믹서(2216) 및 TX 경로에서의 믹서(2226)를 위해 상이한 국소 발진기 주파수들을 제공하도록 구성될 수 있다). 제 2 TX 경로 믹서는 TX 경로 국소 발진기 신호의 직교 구성요소와 DAC(2230)에 의해 아날로그 형태로 변환된 TX 신호 구성요소를 믹싱함으로써 직교 위상(Q) 상향변환된 신호를 생성할 수 있다. 제 2 TX 경로 믹서의 출력은 실제 RF 신호를 생성하기 위해 제 1 TX 경로 믹서의 출력에 부가될 수 있다. TX 경로 믹서들의 각각의 제 2 입력은 국소 발진기(2206)에 결합될 수 있다.
선택적으로, RF 디바이스(2200)는 TX 경로 믹서(2226)의 출력을 필터링하도록 구성된, TX 경로 포스트-믹스 필터(2224)를 포함할 수 있다.
몇몇 실시예들에서, TX 경로 증폭기(2222)는 하나 이상의 PA들, 예컨대 PA들(332)의 어레이(330)를 포함할 수 있다. 몇몇 실시예들에서, TX 경로 증폭기(2222)는 본 개시의 임의의 실시예들에 따른 교차-결합 스위칭 배열을 가진 VGA를 포함할 수 있다.
다양한 실시예들에서, RX 경로 프리-믹스 필터(2214), RX 경로 포스트-믹스 필터(2218), TX 포스트-믹스 필터(2224), 및 TX 프리-믹스 필터(2228) 중 임의의 것은 RF 필터들로서 구현될 수 있다. 몇몇 실시예들에서, RF 필터는 복수의 RF 필터들, 또는 필터 뱅크로서 구현될 수 있다. 필터 뱅크는, 필터 뱅크의 원하는 필터링 특성들을 달성하기 위해(즉, 필터 뱅크를 프로그램하기 위해) 복수의 RF 필터들 중 임의의 것을 온 및 오프로 선택적으로 스위칭(예컨대, 복수의 RF 필터들 중 임의의 것을 활성화)하도로 구성된, 스위치, 예컨대 RF 스위치(2234)에 결합될 수 있는 복수의 RF 필터들을 포함할 수 있다. 예를 들어, 이러한 필터 뱅크는 RF 디바이스(2200)가 BS이거나 또는, BS에, 또는 UE 디바이스에 포함될 때 상이한 RF 주파수 범위들 사이에서 스위칭하기 위해 사용될 수 있다. 또 다른 예에서 이러한 필터 뱅크는 상이한 이중화 거리들에 대한 TX 누설을 억제하도록 프로그램 가능할 수 있다.
임피던스 튜너(2232)는 RF 디바이스(2200)에서 신호 손실들을 최소화하기 위해 상이한 RF 회로부들의 입력 및 출력 임피던스들을 정합하도록 구성된, 임의의 적절한 회로부를 포함할 수 있다. 예를 들어, 임피던스 튜너(2232)는 안테나 임피던스 튜너를 포함할 수 있다. 안테나(2202)의 임피던스를 튜닝할 수 있는 것은 안테나의 임피던스가 RF 디바이스(2200)가 있는 환경의 함수인, 예컨대 안테나의 임피던스가 예컨대, 안테나가 손에서 유지되는지, 차 지붕에 위치되는지 등에 의존하여 변하기 때문에 특히 유리할 수 있다.
상기 설명된 바와 같이, RF 스위치(2234)는 예컨대, RF 디바이스(2200)의 원하는 거동 및 특성들을 달성하기 위해, 도 7에 도시된 구성요소들 중 임의의 것의 복수의 인스턴스들 사이에서 선택적으로 스위칭하기 위해, 송신 경로들을 통해 고-주파수 신호들을 라우팅하도록 구성된 디바이스일 수 있다. 예를 들어, 몇몇 실시예들에서, RF 스위치는 상이한 안테나들(2202) 사이에서 스위칭하기 위해 사용될 수 있다. 다른 실시예들에서, RF 스위치는 RF 디바이스(2200)의 복수의 RF 필터들 사이에서 스위칭하기 위해(예컨대, RF 필터들을 선택적으로 스위치 온 및 오프함으로써) 사용될 수 있다. 통상적으로, RF 시스템은 복수의 이러한 RF 스위치들을 포함할 것이다.
RF 디바이스(2200)는 단순화된 버전을 제공하며, 추가 실시예들에서, 도 7에 구체적으로 도시되지 않은 다른 구성요소들이 포함될 수 있다. 예를 들어, RF 디바이스(2200)의 RX 경로는 RX 경로 믹서(2216)와 ADC(2220) 사이에 전류-대-전압 증폭기를 포함할 수 있으며, 이것은 하향변환된 신호들을 증폭하고 이것을 전압 신호들을 변환하도록 구성될 수 있다. 또 다른 예에서, RF 디바이스(2200)의 RX 경로는 밸런싱된 신호들을 생성하기 위한 발룬(balun) 변압기를 포함할 수 있다. 또 다른 예에서, RF 디바이스(2200)는, 기준 클록 신호를 생성하고 그 후 ADC(2220), DAC(2230)의 동작을 타이밍하기 위해 사용되며, 및/또는 또한 RX 경로 또는 TX 경로에서 사용될 국소 발진기 신호들을 생성하기 위해 국소 발진기(2206)에 의해 사용될 수 있는 상이한 클록 신호를 생성하기 위해 그것을 사용하도록 구성된, 클록 발생기를 추가로 포함할 수 있으며, 이것은 예컨대 적절한 위상-잠금 루프(PLL)를 포함할 수 있다.
예시적인 데이터 프로세싱 시스템
도 8은 본 개시의 몇몇 실시예들에 따라, 본 출원에서 설명된 바와 같이, 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들의 동작을 제어하도록 구성될 수 있는 예시적인 데이터 프로세싱 시스템(2300)을 예시한 블록도를 제공한다. 예를 들어, 데이터 프로세싱 시스템(2300)은 도 1 내지 도 7을 참조하여 설명된 바와 같이 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들을 동작시키는 부분들을 구현하거나 또는 제어하도록 구성될 수 있다. 몇몇 실시예들에서, 데이터 프로세싱 시스템(2300)은 도 7에 도시된, 제어 로직(2236)의 적어도 부분들을 구현하도록 구성될 수 있다.
도 8에 도시된 바와 같이, 데이터 프로세싱 시스템(2300)은 시스템 버스(2306)를 통해 메모리 요소들(2304)에 결합된, 적어도 하나의 프로세서(2302), 예컨대, 하드웨어 프로세서(2302)를 포함할 수 있다. 이와 같이, 데이터 프로세싱 시스템은 메모리 요소들(2304) 내에 프로그램 코드를 저장할 수 있다. 뿐만 아니라, 프로세서(2302)는 시스템 버스(2306)를 통해 메모리 요소들(2304)로부터 액세스된 프로그램 코드를 실행할 수 있다. 일 양상에서, 데이터 프로세싱 시스템은 프로그램 코드를 저장하고 및/또는 실행하는데 적합한 컴퓨터로서 구현될 수 있다. 그러나, 데이터 프로세싱 시스템(2300)은 본 개시 내에서 설명된 기능들을 수행할 수 있는 프로세서 및 메모리를 포함한 임의의 시스템의 형태로 구현될 수 있다는 것이 이해되어야 한다.
몇몇 실시예들에서, 프로세서(2302)는 본 개시에서 논의된 바와 같이 활동들, 특히 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들을 동작시키는 것에 관련된 활동들을 수행하기 위해 소프트웨어 또는 알고리즘을 실행할 수 있다. 프로세서(2302)는 비-제한적인 예로서, 마이크로프로세서, 디지털 신호 프로세서(DSP), 필드-프로그램 가능한 게이트 어레이(FPGA), 프로그램 가능한 로직 어레이(PLA), 애플리케이션 특정 집적 회로(IC)(ASIC), 또는 가상 기계 프로세서를 포함한, 프로그램 가능한 로직을 제공하는 하드웨어, 소프트웨어, 또는 펌웨어의 임의의 조합을 포함할 수 있다. 프로세서(2302)는 예를 들어, 직접-메모리 액세스(DMA) 구성으로, 메모리 요소(2304)에 통신적으로 결합될 수 있으며, 따라서 프로세서(2302)는 메모리 요소들(2304)로부터 판독하거나 또는 그것으로 기록할 수 있다.
일반적으로, 메모리 요소들(2304)은 이중 데이터 레이트(DDR) 랜덤 액세스 메모리(RAM), 동기식 RAM(SRAM), 동적 RAM(DRAM), 플래시, 판독-전용 메모리(ROM), 광학 미디어, 가상 메모리 영역들, 자기 또는 테이프 메모리, 또는 임의의 다른 적절한 기술을 포함한, 임의의 적절한 휘발성 또는 비-휘발성 메모리 기술을 포함할 수 있다. 달리 특정되지 않는다면, 본 출원에서 논의된 메모리 요소들 중 임의의 것은 광범위한 용어 "메모리" 내에 포함되는 것으로 해석되어야 한다. 측정되고, 프로세싱되고, 추적되거나 또는 데이터 프로세싱 시스템(2300)의 구성요소들 중 임의의 것으로 전송되는 정보는 임의의 데이터베이스, 레지스터, 제어 리스트, 캐시, 또는 저장 구조에서 제공될 수 있으며, 그 모두는 임의의 적절한 시간프레임에서 참조될 수 있다. 임의의 이러한 저장 옵션들은 본 출원에서 사용된 바와 같이 광범위한 용어 "메모리" 내에 포함될 수 있다. 유사하게, 본 출원에서 설명된 잠재적인 프로세싱 요소들, 모듈들, 및 기계들 중 임의의 것은 광범위한 용어 "프로세서" 내에 포함되는 것으로 해석되어야 한다. 본 도면들에 도시된 요소들의 각각, 예컨대 도 1 내지 도 7에 도시된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들을 예시한 임의의 요소들은 또한 그것들이 예컨대, 데이터 프로세싱 시스템(2300)과 통신할 수 있도록 네트워크 환경에서 데이터 또는 정보를 수신하고, 송신하며, 및/또는 그 외 전달하기 위한 적절한 인터페이스들을 포함할 수 있다.
특정한 예시적인 구현예들에서, 본 출원에서 개괄된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들을 동작시키는 메커니즘들은 비-일시적 미디어를 포괄할 수 있는, 하나 이상의 유형의 미디어에 인코딩된 로직, 예컨대 ASIC에, DSP 지시들에 인코딩된 내장된 로직, 프로세서, 또는 다른 유사한 기계 등에 의해 실행될 소프트웨어(잠재적으로 오브젝트 코드 및 소스 코드를 포함하는)에 의해 구현될 수 있다. 이들 인스턴스들 중 일부에서, 예컨대, 도 8에 도시된 메모리 요소들(2304)과 같은, 메모리 요소들은 본 출원에서 설명된 동작들을 위해 사용된 데이터 또는 정보를 저장할 수 있다. 이것은 본 출원에서 설명된 활동들을 실행하기 위해 실행되는 소프트웨어, 로직, 코드, 또는 프로세서 지시들을 저장할 수 있는 메모리 요소들을 포함한다. 프로세서는 본 출원에서 상세하게 설명된 동작들을 달성하기 위해 데이터 또는 정보와 연관된 임의의 유형의 지시들을 실행할 수 있다. 일 예에서, 예컨대, 도 8에 도시된 프로세서(2302)와 같은, 프로세서들은 요소 또는 물품(예컨대, 데이터)을 하나의 상태 또는 사물에서 또 다른 상태 또는 사물로 변환할 수 있다. 또 다른 예에서, 본 출원에서 개괄된 활동들은 고정 로직 또는 프로그램 가능한 로직(예컨대, 프로세서에 의해 실행된 소프트웨어/컴퓨터 지시들)을 갖고 구현될 수 있으며 본 출원에서 식별된 요소들은 몇몇 유형의 프로그램 가능한 프로세서, 프로그램 가능한 디지털 로직(예컨대, FPGA, DSP, 삭제 가능한 프로그램 가능 판독-전용 메모리(EPROM), 전기적으로 삭제 가능한 프로그램 가능 판독-전용 메모리(EEPROM)) 또는 디지털 로직, 소프트웨어, 코드, 전자 지시들, 또는 그것의 임의의 적절한 조합을 포함하는 ASIC일 수 있다.
메모리 요소들(2304)은 예를 들어, 로컬 메모리(2308) 및 하나 이상의 대용량 저장 디바이스들(2310)과 같은 하나 이상의 물리 메모리 디바이스들을 포함할 수 있다. 로컬 메모리는 일반적으로 프로그램 코드의 실제 실행 동안 사용된 RAM 또는 다른 비-영구적 메모리 디바이스(들)를 나타낼 수 있다. 대용량 저장 디바이스는 하드 드라이브 또는 다른 영구적 데이터 저장 디바이스로서 구현될 수 있다. 프로세싱 시스템(2300)은 또한 프로그램 코드가 실행 동안 대용량 저장 디바이스(2310)로부터 검색되어야 하는 횟수들을 감소시키기 위해 적어도 몇몇 프로그램 코드의 일시적 저장을 제공하는 하나 이상의 캐시 메모리들(도시되지 않음)을 포함할 수 있다.
도 8에 도시된 바와 같이, 메모리 요소들(2304)은 애플리케이션(2318)을 저장할 수 있다. 다양한 실시예들에서, 애플리케이션(2318)은 로컬 메모리(2308), 하나 이상의 대용량 저장 디바이스들(2310)에, 또는 로컬 메모리 및 대용량 저장 디바이스들로부터 떨어져 저장될 수 있다. 데이터 프로세싱 시스템(2300)은 애플리케이션(2318)의 실행을 가능하게 할 수 있는 운영 시스템(도 8에 도시되지 않음)을 추가로 실행할 수 있다는 것이 이해되어야 한다. 실행 가능한 프로그램 코드의 형태로 구현되는, 애플리케이션(2318)은 데이터 프로세싱 시스템(2300)에 의해, 예컨대 프로세서(2302)에 의해 실행될 수 있다. 애플리케이션을 실행하는 것에 응답하여, 데이터 프로세싱 시스템(2300)은 본 출원에서 설명된 하나 이상의 동작들 또는 방법 단계들을 수행하도록 구성될 수 있다.
입력 디바이스(2312) 및 출력 디바이스(2314)로서 묘사된 입력/출력(I/O) 디바이스들은, 선택적으로 데이터 프로세싱 시스템에 결합될 수 있다. 입력 디바이스들의 예들은, 이에 제한되지 않지만, 키보드, 마우스와 같은 포인팅 디바이스 등을 포함할 수 있다. 출력 디바이스들의 예들은, 이에 제한되지 않지만, 모니터 또는 디스플레이, 스피커들 등을 포함할 수 있다. 몇몇 실시예들에서, 출력 디바이스(2314)는 플라즈마 디스플레이, 액정 디스플레이(LCD), 유기 발광 다이오드(OLED) 디스플레이, 전계발광(EL) 디스플레이와 같은 임의의 유형의 스크린 디스플레이, 또는 다이얼, 바로미터, 또는 LED들과 같은 임의의 다른 표시자일 수 있다. 몇몇 구현예들에서, 시스템은 출력 디바이스(2314)를 위한 구동기(도시되지 않음)를 포함할 수 있다. 입력 및/또는 출력 디바이스들(2312, 2314)은 직접 또는 매개 I/O 제어기들을 통해 데이터 프로세싱 시스템에 결합될 수 있다.
실시예에서, 입력 및 출력 디바이스들은 조합된 입력/출력 디바이스(도 8에서 입력 디바이스(2312) 및 출력 디바이스(2314)를 둘러싼 파선으로 예시된)로서 구현될 수 있다. 이러한 조합된 디바이스의 예는, 또한 때때로 "터치 스크린 디스플레이" 또는 간단히 "터치 스크린"으로 불리우는, 터치 민감형 디스플레이이다. 이러한 실시예에서, 디바이스로의 입력은 터치 스크린 디스플레이상에서 또는 그 가까이에서, 스타일러스 또는 사용자의 손가락과 같은, 물리적 오브젝트의 움직임에 의해 제공될 수 있다.
네트워크 어댑터(2316)는 또한, 선택적으로, 매개 사설 또는 공중 네트워크들을 통해, 다른 시스템들, 컴퓨터 시스템들, 원격 네트워크 디바이스들, 및/또는 원격 저장 디바이스들에 결합될 수 있게 하기 위해 데이터 프로세싱 시스템에 결합될 수 있다. 네트워크 어댑터는 상기 시스템들, 디바이스들 및/또는 네트워크들에 의해 데이터 프로세싱 시스템(2300)으로 송신되는 데이터를 수신하기 위한 데이터 수신기, 및 데이터 프로세싱 시스템(2300)으로부터 상기 시스템들, 디바이스들 및/또는 네트워크들로 데이터를 송신하기 위한 데이터 송신기를 포함할 수 있다. 모뎀들, 케이블 모뎀들, 및 이더넷 카드들은 데이터 프로세싱 시스템(2300)과 함께 사용될 수 있는 상이한 유형들의 네트워크 어댑터의 예들이다.
선택 예들
다음의 단락들은 본 출원에서 개시된 실시예들의 다양한 예들을 제공한다.
예 1은 차동 입력 신호를 수신하며 상기 차동 입력 신호 및 원하는 이득에 기초하여 출력 신호를 생성하도록 구성된 VGA를 제공한다. 상기 VGA는 복수의 트랜지스터들을 포함한 트랜지스터 배열로서, 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 갖는, 상기 트랜지스터 배열; 및 스위칭 배열을 포함하며, 상기 트랜지스터 배열은 제 1 부분 및 제 2 부분(예컨대, 차동 회로의 양(P) 및 음(N) 측들)을 포함하고, 각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의(즉, 상이한) 차동 입력 단자와 연관된다(예컨대, 그것에 결합되거나, 또는 그것을 가진다)(예컨대, 제 1 부분은 본 출원에서 설명된, 차동 입력 단자(INP)에 결합되며, 제 1 차동 입력 신호(예컨대, 트랜지스터 배열에 대한 바이어스 전압(VB)과 입력 전압 신호(VIN)의 합에 기초하는 전압 신호(VINP), 예컨대 VINP = VB + VIN)를 수신하도록 구성되는 반면, 제 2 부분은 본 출원에서 설명된, 차동 입력 단자(INN)에 결합되며, 제 2 차동 입력 신호(예컨대, 트랜지스터 배열에 대한 바이어스 전압(VB)과 입력 신호 전압(VIN) 간의 차이에 기초하는 전압 신호(VINN), 예컨대 VINN = VB - VIN)를 수신하도록 구성된다. 더욱이, 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에서 제 1 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(N11)) 및 제 2 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(N12))를 포함한다. 더 나아가, 스위칭 배열은 제 1 모드에서 또는 제 2 모드에서 각각의 부분의 제 1 및 제 2 트랜지스터들을 동작시키도록 구성되며, 여기에서 제 1 모드에서, 제 1 부분의 제 2 트랜지스터의 제 2 단자는 제 1 부분과 연관된 차동 입력 단자에 결합되며 제 2 부분의 제 2 트랜지스터의 제 2 단자는 제 2 부분과 연관된 차동 입력 단자에 결합되고, 제 2 모드에서, 제 1 부분의 제 2 트랜지스터의 제 2 단자는 제 2 부분과 연관된 차동 입력 단자에 결합되며 제 2 부분의 제 2 트랜지스터의 제 2 단자는 제 1 부분과 연관된 차동 입력 단자에 결합된다.
예 2는 예 1에 따른 VGA를 제공하며, 여기에서 각각의 부분은 각각의 차동 출력 신호를 제공하기 위한 각각의 차동 출력 단자와 연관되며(예컨대, 본 출원에서 설명된, 제 1 부분은 차동 출력 단자(OUTP)에 결합되지만, 제 2 부분은 차동 출력 단자(OUTN)에 결합된다), 각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각의 제1 단자는 상기 부분과 연관된 차동 출력 단자에 결합되며, 상기 부분의 제 1 트랜지스터의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합된다.
예 3은 예 1 또는 예 2에 따른 VGA를 제공하며, 여기에서 상기 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에서 입력 트랜지스터(예컨대, 본 출원에서 설명된 트랜지스터(M1))를 포함하며, 각각의 부분에 대해, 상기 부분의 제 1 트랜지스터의 제 2 단자는 상기 부분의 입력 트랜지스터를 통해 상기 부분과 연관된 차동 입력 단자에 결합되고, 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 1 부분의 입력 트랜지스터를 통해 제 1 부분과 연관된 차동 입력 단자에 결합되며, 제 2 부분의 제 2 트랜지스터의 제 2 단자는 제 2 부분의 입력 트랜지스터를 통해 제 2 부분과 연관된 차동 입력 단자에 결합되고, 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 2 단자는 제 2 부분의 입력 트랜지스터를 통해 제 2 부분과 연관된 차동 입력 단자에 결합되며 제 2 부분의 제 2 트랜지스터의 제 2 단자는 제 1 부분의 입력 트랜지스터를 통해 제 1 부분과 연관된 차동 입력 단자에 결합된다.
예 4는 예 1 내지 예 3 중 어느 하나에 따른 VGA를 제공하며, 여기에서 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에서 입력 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(M1))를 포함하며, 각각의 부분에 대해, 상기 부분의 제 1 트랜지스터의 제 2 단자는 상기 부분의 입력 트랜지스터의 제 1 단자에 결합되는 상기 부분의 제 1 트랜지스터의 제 2 단자 및 상기 부분과 연관된 차동 입력 단자에 결합되는 상기 부분의 입력 트랜지스터의 제 3 단자에 의해 상기 부분과 연관된 차동 입력 단자에 결합된다. 상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 1 부분의 입력 트랜지스터의 제 1 단자에 결합되는 제 1 부분의 제 2 트랜지스터의 제 2 단자 및 상기 제 1 부분과 연관된 차동 입력 단자에 결합되는 제 1 부분의 입력 트랜지스터의 제 3 단자에 의해 제 1 부분과 연관된 차동 입력 단자에 결합되며, 제 2 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 2 부분의 입력 트랜지스터의 제 1 단자에 결합되는 제 2 부분의 제 2 트랜지스터의 제 2 단자 및 제 2 부분과 연관된 차동 입력 단자에 결합되는 제 2 부분의 입력 트랜지스터의 제 3 단자에 의해 상기 제 2 부분과 연관된 차동 입력 단자에 결합된다. 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 2 부분의 입력 트랜지스터의 제 1 단자에 결합되는 제 1 부분의 제 2 트랜지스터의 제 2 단자 및 상기 제 2 부분과 연관된 차동 입력 단자에 결합되는 제 2 부분의 입력 트랜지스터의 제 3 단자에 의해 상기 제 2 부분과 연관된 차동 입력 단자에 결합되며, 상기 제 2 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 1 부분의 입력 트랜지스터의 제 1 단자에 결합되는 제 2 부분의 제 2 트랜지스터의 제 2 단자 및 상기 제 1 부분과 연관된 차동 입력 단자에 결합되는 제 1 부분의 입력 트랜지스터의 제 3 단자에 의해 상기 제 1 부분과 연관된 차동 입력 단자에 결합된다.
예 5는 예 1 내지 예 4 중 어느 하나에 따른 VGA를 제공하며, 여기에서 각각의 부분은 각각의 차동 출력 신호를 제공하기 위해 각각의 차동 출력 단자와 연관되며(예컨대, 본 출원에서 설명된, 제 1 부분은 차동 출력 단자(OUTP)에 결합되는 반면, 제 2 부분은 차동 출력 단자(OUTN)에 결합된다), 상기 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에서 공유 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(N0)를 포함하며, 각각의 부분에 대해, 공유 트랜지스터의 제 1 단자는 상기 부분과 연관된 차동 출력 단자에 결합되며 상기 부분의 공유 트랜지스터의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합된다.
예 6은 예 5에 따른 VGA를 제공하며, 여기에서 각각의 부분에 대해, 제 1 트랜지스터, 제 2 트랜지스터, 및 공유 트랜지스터의 각각의 제 3 단자는 하나 이상의 바이어스 전압들에 결합된다.
예 7은 예 1 내지 예 6 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 제 1 부분의 제 1 및 제 2 트랜지스터들 및 상기 제 2 부분의 제 1 및 제 2 트랜지스터들은 제 1 이득 스텝 회로를 형성하고, 상기 트랜지스터 배열은 복수의 이득 스텝 회로들을 포함하며, 그 각각은 제 1 이득 스텝 회로로서 구현되고, 상기 스위칭 배열은 제 1 모드에서 또는 제 2 모드에서 상기 복수의 이득 스텝 회로들의 각각의 각각의 부분의 제 1 및 제 2 트랜지스터들을 선택적으로 동작시키도록 구성된다.
예 8은 예 7에 따른 VGA를 제공하며, 여기에서 상기 스위칭 배열은 상기 복수의 이득 스텝 회로들의 각각에 대한 제어 신호들에 기초하여 제 1 모드에서 또는 제 2 모드에서 상기 복수의 이득 스텝 회로들의 각각의 각각의 부분의 제 1 및 제 2 트랜지스터들을 선택적으로 동작시키도록 구성된다.
예 9는 예 1 내지 예 8 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 제 1 부분의 제 1 및 제 2 트랜지스터들 및 상기 제 2 부분의 제 1 및 제 2 트랜지스터들은 제 1 이득 스텝 회로를 형성하고, 이전 예들 중 임의의 것의 제 1 및 제 2 모드들은, 각각, 상기 제 1 이득 스텝 회로의 제 1 및 제 2 모드들이고, 상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에서 제 3 트랜지스터(예컨대, 본 출원에 설명된 바와 같이 그러나 제 2 이득 스텝 회로의 트랜지스터(N11)) 및 제 4 트랜지스터(예컨대, 본 출원에서 설명된 바와 같이 그러나 제 2 이득 스텝 회로의 트랜지스터(N12))를 추가로 포함하며, 상기 제 1 부분의 제 3 및 제 4 트랜지스터들 및 상기 제 2 부분의 제 3 및 제 4 트랜지스터들은 제 2 이득 스텝 회로를 형성한다. 더욱이, 상기 스위칭 배열은 상기 제 2 이득 스텝 회로의 제 1 모드에서 또는 제 2 모드에서 각각의 부분의 제 3 및 제 4 트랜지스터들을 동작시키도록 구성되며, 여기에서 상기 제 2 이득 스텝 회로의 제 1 모드에서, 상기 제 1 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 1 부분과 연관된 차동 입력 단자에 결합되며 상기 제 2 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 2 부분과 연관된 차동 입력 단자에 결합되고, 상기 제 2 이득 스텝 회로의 제 2 모드에서, 상기 제 1 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 2 부분과 연관된 차동 입력 단자에 결합되며 상기 제 2 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 1 부분과 연관된 차동 입력 단자에 결합된다.
예 10은 차동 입력 신호를 수신하며 상기 차동 입력 신호 및 원하는 이득에 기초하여 차동 출력 신호를 생성하도록 구성된 VGA를 제공한다. 상기 VGA는 복수의 트랜지스터들을 포함한 트랜지스터 배열로서, 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 포함하는, 상기 트랜지스터 배열; 및 스위칭 배열을 포함하며, 상기 트랜지스터 배열은 제 1 부분 및 제 2 부분(예컨대, 차동 회로의 양(P) 및 음(N) 측들)을 포함하고, 각각의 부분은 각각의 차동 출력 신호를 제공하기 위해 각각의(즉, 상이한) 차동 출력 단자와 연관되며(예컨대, 그것에 결합되거나, 또는 그것을 가진)(예컨대, 본 출원에서 설명된, 제 1 부분은 차동 출력 단자(OUTP)에 결합되는 반면, 제 2 부분은 차동 출력 단자(OUTN)에 결합된다), 상기 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에 제 1 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(N11)) 및 제 2 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(N12))를 포함한다. 더욱이, 스위칭 배열은 제 1 모드에서 또는 제 2 모드에서 각각의 부분의 제 1 및 제 2 트랜지스터들을 동작시키도록 구성되며, 여기에서 상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 1 부분과 연관된 차동 출력 단자에 결합되며 상기 제 2 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 2 부분과 연관된 차동 출력 단자에 결합되고, 상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 2 부분과 연관된 차동 출력 단자에 결합되며 상기 제 2 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 1 부분과 연관된 차동 출력 단자에 결합된다.
예 11은 예 10에 따른 VGA를 제공하며, 여기에서 각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의(즉, 상이한) 차동 입력 단자와 연관되며, 각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합되며, 상기 부분의 제 1 트랜지스터의 제 1 단자는 상기 부분과 연관된 차동 출력 단자에 결합된다.
예 12는 예 10 또는 예 11에 따른 VGA를 제공하며, 여기에서 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에 입력 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(M1))를 포함하며, 각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각의 제 2 단자는 상기 부분의 입력 트랜지스터에 결합된다.
예 13은 예 12에 따른 VGA를 제공하며, 여기에서 각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의(즉, 상이한) 차동 입력 단자와 연관되며(예컨대, 제 1 부분은 본 출원에서 설명된, 차동 입력 단자(INP)에 결합되며, 제 1 차동 입력 신호(예컨대, 트랜지스터 배열에 대한 바이어스 전압(VB)과 입력 전압 신호(VIN)의 합에 기초하는 전압 신호(VINP), 예컨대, VINP = VB + VIN)를 수신하도록 구성되는 반면, 제 2 부분은 본 출원에서 설명된, 차동 입력 단자(INN)에 결합되며, 제 2 차동 입력 신호(예컨대, 트랜지스터 배열에 대한 바이어스 전압(VB)과 입력 전압 신호(VIN) 간의 차이에 기초하는 전압 신호(VINN), 예컨대, VINN = VB - VIN)을 수신하도록 구성된다), 각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각의 제 2 단자는 상기 부분의 입력 트랜지스터의 제 1 단자 및 상기 부분과 연관된 차동 입력 단자에 결합되는 상기 부분의 입력 트랜지스터의 제 3 단자에 결합된다.
예 14는 예 10 내지 예 13 중 어느 하나에 따른 VGA를 제공하며, 여기에서 각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의(즉, 상이한) 차동 입력 단자와 연관되고, 상기 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에 공유 트랜지스터(예컨대, 본 출원에서 설명된, 트랜지스터(N0))를 포함하며, 각각의 부분에 대해, 상기 부분의 공유 트랜지스터의 제 1 단자는 상기 부분과 연관된 차동 출력 단자에 결합되며 상기 부분의 공유 트랜지스터의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합된다.
예 15는 예 14에 따른 VGA를 제공하며, 여기에서 각각의 부분에 대해, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 공유 트랜지스터의 각각의 제 3 단자는 하나 이상의 바이어스 전압들에 결합된다.
예 16은 예 10 내지 예 15 중 어느 하나에 따른 VGA를 제공하며, 여기에서 제 1 부분의 제 1 및 제 2 트랜지스터들 및 제 2 부분의 제 1 및 제 2 트랜지스터들은 제 1 이득 스텝 회로를 형성하고, 상기 트랜지스터 배열은 그 각각이 상기 제 1 이득 스텝 회로로서 구현된, 복수의 이득 스텝 회로를 포함하며, 상기 스위칭 배열은 상기 제 1 모드에서 또는 상기 제 2 모드에서 상기 복수의 이득 스텝 회로들의 각각의 각각의 부분의 제 1 및 제 2 트랜지스터들을 선택적으로 동작시키도록 구성된다.
예 17은 예 16에 따른 VGA를 제공하며, 여기에서 상기 스위칭 배열은 상기 복수의 이득 스텝 회로들의 각각에 대한 제어 신호들에 기초하여 상기 제 1 모드에서 또는 상기 제 2 모드에서 상기 복수의 이득 스텝 회로들의 각각의 각각의 부분의 제 1 및 제 2 트랜지스터들을 선택적으로 동작시키도록 구성된다.
예 18은 예 10 내지 예 17 중 어느 하나에 따른 VGA를 제공하며, 여기에서 동작 동안, 상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류는 로드에서 총 전류를 증가시키며, 상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류는 상기 로드에서 총 전류를 감소시킨다. 이러한 맥락에서, 용어들("증가" 및 "감소")은 제 1 및 제 2 부분들에서 공유 트랜지스터(N0) 및 제 1 트랜지스터(N11)에서의 AC 전류들로 인해 로드에서의 전류에 대하여 로드에서의 총 전류(예컨대, AC 전류)의 변화들을 나타내기 위해 사용된다.
예 20은 예 1 내지 예 19 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 복수의 트랜지스터들의 각각은 N-형 트랜지스터(예컨대, NMOS 또는 NPN 트랜지스터)이다.
예 21은 예 1 내지 예 19 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 복수의 트랜지스터들의 각각은 P-형 트랜지스터(예컨대, PMOS 또는 PNP 트랜지스터)이다.
예 22는 예 1 내지 예 21 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 복수의 트랜지스터들의 각각은 FET(예컨대, NMOS 또는 PMOS 트랜지스터)이며, 각각의 FET에 대해, 상기 제 1 단자는 FET의 드레인 단자이고, 제 2 단자는 FET의 소스 단자이며, 제 3 단자는 FET의 게이트 단자이다.
예 23은 예 1 내지 예 21 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 복수의 트랜지스터들의 각각은 BJT(예컨대, NPN 또는 PNP 트랜지스터)이며, 각각의 BJT에 대해, 제 1 단자는 BJT의 수집기 단자이고, 제 2 단자는 BJT의 방출기 단자이며, 제 3 단자는 BJT의 베이스 단자이다.
예 24는 차동 입력 신호를 수신하며 상기 차동 입력 신호 및 원하는 이득에 기초하여 차동 출력 신호를 생성하도록 구성된 VGA를 제공한다. 상기 VGA는 복수의 트랜지스터들을 포함한, 트랜지스터 배열; 및 스위칭 배열을 포함하며, 여기에서 상기 트랜지스터 배열은 제 1 부분 및 제 2 부분(예컨대, 차동 회로의 양(P) 및 음(N) 측들)을 포함하고, 각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의 차동 입력 단자 및 각각의 차동 출력 신호를 제공하기 위한 각각의 차동 출력 단자와 연관되고, 상기 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에 제 1 트랜지스터(예컨대, 본 출원에 설명된, 트랜지스터(N11)) 및 제 2 트랜지스터(예컨대, 본 출원에 설명된, 트랜지스터(N12))를 포함하며, 상기 스위칭 배열은 제 1 모드에서 또는 제 2 모드에서 각각의 부분의 제 1 및 제 2 트랜지스터들을 동작시키도록 구성된다. 더욱이, 각각의 부분에 대해, 상기 제 1 모드에서, 상기 부분의 제 2 트랜지스터를 통한 전류는 상기 부분의 제 1 트랜지스터를 통한 전류에 부가되며, 상기 제 2 모드에서, 상기 부분의 제 2 트랜지스터를 통한 전류는 상기 부분의 제 1 트랜지스터를 통한 전류로부터 감하여진다.
예 25는 예 24에 따른 VGA를 제공하며, 여기에서 동작 동안, 각각의 부분의 제 1 트랜지스터 및 제 2 트랜지스터들의 각각은 각각의 부분의 제 1 및 제 2 트랜지스터들이 상기 제 1 모드에서 또는 상기 제 2 모드에서 동작되는지에 관계없이 전류를 전도하도록 구성된다.
예 26은 예 24 또는 예 25에 따른 VGA를 제공하며, 여기에서 동작 동안, 상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류는 로드에서 총 전류를 증가시키며, 상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류를 로드에서 총 전류를 감소시킨다.
예 27은 예 24 내지 예 26 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 트랜지스터 배열의 복수의 트랜지스터들은 각각의 부분에 입력 트랜지스터(예컨대, 본 출원에 설명된, 트랜지스터(M1))를 포함하며, 각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각은 상기 부분의 입력 트랜지스터에 결합된다.
예 28은 예 27에 따른 VGA를 제공하며, 여기에서 상기 복수의 트랜지스터들의 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 포함하며, 각각의 부분에 대해, 상기 부분의 입력 트랜지스터의 제 1 단자는 상기 부분의 제 1 트랜지스터의 제 2 단자에 결합된다.
예 29는 예 28에 따른 VGA를 제공하며, 여기에서 각각의 부분에 대해, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 제 3 단자는 하나 이상의 바이어스 신호들에 결합된다.
예 30은 예 24 내지 예 29 중 어느 하나에 따른 VGA를 제공하며, 여기에서 상기 복수의 트랜지스터들의 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 포함한다. 이러한 VGA에서, 제 1 모드에서, 상기 부분의 제 2 트랜지스터의 제 1 단자는 상기 부분의 제 1 트랜지스터의 제 1 단자에 결합되며, 상기 부분의 제 2 트랜지스터의 제 단자는 상기 부분의 제 1 트랜지스터의 제 2 단자에 결합되고, 상기 제 2 모드에서, 상기 부분의 제 2 트랜지스터의 제 1 단자는 다른 부분의 제 1 트랜지스터의 제 1 단자에 결합되거나, 또는 상기 부분의 제 2 트랜지스터의 제 2 단자는 다른 부분의 제 1 트랜지스터의 제 2 단자에 결합된다.
예 31은 예 1 내지 예 30 중 어느 하나에 따른 VGA를 포함하는 전자 디바이스를 제공한다.
예 32는 예 31에 따른 전자 디바이스를 제공하며, 상기 전자 디바이스는 RF 트랜시버의 빔형성기이다.
예 33은 예 31에 따른 전자 디바이스를 제공하며, 상기 전자 디바이스는 RF 트랜시버이다.
예 34는 예 31 내지 예 33 중 어느 하나에 따른 전자 디바이스를 제공하며, 상기 전자 디바이스는 무선 셀룰러 네트워크의 기지국이다.
예 35는 예 31 내지 예 33 중 어느 하나에 따른 전자 디바이스를 제공하며, 상기 전자 디바이스는 케이블 통신 네트워크의 트랜시버이다.
변형들 및 구현예들
본 개시의 실시예들은 도 1 내지 도 8에 도시된 바와 같이 대표적인 구현예들을 참조하여 상기 설명되었지만, 이 기술분야의 숙련자는 상기 설명된 다양한 교시들이 매우 다양한 다른 구현예들에 적용 가능하다는 것을 깨달을 것이다. 특정한 맥락들에서, 본 출원에서 논의된 특징들은 자동차 시스템들, 의료 시스템들, 과학 장비, 무선 및 유선 통신들, 라디오, 레이더, 및 원격 감지 시스템들에 적용 가능할 수 있다.
상기 실시예들의 논의들에서, 위상 시프터들, 주파수 믹서들, 트랜지스터들, 저항기들, 커패시터들, 증폭기들, 및/또는 다른 구성요소들과 같은, 시스템의 구성요소들은 특정한 회로부 요구들을 수용하기 위해 쉽게 교체되고, 대체되거나, 또는 그 외 수정될 수 있다. 게다가, 상보적 전자 디바이스들, 하드웨어, 소프트웨어 등의 사용은 본 출원에서 설명된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들에 관련된 본 개시의 교시들을 구현하기 위한 동일하게 실행 가능한 옵션을 제공한다는 것이 주의되어야 한다.
본 출원에서 제안된 바와 같이 교차-결합 스위칭 배열들을 가진 하나 이상의 VGA들이 구현될 수 있는 다양한 시스템들의 부분들은 본 출원에서 설명된 기능들을 수행하기 위해 전자 회로부를 포함할 수 있다. 몇몇 경우들에서, 시스템의 하나 이상의 부분들은 본 출원에서 설명된 기능들을 실행하기 위해 특별히 구성된 프로세서에 의해 제공될 수 있다. 예를 들어, 프로세서는 하나 이상의 애플리케이션 특정 구성요소들을 포함할 수 있거나, 또는 본 출원에서 설명된 기능들을 실행하도록 구성되는 프로그램 가능한 로직 게이트들을 포함할 수 있다. 회로부는 아날로그 도메인, 디지털 도메인에, 또는 믹싱-신호 도메인에서 동작할 수 있다. 몇몇 인스턴스들에서, 프로세서는 비-일시적 컴퓨터-판독 가능한 저장 매체상에 저장된 하나 이상의 지시들을 실행함으로써 본 출원에서 설명된 기능들을 실행하도록 구성될 수 있다.
일 예시적인 실시예에서, 본 도면들의 임의의 수의 전기 회로들은 연관된 전자 디바이스의 보드 상에 구현될 수 있다. 보드는 전자 디바이스의 내부 전자 시스템의 다양한 구성요소들을 유지하며, 추가로 다른 주변장치들에 대한 커넥터들을 제공할 수 있는 일반 회로일 수 있다. 더 구체적으로, 보드는 시스템의 다른 구성요소들이 전기적으로 통신할 수 있는 전기적 연결들을 제공할 수 있다. 임의의 적절한 프로세서들(DSP들, 마이크로프로세서들, 지원 칩셋들 등을 포함하는), 컴퓨터-판독 가능한 비-일시적 메모리 요소들 등은 특정한 구성 요구들, 프로세싱 수요들, 컴퓨터 설계들 등에 기초하여 보드에 적절하게 결합될 수 있다. 외부 저장장치, 부가적인 센서들, 오디오/비디오 디스플레이를 위한 제어기들, 및 주변 디바이스들과 같은 다른 구성요소들은 플러그-인 카드들로서, 케이블들을 통해 보드에 부착되거나, 또는 보드 자체에 집적될 수 있다. 다양한 실시예들에서, 본 출원에서 설명된 기능들은 이들 기능들을 지원하는 구조로 배열된 하나 이상의 구성 가능한(예컨대, 프로그램 가능한) 요소들 내에서 구동하는 소프트웨어 또는 펌웨어로서 에뮬레이션 형태로 구현될 수 있다. 에뮬레이션을 제공하는 소프트웨어 또는 펌웨어는 프로세서가 이들 기능들을 실행하도록 허용하기 위해 지시들을 포함한 비-일시적 컴퓨터-판독 가능한 저장 매체 상에 제공될 수 있다.
또 다른 예시적인 실시예에서, 본 도면들의 전기 회로들은 독립형 모듈들로서 구현되거나(예컨대, 특정 애플리케이션 또는 기능을 수행하도록 구성된 연관된 구성요소들 및 회로부를 가진 디바이스) 또는 전자 디바이스들의 애플리케이션 특정 하드웨어로 플러그-인 모듈들로서 구현될 수 있다. 본 개시의 특정한 실시예들은 부분적으로, 또는 전체적으로, SOC 패키지에 쉽게 포함될 수 있다는 것을 주의하자. SOC는 컴퓨터 또는 다른 전자 시스템의 구성요소들을 단일 칩에 통합하는 IC를 나타낸다. 그것은 디지털, 아날로그, 믹싱-신호, 및 종종 RF 기능들을 포함할 수 있다: 모두는 단일 칩 기판상에 제공될 수 있다. 다른 실시예들은 단일 전자 패키지 내에 위치되며 전자 패키지를 통해 서로 밀접하게 상호작용하도록 구성된 복수의 별개의 IC들을 가진, 다중-칩-모듈(MCM)을 포함할 수 있다.
본 출원에서 개괄된 규격들, 치수들, 및 관계들 모두는(예컨대, 도 1 내지 도 8의 시스템들에 도시된 구성요소들의 수)는 단지 예 및 교시의 목적들을 위해서만 제공되어왔다는 것을 주의하는 것이 또한 매우 중요하다. 이러한 정보는 본 개시의 사상, 또는 첨부된 청구항들의 범위로부터 벗어나지 않고 상당히 변경될 수 있다. 시스템은 임의의 적절한 방식으로 통합될 수 있다는 것이 이해되어야 한다. 유사한 설계 대안들을 따라, 본 도면들의 예시된 회로들, 구성요소들, 모듈들, 및 요소들 중 임의의 것은 다양한 가능한 구성들로 조합될 수 있으며, 그 모두는 명확히 본 명세서의 넓은 범위 내에 있다. 앞서 말한 설명에서, 예시적인 실시예들은 특정한 프로세서 및/또는 구성요소 배열들을 참조하여 설명되었다. 다양한 수정들 및 변화들은 첨부된 청구항들의 범위로부터 벗어나지 않고 이러한 실시예들에 대해 이루어질 수 있다. 설명 및 도면들은, 따라서, 제한적인 의미보다는, 예시적인 의미로 간주될 것이다.
본 출원에서 제안된 바와 같이 교차-결합 스위칭 배열들을 가진 VGA들을 구현하는 것에 관련된 기능들은 RF 시스템들에 의해, 또는 그것 내에서 실행될 수 있는 가능한 기능들 중 일부만을 예시한다는 것을 주의하는 것이 또한 중요하다. 이들 동작들 중 일부는 적절한 경우 삭제되거나 또는 제거될 수 있거나, 또는 이들 동작들은 본 개시의 범위로부터 벗어나지 않고 상당히 수정되거나 또는 변경될 수 있다. 임의의 적절한 배열들, 연대순들, 구성들, 및 타이밍 메커니즘들이 본 개시의 교시들로부터 벗어나지 않고 제공될 수 있다는 점에서 상당한 융통성이 본 출원에 설명된 실시예들에 의해 제공된다.

Claims (20)

  1. 가변 이득 증폭기(VGA)에 있어서,
    복수의 트랜지스터들을 포함한 트랜지스터 배열로서, 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 갖는, 상기 트랜지스터 배열; 및
    스위칭 배열을 포함하며,
    상기 트랜지스터 배열은 제 1 부분 및 제 2 부분을 포함하고, 각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의 차동 입력 단자와 연관되고,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며,
    상기 스위칭 배열은 제1 모드에서 또는 제 2 모드에서 각각의 부분의 상기 제 1 및 제 2 트랜지스터들을 동작시키도록 구성되고,
    상기 제 1 모드에서, 상기 제 1 부분의 상기 제 2 트랜지스터의 제 2 단자는 상기 제 1 부분과 연관된 차동 입력 단자에 결합되고 상기 제 2 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 2 부분과 연관된 차동 입력 단자에 결합되며,
    상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 2 부분과 연관된 상기 차동 입력 단자에 결합되며 상기 제 2 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 1 부분과 연관된 차동 입력 단자에 결합되는, 가변 이득 증폭기.
  2. 청구항 1에 있어서,
    각각의 부분은 각각의 차동 출력 신호를 제공하기 위한 각각의 차동 출력 단자와 연관되며,
    각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각의 제 1 단자는 상기 부분과 연관된 차동 출력 단자에 결합되고, 상기 부분의 제 1 트랜지스터의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합되는, 가변 이득 증폭기.
  3. 청구항 1에 있어서,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 입력 트랜지스터를 포함하고,
    각각의 부분에 대해, 상기 부분의 제 1 트랜지스터의 제 2 단자는 상기 부분의 입력 트랜지스터를 통해 상기 부분과 연관된 차동 입력 단자에 결합되고,
    상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 1 부분의 입력 트랜지스터를 통해 상기 제 1 부분과 연관된 차동 입력 단자에 결합되고, 상기 제 2 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 2 부분의 입력 트랜지스터를 통해 상기 제 2 부분과 연관된 차동 입력 단자에 결합되며,
    상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 2 부분의 입력 트랜지스터를 통해 상기 제 2 부분과 연관된 차동 입력 단자에 결합되고 상기 제 2 부분의 제 2 트랜지스터의 제 2 단자는 상기 제 1 부분의 입력 트랜지스터를 통해 상기 제 1 부분과 연관된 차동 입력 단자에 결합되는, 가변 이득 증폭기.
  4. 청구항 1에 있어서,
    각각의 부분은 각각의 차동 출력 신호를 제공하기 위한 각각의 차동 출력 단자와 연관되고,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 공유 트랜지스터를 포함하며,
    각각의 부분에 대해, 상기 부분의 공유 트랜지스터의 제 1 단자는 상기 부분과 연관된 차동 출력 단자에 결합되며 상기 부분의 공유 트랜지스터의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합되는, 가변 이득 증폭기.
  5. 청구항 1에 있어서,
    상기 제 1 부분의 제 1 및 제 2 트랜지스터들 및 상기 제 2 부분의 제 1 및 제 2 트랜지스터들은 제 1 이득 스텝 회로를 형성하고,
    상기 트랜지스터 배열은 그 각각이 상기 제 1 이득 스텝 회로로서 구현되는, 복수의 이득 스텝 회로들을 포함하며,
    상기 스위칭 배열은 상기 제 1 모드에서 또는 상기 제 2 모드에서 상기 복수의 이득 스텝 회로들의 각각의 각각의 부분의 제 1 및 제 2 트랜지스터들을 선택적으로 동작시키도록 구성되는, 가변 이득 증폭기.
  6. 청구항 1에 있어서,
    상기 제 1 부분의 제 1 및 제 2 트랜지스터들 및 상기 제 2 부분의 제 1 및 제 2 트랜지스터들은 제 1 이득 스텝 회로를 형성하고,
    상기 제 1 및 제 2 모드들은 각각, 상기 제 1 이득 스텝 회로의 제 1 및 제 2 모드들이고,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 제 3 트랜지스터 및 제 4 트랜지스터를 더 포함하고,
    상기 제 1 부분의 제 3 및 제 4 트랜지스터들 및 상기 제 2 부분의 제 3 및 제 4 트랜지스터들은 제 2 이득 스텝 회로를 형성하며,
    상기 스위칭 배열은 상기 제 2 이득 스텝 회로의 제 1 모드에서 또는 제 2 모드에서 각각의 부분의 제 3 및 제 4 트랜지스터들을 동작시키도록 구성되고,
    상기 제 2 이득 스텝 회로의 제 1 모드에서, 상기 제 1 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 1 부분과 연관된 차동 입력 단자에 결합되고 상기 제 2 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 2 부분과 연관된 차동 입력 단자에 결합되며,
    상기 제 2 이득 스텝 회로의 제 2 모드에서, 상기 제 1 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 2 부분과 연관된 차동 입력 단자에 결합되고 상기 제 2 부분의 제 4 트랜지스터의 제 2 단자는 상기 제 1 부분과 연관된 차동 입력 단자에 결합되는, 가변 이득 증폭기.
  7. 가변 이득 증폭기(VGA)에 있어서,
    복수의 트랜지스터들을 포함한 트랜지스터 배열로서, 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 갖는, 상기 트랜지스터 배열; 및
    스위칭 배열을 포함하며,
    상기 트랜지스터 배열은 제 1 부분 및 제 2 부분을 포함하고, 각각의 부분은 각각의 차동 출력 신호를 제공하기 위한 각각의 차동 출력 단자와 연관되고,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며,
    상기 스위칭 배열은 제 1 모드에서 또는 제 2 모드에서 각각의 부분의 상기 제 1 및 제 2 트랜지스터들을 동작시키도록 구성되고:
    상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 1 부분과 연관된 차동 출력 단자에 결합되고 상기 제 2 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 2 부분과 연관된 차동 출력 단자에 결합되며,
    상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 2 부분과 연관된 차동 출력 단자에 결합되며 상기 제 2 부분의 제 2 트랜지스터의 제 1 단자는 상기 제 1 부분과 연관된 차동 출력 단자에 결합되는, 가변 이득 증폭기.
  8. 청구항 7에 있어서,
    각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의 차동 입력 단자와 연관되며,
    각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합되며, 상기 부분의 제 1 트랜지스터의 제 1 단자는 상기 부분과 연관된 차동 출력 단자에 결합되는, 가변 이득 증폭기.
  9. 청구항 7에 있어서,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 입력 트랜지스터를 포함하며,
    각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각의 제 2 단자는 상기 부분의 입력 트랜지스터에 결합되는, 가변 이득 증폭기.
  10. 청구항 9에 있어서,
    각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의 차동 입력 단자와 연관되며,
    각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 제 2 단자는 상기 부분의 입력 트랜지스터의 제 1 단자에 결합되며 상기 부분의 입력 트랜지스터의 제 3 단자는 상기 부분과 연관된 차동 입력 단자에 결합되는, 가변 이득 증폭기.
  11. 청구항 7에 있어서,
    각각의 부분은 각각의 차동 입력 신호를 수신하기 위한 각각의 차동 입력 단자와 연관되고,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 공유 트랜지스터를 포함하며,
    각각의 부분에 대해, 상기 부분의 공유 트랜지스터의 제 1 단자는 상기 부분과 연관된 차동 출력 단자에 결합되며 상기 부분의 공유 트랜지스터의 제 2 단자는 상기 부분과 연관된 차동 입력 단자에 결합되는, 가변 이득 증폭기.
  12. 청구항 7에 있어서,
    상기 제 1 부분의 제 1 및 제 2 트랜지스터들 및 상기 제 2 부분의 제 1 및 제 2 트랜지스터들은 제 1 이득 스텝 회로를 형성하고,
    상기 트랜지스터 배열은 그 각각이 상기 제 1 이득 스텝 회로로서 구현되는, 복수의 이득 스텝 회로들을 포함하며,
    상기 스위칭 배열은 상기 제 1 모드에서 또는 상기 제 2 모드에서 상기 복수의 이득 스텝 회로들의 각각의 각각의 부분의 제 1 및 제 2 트랜지스터들을 선택적으로 동작시키도록 구성되는, 가변 이득 증폭기.
  13. 청구항 7에 있어서,
    동작 동안, 각각의 부분의 제 1 트랜지스터 및 제 2 트랜지스터들의 각각은 각각의 부분의 제 1 및 제 2 트랜지스터들이 상기 제 1 모드에서 또는 상기 제 2 모드에서 동작되는지에 관계없이 전류를 전도하도록 구성되는, 가변 이득 증폭기.
  14. 청구항 7에 있어서,
    동작 동안:
    상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류는 로드에서 총 전류를 증가시키며,
    상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류는 상기 로드에서 총 전류를 감소시키는, 가변 이득 증폭기.
  15. 가변 이득 증폭기(VGA)에 있어서,
    복수의 트랜지스터들을 포함한, 트랜지스터 배열; 및
    스위칭 배열을 포함하며,
    상기 트랜지스터 배열은 제 1 부분 및 제 2 부분을 포함하고,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며,
    상기 스위칭 배열은 제 1 모드에서 또는 제 2 모드에서 각각의 부분의 상기 제 1 및 제 2 트랜지스터들을 동작시키도록 구성되고, 각각의 부분에 대해:
    상기 제 1 모드에서, 상기 부분의 제 2 트랜지스터를 통한 전류는 상기 부분의 제 1 트랜지스터를 통한 전류에 부가되며,
    상기 제 2 모드에서, 상기 부분의 제 2 트랜지스터를 통한 전류는 상기 부분의 제 1 트랜지스터를 통한 전류로부터 감하여지는, 가변 이득 증폭기.
  16. 청구항 15에 있어서,
    동작 동안, 각각의 부분의 상기 제 1 트랜지스터 및 제 2 트랜지스터들의 각각은 각각의 부분의 상기 제 1 및 제 2 트랜지스터들이 상기 제 1 모드에서 또는 상기 제 2 모드에서 동작되는지에 관계없이 전류를 전도하도록 구성되는, 가변 이득 증폭기.
  17. 청구항 15에 있어서,
    동작 동안:
    상기 제 1 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류는 로드에서 총 전류를 증가시키며,
    상기 제 2 모드에서, 상기 제 1 부분의 제 2 트랜지스터를 통한 전류 및 상기 제 2 부분의 제 2 트랜지스터를 통한 전류는 상기 로드에서 총 전류를 감소시키는, 가변 이득 증폭기.
  18. 청구항 15에 있어서,
    상기 트랜지스터 배열의 상기 복수의 트랜지스터들은 각각의 부분에 입력 트랜지스터를 포함하며,
    각각의 부분에 대해, 상기 부분의 제 1 및 제 2 트랜지스터들의 각각은 상기 부분의 입력 트랜지스터에 결합되는, 가변 이득 증폭기.
  19. 청구항 18에 있어서,
    상기 복수의 트랜지스터들의 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 포함하며,
    각각의 부분에 대해, 상기 부분의 입력 트랜지스터의 제 1 단자는 상기 부분의 제 1 트랜지스터의 제 2 단자에 결합되며,
    각각의 부분에 대해, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 제 3 단자는 하나 이상의 바이어스 신호들에 결합되는, 가변 이득 증폭기.
  20. 청구항 15에 있어서,
    상기 복수의 트랜지스터들의 각각의 트랜지스터는 제 1 단자, 제 2 단자, 및 제 3 단자를 포함하며,
    상기 제 1 모드에서, 상기 부분의 제 2 트랜지스터의 제 1 단자는 상기 부분의 제 1 트랜지스터의 제 1 단자에 결합되고, 상기 부분의 제 2 트랜지스터의 제 2 단자는 상기 부분의 제 1 트랜지스터의 제 2 단자에 결합되며,
    상기 제 2 모드에서, 상기 부분의 제 2 트랜지스터의 제 1 단자는 다른 부분의 제 1 트랜지스터의 제 1 단자에 결합되거나, 또는 상기 부분의 제 2 트랜지스터의 제 2 단자는 다른 부분의 제 1 트랜지스터의 제 2 단자에 결합되는, 가변 이득 증폭기.
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