CN114695531A - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

Info

Publication number
CN114695531A
CN114695531A CN202011593625.5A CN202011593625A CN114695531A CN 114695531 A CN114695531 A CN 114695531A CN 202011593625 A CN202011593625 A CN 202011593625A CN 114695531 A CN114695531 A CN 114695531A
Authority
CN
China
Prior art keywords
gate
connection
electrode
grid
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011593625.5A
Other languages
English (en)
Inventor
张乃千
吴星星
裴轶
宋晰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynax Semiconductor Inc
Original Assignee
Dynax Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dynax Semiconductor Inc filed Critical Dynax Semiconductor Inc
Priority to CN202011593625.5A priority Critical patent/CN114695531A/zh
Publication of CN114695531A publication Critical patent/CN114695531A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明实施例公开了一种半导体器件及其制备方法，半导体器件包括有源区以及围绕有源区的无源区；半导体器件还包括：衬底；位于衬底一侧且位于有源区的至少两个栅极，至少两个栅极包括第一栅极和第二栅极；位于衬底一侧且位于无源区的至少一个栅极连接结构，栅极连接结构分别与第一栅极和第二栅极接触电连接；栅极连接结构和与其接触连接的栅极一体设置。采用上述技术方案，可以在兼顾功率和频率特性的同时，保证栅极结构稳定、性能稳定；还可以在满足不同频率和功率设计时，大大降低工业成本；并且半导体器件结构简单，工艺简单。

Description

一种半导体器件及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
半导体材料氮化镓(GaN)具有很强的自发和压电极化效应，并且具有禁带宽度大、电子迁移率高、击穿场强高、导热性能好等特点，在制造高频、高压和耐高温的大功率电子器件的应用领域中优势明显。
目前5G通信对于半导体芯片的带宽和工作频率要求很高，而栅极的结构设计和制造工艺与半导体芯片的频率特性密切相关，栅极的结构直接影响半导体芯片的工作频率。在半导体芯片的生产制造过程中，研究栅极的设计具有非常重要的意义。
因此，如何进一步提高半导体栅极可靠性，在实现半导体芯片性能稳定的同时，又可以用于实现大规模商业生产制备，成为目前急需解决的问题。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，进一步提高了半导体栅极的可靠性，有利于提高半导体芯片的工作稳定性，可用于射频微波、电源电子等领域。
第一方面，本发明实施例提供了一种半导体器件，包括有源区以及围绕所述有源区的无源区；所述半导体器件还包括：
衬底；
位于所述衬底一侧且位于所述有源区的至少两个栅极，至少两个所述栅极包括第一栅极和第二栅极；
位于所述衬底一侧且位于所述无源区的至少一个栅极连接结构，所述栅极连接结构分别与所述第一栅极和所述第二栅极接触电连接；所述栅极连接结构和与其接触连接的所述栅极一体设置。
可选的，所述半导体器件还包括第一电极和第二电极；所述第二电极至少包括第二甲电极和第二乙电极；
沿第一方向，所述第二甲电极、第一栅极、所述第一电极、所述第二栅极和所述第二乙电极依次设置；所述第一方向与所述衬底所在平面平行。
可选的，所述栅极连接结构包括第一连接分部、第二连接分部和第三连接分部；
所述第一连接部分沿第二方向延伸且与所述第一栅极连接；所述第二方向与所述第一方向相交且与所述衬底所在平面平行；
所述第三连接分部沿所述第二方向延伸且与所述第二栅极连接；
所述第二连接分部沿所述第一方向延伸且分别与所述第一连接分部和所述第三连接分部连接；
所述第一连接分部在所述第一方向上的延伸宽度大于所述第一栅极在所述第一方向上的延伸宽度；
所述第三连接分部在所述第一方向上的延伸宽度大于所述第二栅极在所述第一方向上的延伸宽度；
所述第二连接分部在所述二方向上的延伸宽度大于所述第一连接分部以及所述第三连接分部在所述第一方向上的延伸宽度。
可选的，同一所述栅极连接结构中，所述第一连接分部远离所述第三连接分部一侧的边界与所述第三连接分部远离所述第一连接分部一侧的边界之间的距离为L1；
所述第二甲电极与所述第二乙电极之间的距离为L2；
其中，L1＜L2。
可选的，所述第二连接分部靠近所述有源区一侧的边界与所述有源区之间的距离L3满足10μm≤L3≤100μm。
可选的，所述第二连接分部的边角包括倒角或者圆弧角。
可选的，所述第一栅极与所述第二栅极关于第一对称轴对称；
所述栅极连接结构关于第二对称轴对称，且所述第二对称轴与所述第一对称轴为同一对称轴。
可选的，所述半导体器件还包括位于所述无源区且位于所述栅极连接结构远离所述有源区一侧的栅极键合盘，所述栅极键合盘与所述栅极连接结构通过过孔电连接。
可选的，所述栅极连接结构中形成有开口，所述开口与所述栅极连接结构边界之间的最小距离L4满足L4≥1μm；
所述开口中填充有键合连接金属，所述栅极键合盘与所述键合连接金属通过所述过孔电连接。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，用于制备第一方面提供的半导体器件，包括：
提供衬底；
在所述衬底一侧且在所述有源区制备至少两个栅极，至少两个所述栅极包括第一栅极和第二栅极；
在所述衬底一侧且在所述无源区制备至少一个栅极连接结构，所述栅极连接结构分别与所述第一栅极和所述第二栅极接触电连接；所述栅极连接结构和与其接触连接的所述栅极一体设置。
本发明实施例提供的半导体器件，通过增设栅极连接结构，同时设置栅极连接结构分别与两个栅极接触电连接，如此可以增加栅极端部面积以及栅极与其下膜层之间的接触面积，减小栅极金属的接触电阻的同时增加栅极金属与衬底的粘附性，提高栅极稳定性；同时栅极连接结构可以作为栅极与外接器件之间的连接桥梁，一方面可以降低栅极直接与外接器件连接时的工艺难度，降低半导体器件的封装难度，提升封装效率；另一方面由于栅极连接结构位于无源区，通过栅极连接结构与外接器件连接还可以避免影响有源区正常工作，保证半导体正常工作；进一步的，还可以通过栅极连接结构调整半导体器件的功率和频率，一方面可以在满足不同频率和功率设计时，大大降低工业成本；另一方面可以在兼顾功率和频率特性的同时，保证栅极结构稳定、性能稳定。并且，由于栅极连接结构与栅极同层设置且材料相同一体设置，增设栅极连接结构不会增加半导体器件的膜层设置，保证半导体器件结构简单；并且栅极连接结构与栅极可以在同一工艺中制备得到，增加栅极连接结构并不会增加半导体器件的制备工艺，保证半导体器件制备工艺简单。
附图说明
图1是本发明实施例提供的一种半导体器件的俯视结构示意图；
图2是本发明实施例提供的另一种半导体器件的俯视结构示意图；
图3是本发明实施例提供的另一种半导体器件的俯视结构示意图；
图4为本发明实施例提供的另一种半导体器件的俯视结构示意图；
图5为本发明实施例提供的另一种半导体器件的俯视结构示意图；
图6是本发明实施例提供的一种半导体器件的剖面结构示意图；
图7是本发明实施例提供的一种半导体器件制备方法的流程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例
本发明实施例提供一种半导体器件，可用于射频微波、电源电子等领域。图1是本发明实施例提供的一种半导体器件的俯视结构示意图；图2是本发明实施例提供的另一种半导体器件的俯视结构示意图。如图1和图2所示，半导体器件包括有源区10以及围绕有源区10的无源区20；半导体器件还包括：衬底21；位于衬底21一侧且位于有源区10的至少两个栅极30，至少两个栅极30包括第一栅极31G和第二栅极32G；位于衬底21一侧且位于无源区20的至少一个栅极连接结构40，栅极连接结构40分别与第一栅极31G和第二栅极32G接触电连接；栅极连接结构40和与其接触连接的栅极一体设置。
示例性的，如图1和图2所示，图1和图2仅以一个栅极连接结构40为例进行说明。半导体器件包括有源区10以及围绕有源区10的无源区20，其中，有源区10内存在二维电子气、电子或者空穴，是半导体芯片的活性工作区域；无源区20指有源区外部参与器件工作，但工作状态不受外部电路影响的区域。在衬底21一侧的有源区10设置至少两个栅极30，至少两个栅极30包括第一栅极31G和第二栅极32G，进一步的，衬底21一侧的无源区20设置至少一个栅极连接结构40，栅极连接结构40分别与第一栅极31G和第二栅极32G接触电连接，其中，栅极连接结构40和与其接触连接的栅极同层设置且材料相同一体设置，通过增设栅极连接结构40，增加了栅极端部金属与其下方膜层之间的接触面积，减小栅极接触电阻的同时增加了栅极金属与其下方膜层之间的粘附性，优化栅极性能的同时还可以防止栅极金属在制备和测试过程中的局部脱落，提升半导体器件的稳定性。同时由于栅极30栅宽较小，可以将栅极连接结构40作为栅极30与外接器件之间的连接桥梁，通过栅极连接结构40与外接器件连接，一方面可以降低栅极30直接与外接器件连接时的工艺难度，降低半导体器件的封装难度，提升封装效率；另一方面由于栅极连接结构40位于无源区20，通过栅极连接结构40与外接器件连接还可以避免影响有源区10正常工作，保证半导体正常工作。进一步的，通过增设栅极连接结构40，还可以通过栅极连接结构40调整半导体器件的功率和频率，一方面可以在满足不同频率和功率设计时，大大降低工业成本；另一方面可以在兼顾功率和频率特性的同时，保证栅极结构稳定、性能稳定。
进一步的，栅极连接结构40与栅极30同层且材料相同一体设置，增设栅极连接结构不会增加半导体器件的膜层设置，保证半导体器件结构简单；并且栅极连接结构40与栅极30可以在同一制备工艺中制备得到，保证栅极连接结构40制备工艺简单，增设栅极连接结构40并不会增加半导体器件的制备工艺，保证半导体器件制备工艺简单。
需要说明的，图1和图2仅仅展示了在有源区10一侧的无源区20设置一个栅极连接结构40，在有源区10的另一侧的无源区20也可以设置多个栅极连接结构40，这里不再赘述。
可选的，衬底21的材料可由硅、蓝宝石、碳化硅、砷化镓、氮化镓、金刚石等中的其中一种材料或多种材料形成，还可以是其他适合生长氮化镓的材料。
可选的，半导体器件还可以包括位于衬底21所在膜层与栅极30所在膜层之间的多层半导体层，多层半导体层例如可以包括成核层、缓冲层、沟道层和势垒层，本发明实施例对多层半导体层的具体结构不进行限定。进一步的，沟道层和势垒层之间可以形成二维电子气，调节半导体器件的电气特性。
综上所述，本发明实施例提供的半导体器件，本发明实施例提供的半导体器件，通过增设栅极连接结构，同时设置栅极连接结构分别与两个栅极接触电连接，如此可以增加栅极端部面积以及栅极与其下膜层之间的接触面积，减小栅极金属的接触电阻的同时增加栅极金属与衬底的粘附性，提高栅极稳定性；同时栅极连接结构可以作为栅极与外接器件之间的连接桥梁，一方面可以降低栅极直接与外接器件连接时的工艺难度，降低半导体器件的封装难度，提升封装效率；另一方面由于栅极连接结构位于无源区，通过栅极连接结构与外接器件连接还可以避免影响有源区正常工作，保证半导体正常工作；进一步的，还可以通过栅极连接结构调整半导体器件的功率和频率，一方面可以在满足不同频率和功率设计时，大大降低工业成本；另一方面可以在兼顾功率和频率特性的同时，保证栅极结构稳定、性能稳定。并且，由于栅极连接结构与栅极同层设置且材料相同，增设栅极连接结构不会增加半导体器件的膜层设置，保证半导体器件结构简单；并且栅极连接结构与栅极可以在同一工艺中制备得到，增加栅极连接结构并不会增加半导体器件的制备工艺，保证半导体器件制备工艺简单。
继续参照图1和图2，可选的，半导体器件还包括第一电极33和第二电极34；第二电极33至少包括第二甲电极341和第二乙电极342；沿第一方向(如图中X方向所示)，第二甲电极341、第一栅极31G、第一电极33、第二栅极32G和第二乙电极342依次设置；第一方向与衬底21所在平面平行。
示例性的，半导体器件结构还包括第一电极33和第二电极34，第二电极33至少包括第二甲电极341和第二乙电极342，其中，第一电极33包括源极或漏极，第二电极34包括漏极或源极，第二电极34的第二甲电极341和第二乙电极342同为源极或同为漏极设置。具体的，第二甲电极341、第一栅极31G和第一电极33构成一个源栅漏结构，第一电极33、第二栅极32G和第二乙电极342构成一个源栅漏结构，第一电极33作为公共电极。具体的，如图1所示，可以设置第一电极33为源极，设置第二电极34为漏极，栅极30位于第一电极33和第二电极34之间，一种可行的实施例排列方式为源极、栅极31G、漏极、栅极32G和源极沿图中X方向排列，沿图中Y方向延伸，漏极为公共漏极；或者，如图2所示，设置第一电极33为源极，设置第二电极34为漏极，栅极30位于第一电极33和第二电极34之间，一种可行的排列方式为漏极、栅极31G、源极、栅极32G和漏极沿图中X方向排列，沿图中Y方向延伸，源极为公共源极。
考虑实际工艺，沿X方向，有源区10的起始位置和末尾位置一般设置源极，对应在本发明实施例提供的半导体器件中沿X方向依次排列的源极、栅极31G、漏极、栅极32G和源极，漏极为公共漏极。栅极连接结构40分别与第一栅极31G和第二栅极32G接触电连接，可以在兼顾功率和频率特性的同时，保证栅极结构稳定、性能稳定；还可以在满足不同频率和功率设计时，大大降低工业成本。
在上述实施例的基础上，图3是本发明实施例提供的另一种半导体器件的俯视结构示意图。如图3所示，以一个栅极连接结构40为例进行说明，可选的，栅极连接结构40包括第一连接分部41、第二连接分部42和第三连接分部43(以图中的虚线处为界限划分)；第一连接部分41沿第二方向(如图中Y方向)延伸且与第一栅极31G连接；第二方向(如图中Y方向)与第一方向(如图中X方向)相交且与衬底所在平面平行；第三连接分部43沿第二方向延伸且与第二栅极32G连接；第二连接分部42沿第一方向延伸且分别与第一连接分部41和第三连接分部43连接；第一连接分部41在第一方向上的延伸宽度大于第一栅极31G在第一方向(如图中X方向所示)上的延伸宽度D1；第三连接分部43在第一方向上的延伸宽度大于第二栅极32G在第一方向上的延伸宽度D2；第二连接分部42在第二方向(如图中Y方向所示)上的延伸宽度大于第一连接分部41以及第三连接分部43在第一方向上的延伸宽度。
示例性的，继续参照如图3，第一方向为图中X方向，第二方向为图中Y方向，X方向与Y方向相交且与衬底21所在平面平行。栅极连接结构40包括第一连接分部41、第二连接分部42和第三连接分部43(第一连接部分41在Y方向上延伸且与第一栅极31G连接，且第一连接分部41在X方向上的任意位置处延伸宽度D41均大于第一栅极31G在X方向上的延伸宽度D1，例如第一连接分部41相比第一栅极31G来说，可以向第二电极34的第一甲电极341一侧延伸，第一甲电极341包括源极或漏极，如此既有利于显影液从第一栅极31G的端部向中间部渗透，显著降低显影难度，修正因光的衍射造成的源漏两端拐角位置处对应的栅极形状畸变，保证源漏两端拐角位置处对应的栅极端部形状与栅极中间部的形状相同或者相差较小；同时，又增加栅极端部金属与其下方膜层的接触面积，增加栅极金属与其下方膜层的粘附性，可以防止栅极金属在制备和测试过程中的局部脱落现象，同时减小栅极金属接触电阻。同理，第三连接分部43在Y方向上延伸且与第二栅极32G连接，第二连接分部42在X方向上延伸且分别与第一连接分部41和第三连接分部43连接，且第三连接分部43在X方向上的任意位置处延伸宽度D43均大于第二栅极32G在Y方向上的延伸宽度D2，例如第三连接分部42相比第二栅极32G来说，可以向第二电极34的第二乙电极342一侧延伸，第二乙电极342包括源极或漏极一侧延伸，如此既有利于显影液从第二栅极32G的端部向中间部渗透，显著降低显影难度，修正因光的衍射造成的源漏两端拐角位置处对应的栅极形状畸变，保证源漏两端拐角位置处对应的栅极端部形状与栅极中间部的形状相同或者相差较小；同时，又增加栅极端部金属与其下方膜层的接触面积，增加栅极金属与其下方膜层的粘附性，可以防止栅极金属在制备和测试过程中的局部脱落现象，同时减小栅极金属接触电阻。进一步的，第二连接分部42在Y方向上的任意位置处延伸宽度D42均大于第一连接分部41以及第三连接分部43在X方向上的延伸宽度D2，进一步增加栅极端部金属与其下膜层之间的接触面积，增加了栅极金属与衬底的粘附性，可以防止栅极金属在制备和测试过程中的局部脱落，同时进一步增大了栅极端部面积进一步提高栅极的结构稳定、性能稳定。
需要说明的是，栅极连接结构40与栅极31G同层且材料相同一体设置，第一连接分部41、第二连接分部42和第三连接分部43一体制备完成，为了便于描述栅极连接结构40的形状设置以图中虚线进行划分，在实际中并没有区域界线。
在上述实施例的基础上，继续参照图3，同一栅极连接结构40中，第一连接分部41远离第三连接分部43一侧的边界P1与第三连接分部43远离第一连接分部41一侧的边界P2之间的距离为L1；第二甲电极341与第二乙电极342之间的距离为L2；其中，L1＜L2。
示例性的，如图3所示，在无源区20的同一栅极连接结构40中，第一连接分部41远离第三连接分部43一侧的边界P1与第三连接分部43远离第一连接分部41一侧的边界P2之间的距离为L1，也可以理解为第二连接分部42在X方向上的任意位置处的延伸宽度为L1；在有源区10的第二电极34的第二甲电极341与第二乙电极342之间，设置第二甲电极341靠近第二乙电极342一侧的边界P3与第二乙电极342靠近第二甲电极341一侧的边界P4之间的距离为L2，在半导体结构制备时保证L1＜L2，可以有效控制半导体结构的尺寸，同时使得栅极连接结构40满足不同功率和频率的变化设计要求，从而进一步提高保证芯片的工作稳定性和可靠性。其中，L1和L2实际距离大小，这里不做限定，根据实际的生产制备需要，只需满足此大小关系即可。
在上述实施例的基础上，继续参照图3，第二连接分部42靠近有源区20一侧的边界与有源区10之间的距离L3满足10μm≤L3≤100μm。
如图3所示，设置第二连接分部42靠近有源区20一侧的边界在Y方向上的任意位置处与有源区10之间的距离L3满足10μm≤L3≤100μm，如果设置第二连接分部42与有源区10之间距离太远会导致栅极电阻增大，影响器件性能；距离太近，会导致器件可靠性变差，通过合理设置第二连接分部42与有源区10之间距离，可以兼顾栅极电阻和半导体器件可靠性，保证半导体器件性能良好。
优选的，第二连接分部42靠近有源区20一侧的边界与有源区10之间的距离L3可以设置在20-50μm之间，既可以有效降低栅极电阻，又提高半导体器件的稳定性和可靠性。
在上述实施例的基础上，通过巧妙设计栅极连接结构的形状，可以有效提高栅极的稳定性。继续参照图2和图3，可选的，第二连接分部42的边角包括倒角或者圆弧角。
具体的，可以设置第二连接分部42靠近第一连接分部41的边角和靠近第三连接分部43的边角均为圆弧角，如图3所示；也可以设置第二连接分部42靠近第一连接分部41的边角和靠近第三连接分部43的边角均为倒角，如图2所示；还设置第二连接分部42靠近第一连接分部41的边角为圆弧角，靠近第三连接分部43的边角为倒角(图中未示出)，本发明实施例对第二连接分部42的边角的具体形状不进行限定。通过合理设置第二连接分部42的边角形状，在有效增大栅极金属与衬底接触面积的同时，有效控制栅极金属的接触电阻，提高栅极稳定性。
在上述实施例的基础上，继续参照图3，第一栅极31G与第二栅极32G关于第一对称轴对称(如图中Lp所示)；栅极连接结构40关于第二对称轴对称(图中未示出)，且第二对称轴与第一对称轴为同一对称轴。
示例性的，在生产制备中，栅极连接结构40可以采用轴对称结构设置，可以降低工艺难度，有利于半导体器件的性能稳定。具体的，沿图中Y方向，在同一单胞结构组中，设置基准对称轴Lp，设置第一栅极31G与第二栅极32G关于基准对称轴Lp对称，栅极连接结构40也关于基准对称轴Lp对称，通过此结构设置，有效降低制备工艺难道，提高生产效率，稳定器件的结构性能。
图4为本发明实施例提供的另一种半导体器件的俯视结构示意图。如图4所示，半导体器件还包括位于无源区20且位于栅极连接结构40远离有源区10一侧的栅极键合盘50，栅极键合盘50与栅极连接结构40通过过孔(图中未示出)电连接。
示例性的，在半导体器件栅极结构封装过程中，需要引入电连接器件。如图4所示，本发明实施例采用在无源区20且位于栅极连接结构40远离有源区10一侧设置栅极键合盘50，通过栅极键合盘50与外接器件键合连接。具体的，由于栅极键合盘50与栅极连接结构40不在同层，栅极键合盘50与栅极连接结构40通过过孔电连接，形成导电通路。
在上述实施例的基础上，图5为本发明实施例提供的另一种半导体器件的俯视结构示意图，如图5所示，为了进一步增加栅极键合盘50与栅极连接结构40的连接牢固性，栅极连接结构40中形成有开口60，开口60与栅极连接结构40边界之间的最小距离L4满足L4≥1μm；开口60中填充有键合连接金属，栅极键合盘50与键合连接金属通过过孔电连接。
示例性的，如图5所示，在栅极连接结构40中设置开口60与栅极连接结构40边界之间的最小距离L4满足L4≥1μm，在满足开口尽可能大的情况下，同时小于栅极连接结构40边界，避免穿孔，开口60的形状包括圆形、矩形等，此处不做限制。进一步，在开口60中填充有键合连接金属，栅极键合盘50与键合连接金属通过过孔电连接，形成导电通路。其中，开口60里面填充的键合连接金属和栅极金属采用不同的材料和不同的制备工艺步骤。
图6是本发明实施例提供的一种半导体器件的剖面结构示意图。如图6所示，半导体器件还包括多层半导体层22，本发明实施例提供的多层半导体层22具体可以包括位于衬底21上的成核层221；位于成核层221远离衬底21一侧的缓冲层222；位于缓冲层222远离成核层221一侧的沟道层223；位于沟道层223远离缓冲层222一侧的势垒层224，势垒层224和沟道层223形成异质结结构，在异质结界面处形成2DEG。
示例性的，成核层221和缓冲层222的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层221和缓冲层222可以用于匹配衬底21的材料和外延沟道层223。沟道层223的材料可以为GaN或者其他半导体材料，例如InAlN。势垒层224位于沟道层223上方，势垒层224的材料可以是能够与沟道层223形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。可选的，沟道层223和势垒层224组成半导体异质结结构，在沟道层223和势垒层224的界面处形成高浓度二维电子气。
应该理解，本发明实施例是从半导体器件结构设计的角度来改善半导体器件的输出功率。半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-EffectTransistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-SemiconductorHeterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一个发明构思，本发明实施例还提供了一种半导体器件的制备方法，用于制备上述实施例提供的半导体器件。图7是本发明实施例提供的一种半导体器件制备方法的流程示意图，如图7所示，制备方法包括：
S110、提供衬底。
具体的，衬底的材料可以为Si、SiC、氮化镓或者蓝宝石，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在衬底一侧且在有源区制备至少两个栅极，至少两个栅极包括第一栅极和第二栅极。
S130、在衬底一侧且在无源区制备的至少一个栅极连接结构，栅极连接结构分别与第一栅极和第二栅极接触电连接；栅极连接结构和与其接触连接的栅极一体设置。
具体的，结合图3所示，在衬底21一侧且在有源区10制备至少两个栅极30沿图中X方向排列，至少两个栅极30包括第一栅极31G和第二栅极32G，同时，采用同种工艺同种材料在无源区20制备至少一个栅极连接结构。以在无源区20制备一个栅极连接结构40为例进行说明，在制备栅极时，采用同种工艺同种材料同时制备栅极连接结构40分别与第一栅极31G和第二栅极接触32G接触电连接，通过增设栅极连接结构40，增加了栅极端部金属与其下方膜层之间的接触面积，减小栅极接触电阻的同时增加了栅极金属与其下方膜层之间的粘附性，优化栅极性能的同时还可以防止栅极金属在制备和测试过程中的局部脱落，提升半导体器件的稳定性。同时由于栅极30栅宽较小，可以将栅极连接结构40作为栅极30与外接器件之间的连接桥梁，通过栅极连接结构40与外接器件连接，一方面可以降低栅极30直接与外接器件连接时的工艺难度，降低半导体器件的封装难度，提升封装效率；另一方面由于栅极连接结构40位于无源区20，通过栅极连接结构40与外接器件连接还可以避免影响有源区10正常工作，保证半导体正常工作。进一步的，通过增设栅极连接结构40，还可以通过栅极连接结构40调整半导体器件的功率和频率，一方面可以在满足不同频率和功率设计时，大大降低工业成本；另一方面可以在兼顾功率和频率特性的同时，保证栅极结构稳定、性能稳定。
进一步的，由于制备的栅极连接结构40与栅极30同层设置且材料相同一体设置，增设栅极连接结构不会增加半导体器件的膜层设置，保证半导体器件结构简单；并且栅极连接结构40与栅极30可以在同一制备工艺中制备得到，保证栅极连接结构40制备工艺简单，增设栅极连接结构40并不会增加半导体器件的制备工艺，保证半导体器件制备工艺简单。
可选的，本发明实施例提供的半导体器件还可以包括多层半导体层，对应的，制备方法还包括在衬底一侧制备多层半导体层。多层半导体层具体可以为III-V族化合物的半导体材料，多层半导体层中形成有2DEG。
综上，本发明实施例提供的半导体器件的制备方法，通过增设栅极连接结构，同时设置栅极连接结构分别与两个栅极接触电连接，如此可以增加栅极端部面积以及栅极与其下膜层之间的接触面积，减小栅极金属的接触电阻的同时增加栅极金属与衬底的粘附性，提高栅极稳定性；同时栅极连接结构可以作为栅极与外接器件之间的连接桥梁，一方面可以降低栅极直接与外接器件连接时的工艺难度，降低半导体器件的封装难度，提升封装效率；另一方面由于栅极连接结构位于无源区，通过栅极连接结构与外接器件连接还可以避免影响有源区正常工作，保证半导体正常工作；进一步的，还可以通过栅极连接结构调整半导体器件的功率和频率，一方面可以在满足不同频率和功率设计时，大大降低工业成本；另一方面可以在兼顾功率和频率特性的同时，保证栅极结构稳定、性能稳定。并且，由于栅极连接结构与栅极同层设置且材料相同，增设栅极连接结构不会增加半导体器件的膜层设置，保证半导体器件结构简单；并且栅极连接结构与栅极可以在同一工艺中制备得到，增加栅极连接结构并不会增加半导体器件的制备工艺，保证半导体器件制备工艺简单。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种半导体器件，其特征在于，包括有源区以及围绕所述有源区的无源区；所述半导体器件还包括：
衬底；
位于所述衬底一侧且位于所述有源区的至少两个栅极，至少两个所述栅极包括第一栅极和第二栅极；
位于所述衬底一侧且位于所述无源区的至少一个栅极连接结构，所述栅极连接结构分别与所述第一栅极和所述第二栅极接触电连接；所述栅极连接结构和与其接触连接的所述栅极一体设置。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括第一电极和第二电极；所述第二电极至少包括第二甲电极和第二乙电极；
沿第一方向，所述第二甲电极、第一栅极、所述第一电极、所述第二栅极和所述第二乙电极依次设置；所述第一方向与所述衬底所在平面平行。
3.根据权利要求1所述的半导体器件，其特征在于，所述栅极连接结构包括第一连接分部、第二连接分部和第三连接分部；
所述第一连接部分沿第二方向延伸且与所述第一栅极连接；所述第二方向与所述第一方向相交且与所述衬底所在平面平行；
所述第三连接分部沿所述第二方向延伸且与所述第二栅极连接；
所述第二连接分部沿所述第一方向延伸且分别与所述第一连接分部和所述第三连接分部连接；
所述第一连接分部在所述第一方向上的延伸宽度大于所述第一栅极在所述第一方向上的延伸宽度；
所述第三连接分部在所述第一方向上的延伸宽度大于所述第二栅极在所述第一方向上的延伸宽度；
所述第二连接分部在所述二方向上的延伸宽度大于所述第一连接分部以及所述第三连接分部在所述第一方向上的延伸宽度。
4.根据权利要求3所述的半导体器件，其特征在于，同一所述栅极连接结构中，所述第一连接分部远离所述第三连接分部一侧的边界与所述第三连接分部远离所述第一连接分部一侧的边界之间的距离为L1；
所述第二甲电极与所述第二乙电极之间的距离为L2；
其中，L1＜L2。
5.根据权利要求3所述的半导体器件，其特征在于，所述第二连接分部靠近所述有源区一侧的边界与所述有源区之间的距离L3满足10μm≤L3≤100μm。
6.根据权利要求3所述的半导体器件，其特征在于，所述第二连接分部的边角包括倒角或者圆弧角。
7.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极与所述第二栅极关于第一对称轴对称；
所述栅极连接结构关于第二对称轴对称，且所述第二对称轴与所述第一对称轴为同一对称轴。
8.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述无源区且位于所述栅极连接结构远离所述有源区一侧的栅极键合盘，所述栅极键合盘与所述栅极连接结构通过过孔电连接。
9.根据权利要求8所述的半导体器件，其特征在于，所述栅极连接结构中形成有开口，所述开口与所述栅极连接结构边界之间的最小距离L4满足L4≥1μm；
所述开口中填充有键合连接金属，所述栅极键合盘与所述键合连接金属通过所述过孔电连接。
10.一种半导体器件的制备方法，用于制备权利要求1-9任一项所述的半导体器件，其特征在于，包括：
提供衬底；
在所述衬底一侧且在所述有源区制备至少两个栅极，至少两个所述栅极包括第一栅极和第二栅极；
在所述衬底一侧且在所述无源区制备至少一个栅极连接结构，所述栅极连接结构分别与所述第一栅极和所述第二栅极接触电连接；所述栅极连接结构和与其接触连接的所述栅极一体设置。
CN202011593625.5A 2020-12-29 2020-12-29 一种半导体器件及其制备方法 Pending CN114695531A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011593625.5A CN114695531A (zh) 2020-12-29 2020-12-29 一种半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011593625.5A CN114695531A (zh) 2020-12-29 2020-12-29 一种半导体器件及其制备方法

Publications (1)

Publication Number Publication Date
CN114695531A true CN114695531A (zh) 2022-07-01

Family

ID=82132502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011593625.5A Pending CN114695531A (zh) 2020-12-29 2020-12-29 一种半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN114695531A (zh)

Similar Documents

Publication Publication Date Title
JP5076278B2 (ja) 電界効果トランジスタ
JP5087818B2 (ja) 電界効果トランジスタ
JP2006269939A5 (zh)
JP2010278280A (ja) 高周波半導体装置
CN113451396B (zh) 一种半导体器件及其制备方法
CN110970498B (zh) 一种半导体器件及其制备方法
CN112736136B (zh) 一种半导体器件及其制备方法
WO2020239122A1 (zh) 半导体器件、其制备方法及半导体封装结构
WO2022143304A1 (zh) 一种半导体器件及其制备方法
CN114695531A (zh) 一种半导体器件及其制备方法
US11728419B2 (en) High electron mobility transistor
JP2010245351A (ja) 半導体装置
EP2988334A2 (en) Field effect transistor and semiconductor device
JP2022088180A (ja) 半導体装置、半導体装置の製造方法及び電子装置
CN113497137A (zh) 一种半导体器件及其制备方法
WO2024120124A1 (zh) 一种半导体器件及其制备方法
US20240178296A1 (en) Semiconductor device and method for manufacturing the same
CN111354640A (zh) 一种半导体器件及其制备方法
CN118281051A (zh) 一种半导体器件
WO2024141082A1 (zh) 一种半导体器件
CN118281062A (zh) 一种半导体器件
CN218414587U (zh) 插指栅结构的hemt射频器件
WO2023125202A1 (zh) 一种半导体器件
CN118281048A (zh) 一种半导体器件的制备方法
WO2023197213A1 (zh) 半导体器件及其工作方法、电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination