CN114695386A - 一种阵列基板及显示面板 - Google Patents

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Abstract

本申请实施例公开了一种阵列基板及显示面板，阵列基板包括多条数据线、与数据线异层设置的有源层、与数据线和有源层异层设置的栅极、与数据线相连的源极以及与数据线和源极间隔设置的漏极；有源层包括依次连接的第一连接段、第二连接段和第三连接段，第一连接段与源极接触，第一连接段与数据线重叠设置，第三连接段位于相邻两条数据线之间，第二连接段与数据线部分重叠；栅极与有源层重叠设置；漏极与有源层裸露于相邻两条数据线之间的部分重叠，漏极与有源层裸露于相邻两条数据线之间的部分接触，可以降低漏极与有源层之间的接触电阻，提高薄膜晶体管的响应速度。

Description

一种阵列基板及显示面板
技术领域
本申请涉及显示领域，具体涉及一种阵列基板及显示面板。
背景技术
随着科技的发展，元宇宙(Metaverse)概念进入人们的视野，元宇宙是利用科技手段进行链接与创造的，与现实世界映射与交互的虚拟世界，具备新型社会体系的数字生活空间。由于元宇宙概念持续火热，受到资本和市场的强烈关注，作为下一代互联网发展方向，吸引各方软硬件着力开发。其中，微型显示屏幕是虚拟现实(Virtual Reality，VR)设备、增强现实(Augmented Reality，AR)设备等硬件实现交互的基础，也是进入“元宇宙”的核心技术之一。
微型显示屏幕决定了VR设备的分辨率以及易眩晕程度。要想提高VR设备的显示清晰程度，需要提高屏幕的分辨率，增加更多的像素点。为了提高屏幕的分辨率，需要将像素间距尽可能的减小，相应地，阵列基板的遮光区域也需要尽可能的减少，例如，数据线、扫描线、薄膜晶体管等需要尽可能的减小。
然而，当将薄膜晶体管的大小压缩到极致时，薄膜晶体管的有源层也会缩小，相应地，有源层延伸至漏极下方的部分也会变小，此时，漏极与其下方的有源层的接触面积较小，这会导致漏极与有源层的接触电阻高，降低薄膜晶体管的响应速度。
发明内容
本申请实施例提供一种阵列基板及显示面板，可以解决薄膜晶体管的漏极与有源层的接触电阻高，导致薄膜晶体管的响应速度慢的技术问题。
本申请实施例提供一种阵列基板，包括：
多条数据线；
有源层，与所述数据线异层设置，所述有源层包括依次连接的第一连接段、第二连接段和第三连接段，所述第一连接段与所述数据线在垂直于所述阵列基板的方向上重叠设置，所述第三连接段位于相邻两条所述数据线之间，所述第二连接段连接所述第一连接段与所述第三连接段，所述第二连接段与所述数据线在垂直于所述阵列基板的方向上部分重叠；
栅极，与所述数据线和所述有源层异层设置，且所述栅极与所述有源层在垂直于所述阵列基板的方向上重叠设置；
源极，与所述数据线相连，且所述源极与所述第一连接段接触；以及
漏极，与所述数据线和所述源极间隔设置，所述漏极与所述有源层裸露于相邻两条所述数据线之间的部分在垂直于所述阵列基板的方向上重叠，所述漏极与所述有源层裸露于相邻两条数据线之间的部分接触。
可选的，在本申请的一些实施例中，所述第二连接段呈直线型，所述第二连接段的延伸方向与所述数据线的延伸方向相交。
可选的，在本申请的一些实施例中，所述第二连接段的延伸方向和所述数据线的延伸方向的夹角为7°-22°。
可选的，在本申请的一些实施例中，所述第二连接段包括依次连接的多条子连接段。
可选的，在本申请的一些实施例中，所述子连接段呈直线型，所述子连接段的延伸方向与所述数据线的延伸方向相交。
可选的，在本申请的一些实施例中，所述子连接段的延伸方向与所述数据线的延伸方向之间具有倾斜夹角，多条所述子连接段的倾斜夹角由所述第一连接段朝所述第三连接段的方向呈渐增设置。
可选的，在本申请的一些实施例中，所述第二连接段呈弧型。
可选的，在本申请的一些实施例中，所述漏极和所述数据线之间设有绝缘层，所述漏极的局部与相邻的所述数据线重叠设置。
可选的，在本申请的一些实施例中，所述源极和所述数据线同层设置，所述漏极和所述数据线异层设置。
可选的，在本申请的一些实施例中，所述阵列基板还包括基板、栅极绝缘层、第一层间绝缘层和第二层间绝缘层，所述有源层设于所述基板上，所述栅极绝缘层覆盖于所述有源层上，所述栅极设于所述栅极绝缘层上，所述第一层间绝缘层覆盖于所述栅极上，所述源极设于所述第一层间绝缘层上，所述第二层间绝缘层覆盖于所述源极上，所述漏极设于所述第二层间绝缘层上；或者，
所述阵列基板还包括基板、栅极绝缘层、第一层间绝缘层和第二层间绝缘层，所述有源层设于所述基板上，所述栅极绝缘层覆盖于所述有源层上，所述栅极设于所述栅极绝缘层上，所述第一层间绝缘层覆盖于所述栅极上，所述漏极设于所述第一层间绝缘层上，所述第二层间绝缘层覆盖于所述漏极上，所述源极设于所述第二层间绝缘层上。
可选的，在本申请的一些实施例中，相邻两条所述数据线之间的距离小于7微米。
本申请实施例还提供一种显示面板，包括液晶层、对侧基板以及如上所述的阵列基板，所述阵列基板和所述对侧基板相对设置，所述液晶层设于所述阵列基板和所述对侧基板之间。
本申请实施例采用一种阵列基板及显示面板，通过使有源层的第二连接段的一部分与数据线重叠设置，第二连接段的另一部分位于相邻两条数据线之间，第三连接段位于相邻两条数据线之间，可以增加有源层裸露于相邻两条数据线之间的部分的面积，漏极与有源层裸露于相邻两条数据线之间的部分接触，从而提高漏极与有源层之间的接触面积，降低漏极与有源层之间的接触电阻，有效提高薄膜晶体管的响应速度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的第一种阵列基板的剖视结构示意图；
图2是本申请实施例提供的阵列基板的平面结构示意图一；
图3是本申请实施例提供的第一种有源层的平面结构示意图；
图4是本申请实施例提供的第二种有源层的平面结构示意图；
图5是本申请实施例提供的第三种有源层的平面结构示意图；
图6是本申请实施例提供的有源层、扫描线和栅极叠加后的平面结构示意图；
图7是本申请实施例提供的有源层、扫描线、栅极、数据线、源极和漏极叠加后的平面结构示意图；
图8是本申请对比实施例提供的阵列基板的平面结构示意图；
图9是本申请实施例提供的第二种阵列基板的剖视结构示意图；
图10是本申请实施例提供的阵列基板的平面结构示意图二；
图11是本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种阵列基板及显示面板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图1至图3，本申请实施例提供一种阵列基板10，包括多条数据线DL和源极SE，多条数据线DL沿第一方向X间隔设置，数据线DL沿第二方向Y延伸设置。第一方向X和第二方向Y相交，第一方向X和第二方向Y具体可以但不限于呈垂直设置。源极SE与数据线DL相连，即源极SE与数据线DL接触，也即源极SE与数据线DL电性连接，每一条数据线DL可以连接有一个或多个源极SE。
如图1至图3所示，阵列基板10还包括有源层400，与数据线DL异层设置，即有源层400与数据线DL位于不同层结构。有源层400包括依次连接的第一连接段410、第二连接段420和第三连接段430，第二连接段420连接第一连接段410和第三连接段430，第一连接段410与源极SE接触，即第一连接段410与源极SE电性连接。第一连接段410与数据线DL在垂直于阵列基板10的方向上重叠设置。第二连接段420与数据线DL在垂直于阵列基板10的方向上部分重叠，即第二连接段420的一部分与数据线DL在垂直于阵列基板10的方向上重叠设置，第二连接段420的另一部分位于相邻两条数据线DL之间。本申请实施例通过将第二连接段420的一部分与数据线DL在垂直于阵列基板10的方向上重叠设置，可以减小阵列基板10的遮光区域；通过将第二连接段420的另一部分延伸至相邻两条数据线DL之间，可以增大有源层400裸露于相邻两条数据线DL之间的部分的面积。第三连接段430位于相邻两条数据线DL之间，第二连接段420延伸至相邻两条数据线DL之间的部分和第三连接段430裸露于相邻两条数据线DL之间。
如图1至图3所示，阵列基板10还包括栅极GE和漏极DE，栅极GE与数据线DL和有源层400异层设置，栅极GE与有源层400在垂直于阵列基板10的方向上重叠设置；漏极DE与数据线DL和源极SE间隔设置，漏极DE与有源层400裸露于相邻两条数据线DL之间的部分在垂直于阵列基板10的方向上重叠，漏极DE与有源层400裸露于相邻两条数据线DL之间的部分接触，即漏极DE与有源层400裸露于相邻两条数据线DL之间的部分电性连接。
本申请实施例的阵列基板10设有薄膜晶体管T，薄膜晶体管T包括上述有源层400、栅极GE、源极SE和漏极DE，为了尽可能的减小阵列基板10的遮光区域，本申请将第二连接段420的一部分和第一连接段410设置为与数据线DL在垂直于阵列基板10的方向上重叠。由于薄膜晶体管T的尺寸非常小，若仅仅是通过第三连接段430与漏极DE接触，则漏极DE与有源层400的接触面积较小，这会导致漏极DE与有源层400的接触电阻高，降低薄膜晶体管T的响应速度。为了避免上述问题，本申请通过将第二连接段420的另一部分裸露于相邻两条数据线DL之间，即将第二连接段420延伸至相邻两条数据线DL之间，使得第二连接段420延伸至相邻两条数据线DL之间的部分和第三连接段430裸露于相邻两条数据线DL之间，漏极DE与有源层400裸露于相邻两条数据线DL之间的部分接触，提高漏极DE与有源层400之间的接触面积，降低漏极DE与有源层400之间的接触电阻，有效提高薄膜晶体管T的响应速度。
具体的，如图2至图5所示，第一连接段410的延伸方向与数据线DL的延伸方向相同，第三连接段430的延伸方向与数据线DL的延伸方向相交，具体来说，第一连接段410的延伸方向为第二方向，第三连接段的延伸方向为第一方向。
具体的，如图2和图3所示，第二连接段420为直线型，第二连接段420的延伸方向与数据线DL的延伸方向相交，即第二连接段420相对于数据线DL倾斜设置，从而使得第二连接段420的一部分与数据线DL在垂直于阵列基板10的方向上重叠设置，第二连接段420的另一部分位于相邻两条数据线DL之间。
具体的，图3所示的实施例中，第二连接段420为直线型，且第二连接段420相对于数据线DL倾斜设置，若第二连接段420的延伸方向与数据线DL的延伸方向的夹角α过小，则无法很好地提高漏极DE与有源层400之间的接触面积；若第二连接段420的延伸方向与数据线DL的延伸方向的夹角α过大，则容易导致有源层400裸露于相邻两条数据线DL之间的部分的面积过大，影响阵列基板10的开口率。为了解决上述问题，宜将第二连接段420的延伸方向与数据线DL的延伸方向的夹角α控制在7°-22°，既能有效提高漏极DE与有源层400之间的接触面积，又能保证阵列基板10的开口率。在此实施例中，第二连接段420的延伸方向与数据线DL的延伸方向的夹角α可以为7°、10°、12°、14°、16°、18°、20°或22°，当然，根据实际情况的选择和具体需求设置，第二连接段420的延伸方向与数据线DL的延伸方向的夹角α可以做适当调整，在此不做唯一限定。
可以理解的是，第二连接段420可以按照图3的方式设置，第二连接段420具体也可以按照其他方式设置，只要保证第二连接段420的一部分与数据线DL在垂直于阵列基板10的方向上重叠，第二连接段420的另一部分位于相邻两条数据线DL之间即可，例如，第二连接段420也可以按照图4和图5的方式设置，在此不做唯一限定。
具体的，如图2和图4所示，第二连接段420可以包括依次连接的多条子连接段421，本实施例中，第二连接段420包括三条子连接段421，当然，根据实际情况的选择和具体需求设置，第二连接段420可以包括两条、四条或更多子连接段421，子连接段421的具体数量可以做适当调整，在此不做唯一限定。
具体的，如图2和图4所示，子连接段421为直线型，子连接段421的延伸方向与数据线DL的延伸方向相交，即子连接段421相对于数据线DL倾斜设置。每一条子连接段421的一部分与数据线DL在垂直于阵列基板10的方向上重叠设置，子连接段421的另一部分位于相邻两条数据线DL之间，如此设置，使得第二连接段420的一部分与数据线DL在垂直于阵列基板10的方向上重叠设置，第二连接段420的另一部分位于相邻两条数据线DL之间。当然，根据实际情况的选择和具体需求设置，子连接段421也可以为弧形，在此不做唯一限定。
具体的，如图2和图4所示，子连接段的延伸方向与数据线的延伸方向之间具有倾斜夹角β，若子连接段421的倾斜夹角β过小，则无法很好地提高漏极DE与有源层400之间的接触面积；若子连接段421的倾斜夹角β过大，则容易导致有源层400裸露于相邻两条数据线DL之间的部分的面积过大，影响阵列基板10的开口率。为了解决上述问题，宜将子连接段421的倾斜夹角β控制在7°-22°，既能有效提高漏极DE与有源层400之间的接触面积，又能保证阵列基板10的开口率。在此实施例中，子连接段421的倾斜夹角β可以为7°、10°、12°、14°、16°、18°、20°或22°，当然，根据实际情况的选择和具体需求设置，子连接段421的倾斜夹角β可以做适当调整，在此不做唯一限定。
具体的，如图2和图4所示，多条子连接段421的倾斜夹角β由第一连接段410朝第三连接段430的方向呈渐增设置。此结构下，由第一连接段410朝第三连接段430的方向，子连接段421延伸至相邻两条数据线DL之间的部分占对应子连接段421的面积比逐渐增加，进一步说明，图4实施例所示的有源层400中，第二连接段420包括三条子连接段421，由第一连接段410朝第三连接段430的方向依次为第一条子连接段421、第二条子连接段421和第三条子连接段421，第一条子连接段421延伸至相邻两条数据线DL之间的部分占第一条子连接段421的面积比小于第二条子连接段421延伸至相邻两条数据线DL之间的部分占第二条子连接段421的面积比，第二条子连接段421延伸至相邻两条数据线DL之间的部分占第二条子连接段421的面积比小于第三条子连接段421延伸至相邻两条数据线DL之间的部分占第三条子连接段421的面积比。
阵列基板10在实际制作过程中，漏极DE会通过接触孔与下方的有源层400接触，为了防止漏极DE与其他走线导通，接触孔会做的比较小，接触孔并无法完全裸露有源层400裸露于相邻两条数据线DL之间的部分，有源层400对应数据线DL的边缘部分不能裸露于接触孔中，因此，有源层400越靠近漏极DE的部分越容易与漏极DE接触。本申请实施例的有源层400中，多条子连接段421的倾斜夹角β由第一连接段410朝第三连接段430的方向呈渐增设置，离漏极DE越远的子连接段421的裸露于相邻两条数据线DL之间的部分与漏极DE接触的概率比较低，对于这部分子连接段421的倾斜夹角β设置的较小，可以减少这部分子连接段421裸露于相邻两条数据线DL之间的面积；而离漏极DE越近的子连接段421的裸露于相邻两条数据线DL之间的部分与漏极DE接触的概率比较高，对于这部分子连接段421的倾斜夹角β设置的较大，可以增大这部分子连接段421裸露于相邻两条数据线DL之间的面积，通过上述设置，可以将有源层400的尺寸控制在一个合适的尺寸范围里，既能保证有源层400的小型化设计，又能降低漏极DE与有源层400之间的接触电阻，有效提高薄膜晶体管T的响应速度。
具体的，如图2和图5所示，第二连接段420呈弧型，使得第二连接段420的一部分与数据线DL在垂直于阵列基板10的方向上重叠设置，第二连接段420的另一部分位于相邻两条数据线DL之间。在此实施例中，第二连接段420可以由一个弧、两个弧或更多弧形成，在此不做唯一限定。
具体的，如图1、图2和图6所示，阵列基板10还包括多条栅线GL，栅线GL与栅极GE同层设置且相连，即栅极GE与栅线GL接触，也即栅极GE与栅线GL电性连接。多条栅线GL沿第二方向Y间隔设置，栅线GL沿第一方向X延伸设置，栅线GL和数据线DL相交，多条栅线GL和多条数据线DL限定出多个子像素区域sp，第二连接段420的一部分与数据线DL在垂直于阵列基板10的方向上重叠。其中，结合图4来看，当第二连接段420包括多个子连接段421时，每一个子连接段421的一部分与数据线DL在垂直于阵列基板10的方向上重叠。
具体的，如图1、图2和图7所示，源极SE与第一连接段410在垂直于阵列基板10的方向上重叠设置，源极SE与第一连接段410接触；漏极DE与第三连接段430在垂直于阵列基板10的方向上重叠设置，漏极DE与第三连接段430接触；栅极GE与第二连接段420在垂直于阵列基板10的方向上重叠设置，且栅极GE与有源层400间隔设置，此结构下，栅极GE、有源层400、源极SE和漏极DE组成薄膜晶体管T。
具体的，如图1至图5所示，第一连接段410包括第一离子重掺杂区411和第一离子轻掺杂区412，第一离子轻掺杂区412设于第一离子重掺杂区411和第二连接段420之间，第一离子重掺杂区411的离子掺杂浓度高于第一离子掺杂区的离子掺杂浓度，源极SE与第一离子重掺杂区411接触。此结构下，可以提高薄膜晶体管T的载流子迁移率与高输出电流等特性。
具体的，如图1至图5所示，第三连接段430包括第二离子重掺杂区431和第二离子轻掺杂区432，第二离子轻掺杂区432设于第二离子重掺杂区431和第二连接段420之间，第二离子重掺杂区431的离子掺杂浓度高于第二离子掺杂区的离子掺杂浓度，漏极DE与第二离子重掺杂区431接触。此结构下，可以提高薄膜晶体管T的载流子迁移率与高输出电流等特性。
具体的，如图1至图5所示，第一离子重掺杂区411、第一离子轻掺杂区412、第二离子重掺杂区431和第二离子轻掺杂区432所掺杂的离子可以为N型掺杂离子，N型掺杂离子具体可以包括磷、砷等元素。当然，根据实际情况的选择和具体需求设置，第一离子重掺杂区411、第一离子轻掺杂区412、第二离子重掺杂区431和第二离子轻掺杂区432所掺杂的离子可以为P型掺杂离子，P型掺杂离子具体可以包括硼、镓等元素。
图8是本申请对比实施例提供的阵列基板，阵列基板包括数据线dl、扫描线gl、薄膜晶体管t和像素电极(未示出)，薄膜晶体管t为双栅薄膜晶体管t。薄膜晶体管t包括有源层41、两个栅极ge、源极se和漏极de，其中，有源层41呈U型，栅线设于有源层41上方，数据线dl、源极se和漏极de同层设置，源极se通过第一接触孔ch1与有源层41的一端连接，漏极de位于相邻两条数据线dl之间，漏极de通过第二接触孔ch2与有源层41的另一端连接，漏极de还通过第三接触孔ch3与像素电极连接。如图8所示，为了避免漏极de和数据线dl短接，漏极de和数据线dl之间需要保持一定的距离，这会增加像素间距，不利于分辨率的提高，具体来说，数据线dl的宽度为L1，漏极de与一个相邻的数据线dl的间距为L2，漏极de的宽度为L3，漏极de与另一个相邻数据线dl的间距为L4，由一个数据线dl、与该数据线dl电性连接的晶体管及像素电极等构成的子像素区域的宽度为L1+L2+L3+L4。受限于面板曝光等的制程能力，数据线dl最小只能做到1.5微米左右，接触孔尺寸最小为2微米-5微米左右，导致L1+L2+L3+L4的取值最小为7微米-8微米，对应地，分辨率最大只能到达1000ppi左右，分辨率为1000ppi左右无法满足虚拟现实技术沉浸感的需求。
具体的，如图1和图2所示，本申请实施例的阵列基板10中，源极SE与数据线DL同层设置，漏极DE和数据线DL异层设置，且所述漏极DE和所述数据线DL之间设有绝缘层IL，即漏极DE和数据线DL位于不同层结构，漏极DE和数据线DL之间并不会短接，在实际生产过程中，不需要考虑漏极DE和数据线DL之间是否需要保持一个安全距离，只需要保证相邻两个漏极DE之间保持一定的距离D。在此实施例中，数据线DL的间距为L5，相邻两个数据线DL的间距为L6，子像素区域sp的宽度为L5+L6，在现有的制程能力条件下，L5+L6的取值最小可以为4微米左右，由于子像素区域sp的宽度大大降低，可以将分辨率提升至1500ppi以上，分辨率甚至能达到2000以上，从而使得显示面板的分辨率显著提高，满足虚拟现实领域对高分辨率的需求。此外，本申请实施例的阵列基板10中，薄膜晶体管T为单栅结构，相比于图8所示的阵列基板10，本申请实施例的阵列基板10的开口率更大。
具体的，如图1和图2所示，阵列基板10还包括基板100、栅极绝缘层500、第一层间绝缘层600和第二层间绝缘层700，有源层400设于基板100上，栅极绝缘层500覆盖于有源层400上，栅极GE设于栅极绝缘层500上，第一层间绝缘层600覆盖于栅极GE上，源极SE设于第一层间绝缘层600上，第二层间绝缘层700覆盖于源极SE上，漏极DE设于第二层间绝缘层700上。此结构下，通过将源极SE(数据线DL)和漏极DE设置于不同层结构上，有利于减小子像素区域sp的宽度，从而使得显示面板的分辨率显著提高。
具体的，如图1和图2所示，栅极绝缘层500和第一层间绝缘层600设有第一过孔CH1，源极SE通过第一过孔CH1与有源层400的第一连接段410接触，具体来说，源极SE通过第一过孔CH1与第一离子重掺杂区411接触，从而使得源极SE与有源层400电性连接。栅极绝缘层500、第一层间绝缘层600和第二层间绝缘层700设有第二过孔CH2，漏极DE通过第二过孔CH2与有源层400的第三连接段430接触，具体来说，漏极DE通过第二过孔CH2与第二离子重掺杂区431接触，从而使得漏极DE与有源层400电性连接。
具体的，如图1和图2所示，阵列基板10还包括第一平坦层800、像素电极PE、保护层900、公共电极CE和第二平坦层910，第一平坦层800覆盖于漏极DE和第二层间绝缘层700上，像素电极PE设于第一平坦层800上且与漏极DE接触，即像素电极PE和漏极DE电性连接，保护层900覆盖于像素电极PE和第一平坦层800上，公共电极CE设于保护层900上，第二平坦层910设于保护层900和公共电极CE上，第二平坦层910用于填充保护层900上的凹陷区域，从而提供平坦区域以供间隔物站立。
具体的，如图1和图2所示，第一平坦层800上设有第三过孔CH3，像素电极PE通过第三过孔CH3与漏极DE接触，即像素电极PE与漏极DE电性连接。
具体的，如图2和图9所示，阵列基板10还包括基板100、栅极绝缘层500、第一层间绝缘层600和第二层间绝缘层700，有源层400设于基板100上，栅极绝缘层500覆盖于有源层400上，栅极GE设于栅极绝缘层500上，第一层间绝缘层600覆盖于栅极GE上，漏极DE设于第一层间绝缘层600上，第二层间绝缘层700覆盖于漏极DE上，源极SE设于第二层间绝缘层700上。此结构下，通过将源极SE(数据线DL)和漏极DE设置于不同层结构上，有利于减小子像素区域sp的宽度，从而使得显示面板的分辨率显著提高。
具体的，如图2和图9所示，栅极绝缘层500、第一层间绝缘层600和第二层间绝缘层700设有第一过孔CH1，源极SE通过第一过孔CH1与有源层400的第一连接段410接触，具体来说，源极SE通过第一过孔CH1与第一离子重掺杂区411接触，从而使得源极SE与有源层400电性连接。栅极绝缘层500和第一层间绝缘层600设有第二过孔CH2，漏极DE通过第二过孔CH2与有源层400的第三连接段430接触，具体来说，漏极DE通过第二过孔CH2与第二离子重掺杂区431接触，从而使得漏极DE与有源层400电性连接。
具体的，如图2和图9所示，阵列基板10还包括第一平坦层800、像素电极PE、保护层900、公共电极CE和第二平坦层910，第一平坦层800覆盖于源极SE和第二层间绝缘层700上，像素电极PE设于第一平坦层800上且与漏极DE接触，即像素电极PE和漏极DE电性连接，保护层900覆盖于像素电极PE和第一平坦层800上，公共电极CE设于保护层900上，第二平坦层910设于保护层900和公共电极CE上，第二平坦层910用于填充保护层900上的凹陷区域，从而提供平坦区域以供间隔物站立。
具体的，如图2和图9所示，第二层间绝缘层700和第一平坦层800上设有第三过孔CH3，像素电极PE通过第三过孔CH3与漏极DE接触，即像素电极PE与漏极DE电性连接。
具体的，如图1和图9所示，阵列基板10还包括遮光层200和缓冲层300，遮光层200设于基板100上且对应有源层400设置，缓冲层300覆盖于遮光层200和基板100上，有源层400设于缓冲层300上，栅极绝缘层500覆盖于有源层400和缓冲层300上。
具体的，如图10所示，图10所示的实施例与图2所示的实施例的区别主要在于：图2所示的实施例的阵列基板10中，漏极DE位于相邻两条数据线DL之间；而图10所示的实施例的阵列基板10中，漏极DE的局部与相邻的数据线DL在垂直于阵列基板10的方向上重叠设置，此结构下，可以提高漏极DE与有源层400裸露于相邻两条数据线DL之间的部分的重叠面积，有利于增加漏极DE与有源层400裸露于相邻两条数据线DL之间的部分的接触面积，从而降低漏极DE与有源层400之间的接触电阻，有效提高薄膜晶体管T的响应速度。
需要说明的是，本申请实施例的阵列基板10，通过采用单栅结构的薄膜晶体管T，且将漏极DE和数据线DL设置于不同层结构，使得相邻两条数据线DL之间的距离可以小于7微米，可以大大缩小子像素区域sp的宽度，有利于提高分辨率。
请参阅图11，本申请实施例还提供一种显示面板，包括液晶层30、对侧基板20以及如上所述的阵列基板10，阵列基板10和对侧基板20相对设置，液晶层30设于阵列基板10和对侧基板20之间。由于本申请实施例的显示面板包括上述所有实施例的技术方案，因此同样具备上述所有技术方案的有益效果，在此不做赘述。
以上对本申请实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (11)

1.一种阵列基板，其特征在于，包括：
多条数据线；
有源层，与所述数据线异层设置，所述有源层包括依次连接的第一连接段、第二连接段和第三连接段，所述第一连接段与所述数据线在垂直于所述阵列基板的方向上重叠设置，所述第三连接段位于相邻两条所述数据线之间，所述第二连接段连接所述第一连接段与所述第三连接段，所述第二连接段与所述数据线在垂直于所述阵列基板的方向上部分重叠；
栅极，与所述数据线和所述有源层异层设置，且所述栅极与所述有源层在垂直于所述阵列基板的方向上重叠设置；
源极，与所述数据线相连，且所述源极与所述第一连接段接触；以及
漏极，与所述数据线和所述源极间隔设置，所述漏极与所述有源层裸露于相邻两条所述数据线之间的部分在垂直于所述阵列基板的方向上重叠，所述漏极与所述有源层裸露于相邻两条数据线之间的部分接触。
2.如权利要求1所述的阵列基板，其特征在于，所述第二连接段呈直线型，所述第二连接段的延伸方向与所述数据线的延伸方向相交。
3.如权利要求2所述的阵列基板，其特征在于，所述第二连接段的延伸方向和所述数据线的延伸方向的夹角为7°-22°。
4.如权利要求1所述的阵列基板，其特征在于，所述第二连接段包括依次连接的多条子连接段。
5.如权利要求4所述的阵列基板，其特征在于，所述子连接段呈直线型，所述子连接段的延伸方向与所述数据线的延伸方向相交。
6.如权利要求5所述的阵列基板，其特征在于，所述子连接段的延伸方向与所述数据线的延伸方向之间具有倾斜夹角，多条所述子连接段的倾斜夹角由所述第一连接段朝所述第三连接段的方向呈渐增设置。
7.如权利要求1所述的阵列基板，其特征在于，所述第二连接段呈弧型。
8.如权利要求1所述的阵列基板，其特征在于，所述源极和所述数据线同层设置，所述漏极和所述数据线异层设置。
9.如权利要求8所述的阵列基板，其特征在于，所述阵列基板还包括基板、栅极绝缘层、第一层间绝缘层和第二层间绝缘层，所述有源层设于所述基板上，所述栅极绝缘层覆盖于所述有源层上，所述栅极设于所述栅极绝缘层上，所述第一层间绝缘层覆盖于所述栅极上，所述源极设于所述第一层间绝缘层上，所述第二层间绝缘层覆盖于所述源极上，所述漏极设于所述第二层间绝缘层上；或者，
所述阵列基板还包括基板、栅极绝缘层、第一层间绝缘层和第二层间绝缘层，所述有源层设于所述基板上，所述栅极绝缘层覆盖于所述有源层上，所述栅极设于所述栅极绝缘层上，所述第一层间绝缘层覆盖于所述栅极上，所述漏极设于所述第一层间绝缘层上，所述第二层间绝缘层覆盖于所述漏极上，所述源极设于所述第二层间绝缘层上。
10.如权利要求1-9任一项所述的阵列基板，其特征在于，相邻两条所述数据线之间的距离小于7微米。
11.一种显示面板，其特征在于，包括液晶层、对侧基板以及如权利要求1-10任一项所述的阵列基板，所述阵列基板和所述对侧基板相对设置，所述液晶层设于所述阵列基板和所述对侧基板之间。
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