CN114664943A - 平面高电子迁移率晶体管 - Google Patents

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Abstract

本发明公开了一种平面高电子迁移率晶体管，包括：第一半导体外延层和第二半导体外延层组成的异质结以及位于异质结界面处的二维电子气；沟槽栅的栅极沟槽底部表面位于二维电子气的底部使二维电子气截断；当栅源电压大于等于阈值电压时，被栅极导电材料层侧面和底部表面覆盖的第一半导体外延层的表面形成反型层，源漏端二维电子气导通使器件导通；栅源电压小于阈值电压时，源漏端二维电子气断开并使器件关闭。本发明能实现采用MOSFET的沟槽栅来实现对HEMTs的导通沟道的控制从而方便对阈值电压进行独立调节，方便实现常关型平面高电子迁移率晶体管；还能方便对漂移区电场进行调节从而使漂移区电场分布均匀，能提高器件的击穿电压、降低比导通电阻和尺寸。

Description

平面高电子迁移率晶体管
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种平面高电子迁移率晶体管(HEMTs)。
背景技术
氮化镓作为典型的宽禁带半导体材料，在各种研究中经常作为功率半导体器件的制造。尤其在高温高压领域的运用中，由于其具有3.4eV较大禁带宽度，具有3MV/cm高击穿电场强度，高电子迁移率和高热导率，氮化镓材料有着更加明显的优势。目前为止氮化镓主流器件还是集中在平面HEMTs的研究，此种器件的制造工艺已经逐步成熟并且已经进入市场化的阶段。但是，业界对于实现常关型氮化镓HEMTs的方式并没有统一。
现有功率器件比导通电阻(Ron,sp)与击穿电压(Breakdown Voltage)存在联系，击穿电压越高往往也会造成比较高的比导通电阻。对于传统的功率半导体器件，存在Ron,sp vs.BV的物理极限，又称作一维物理极限(1-D limit)。
发明内容
本发明所要解决的技术问题是提供一种平面高电子迁移率晶体管，能对二维电子气进行截断，从而方便对阈值电压进行独立调节，方便实现常关型平面高电子迁移率晶体管；还能方便对漂移区电场进行调节从而使漂移区电场分布均匀，能提高器件的击穿电压或在保持击穿电压的调节下降低器件的比导通电阻以及降低器件的尺寸，从而能大幅度减小器件在开通时的能量损耗；能适用于氮化镓材料，充分发挥氮化镓材料的优势，减小氮化镓器件制造的成本并且简化工艺流程。
为解决上述技术问题，本发明提供的平面高电子迁移率晶体管的器件单元包括：
第一半导体外延层和形成于所述第一半导体外延层表面的第二半导体外延层，所述第一半导体外延层和所述第二半导体外延层组成第一异质结并在所述第一异质结界面处形成二维电子气。
沟槽栅，包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层以及填充所述栅极沟槽的栅极导电材料层。
所述栅极沟槽穿过所述第二半导体外延层使所述栅极沟槽的底部表面位于所述二维电子气的底部的所述第一半导体外延层中，所述沟槽栅使所述二维电子气截断为源端二维电子气和漏端二维电子气。
源极金属层和所述栅极沟槽的第一侧面具有间距且和所述源端二维电子气形成欧姆接触。
漏极金属层和所述栅极沟槽的第二侧面具有间距且和所述漏端二维电子气形成欧姆接触。
所述栅极导电材料层连接到栅极金属层。
当所述栅极金属层和所述源极金属层之间的栅源电压大于等于阈值电压时，被所述栅极导电材料层侧面和底部表面覆盖的所述第一半导体外延层的表面形成反型层，所述反型层使所述源端二维电子气和所述漏端二维电子气导通并一起组成使所述源极金属层和所述漏极金属层导通的导电沟道并从而使器件导通。
当所述栅极金属层和所述源极金属层之间的栅源电压小于阈值电压时，所述源端二维电子气和所述漏端二维电子气断开并使器件关闭。
进一步的改进是，平面高电子迁移率晶体管为增强型器件，所述阈值电压大于0V。
进一步的改进是，所述第一半导体外延层采用宽禁带半导体材料，所述第二半导体外延层采用宽禁带半导体材料。
进一步的改进是，所述第一半导体外延层的材料包括氮化镓，所述第二半导体外延层的材料包括铝镓氮。
进一步的改进是，所述第一半导体外延层形成于缓冲层上，所述缓冲层形成于衬底上。
进一步的改进是，所述衬底的材料包括硅或蓝宝石。
进一步的改进是，漂移区位于所述漏极金属层和所述栅极沟槽的第二侧面之间，在所述漂移区中设置有电荷平衡结构，在反偏时，所述电荷平衡结构使得所述漂移区电场分布均匀。
进一步的改进是，所述电荷平衡结构包括：
在所述漂移区的所述第二半导体外延层表面设置有第三半导体外延层，所述第三半导体外延层的材料包括氮化镓。
所述第三半导体外延层和所述第二半导体外延层形成的第二异质结的界面处会形成束缚电荷，通过所述第二异质结的界面处的束缚电荷调节所述漂移区电场分布并使所述漂移区电场分布均匀。
进一步的改进是，所述第三半导体外延层连续覆盖在所述漂移区的所述第二半导体外延层表面。
进一步的改进是，在所述漂移区的所述第二半导体外延层表面上所述第三半导体外延层分成一个以上的第三半导体外延层子段以及一个以上的第三半导体外延层间隔区，所述第三半导体外延层子段和所述第三半导体外延层间隔区交替排列在所述漂移区的所述第二半导体外延层表面上。
进一步的改进是，所述第三半导体外延层子段的数量为1个，所述第三半导体外延层间隔区的数量为1个。
从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第三半导体外延层子段和所述第三半导体外延层间隔区依次排列；或者，从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第三半导体外延层间隔区和所述第三半导体外延层子段依次排列。
进一步的改进是，所述第三半导体外延层子段的数量大于1个，所述第三半导体外延层间隔区的数量比所述第三半导体外延层子段的数量少一个。
从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第三半导体外延层子段和所述第三半导体外延层间隔区依次排列。
进一步的改进是，所述第三半导体外延层子段通过外延生长形成所述第三半导体外延层之后对所述第三半导体外延层进行选择性刻蚀形成。
进一步的改进是，所述第三半导体外延层的厚度为5nm以下。
进一步的改进是，所述电荷平衡结构包括：
从所述栅极沟槽的第二侧面到所述漏极金属层的方向上所述第二半导体外延层的厚度具有变化的结构，通过调节所述第二半导体外延层的厚度调节所述第一异质结的界面处的束缚电荷密度并从而所述漂移区电场分布并使所述漂移区电场分布均匀。
进一步的改进是，从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，根据厚度不同所述第二半导体外延层分成二个以上的第二半导体外延层子段。
进一步的改进是，从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，各所述第二半导体外延层子段的厚度依次增加或者依次减少或者先依次增加并在增加到最大值后再依次减少或者先依次减少并在减少到最小值后再依次增加。
进一步的改进是，各所述第二半导体外延层子段是在所述第二半导体外延层一次形成之后，再通过刻蚀工艺得到对应的所述第二半导体外延层子段的厚度。
或者，各所述第二半导体外延层子段是通过多次外延加刻蚀工艺形成。
进一步的改进是，各所述第二半导体外延层子段的长度相同或不同。
进一步的改进是，从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第二半导体外延层的厚度按照一次函数逐渐增加或者按照一次函数逐渐减少或者先按照一次函数逐渐增加并在增加到最大值后再按照一次函数逐渐减少或者先按照一次函数逐渐减少并在减少到最小值后再按照一次函数逐渐增加。
进一步的改进是，所述栅介质层的材料包括氧化硅或氧化铝；
所述栅极导电材料层包括多晶硅栅或者金属栅。
进一步的改进是，所述第一半导体外延层具有第一导电类型掺杂或者具有第二导电类型掺杂或者为非掺杂。
本发明通过形成沟槽栅并将沟槽栅的栅极沟槽的底部穿到二维电子气之下，能实现对二维电子气截断，使得源漏之间的导通沟道的形成不是由二维电子气控制，而是通过沟槽栅控制，通过沟槽栅对第一半导体外延层进行反型形成的反型层来实现导通沟道的导通和关断的控制，即本发明能实现采用MOSFET的沟槽栅来实现对HEMTs的导通沟道的控制，这样，能使平面高电子迁移率晶体管和MOSFET一样都是通过沟槽栅来控制导通沟道的导通和关断，从而能方便对平面高电子迁移率晶体管的阈值电压进行独立调节，如通过调节沟槽栅的栅极导电材料层的功函数、栅介质层的厚度以及第一半导体外延层的掺杂类型和掺杂浓度就能调节器件的阈值电压，而且方便实现常关型平面高电子迁移率晶体管；而现有平面高电子迁移率晶体管的二维电子气都是导通的，为常开型器件，而本发明方便实现常关型平面高电子迁移率晶体管。
另外，本发明能在沟槽栅和漏极金属层之间的漂移区形成电荷平衡结构并通过电荷平衡结构来调节漂移区的电场分布从而能方便得到分布均匀漂移区电场，从而能提高器件的击穿电压或在保持击穿电压的调节下降低器件的比导通电阻以及降低器件的尺寸，从而能大幅度减小器件在开通时的能量损耗；本发明能适用于氮化镓材料，充分发挥氮化镓材料的优势，减小氮化镓器件制造的成本并且简化工艺流程。
本发明氮化镓功率器件结构可以方便地进行阈值电压的调控，从而制造增强型晶体管，使其应用场景更加广泛；与传统高电子迁移率晶体管相比，在相同击穿电压下，其比导通电阻现有的功率器件有大幅度的降低，可以大幅度减小功率半导体器件的功率损耗，节能减排；同时充分发挥氮化镓器件的优势，简化工艺流程，降低制造成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例平面高电子迁移率晶体管的结构示意图；
图2是本发明第二实施例平面高电子迁移率晶体管的结构示意图；
图3是本发明第三实施例平面高电子迁移率晶体管的结构示意图；
图3A是图3对应的第三半导体外延层子段的数量为1个以及第三半导体外延层间隔区的数量为1个时的第一种结构示意图；
图3B是图3对应的第三半导体外延层子段的数量为1个以及第三半导体外延层间隔区的数量为1个时的第二种结构示意图；
图3C是图3对应的第三半导体外延层子段的数量为2个以及第三半导体外延层间隔区的数量为1个时的结构示意图；
图4是本发明第四实施例平面高电子迁移率晶体管的结构示意图；
图4A是图4对应的第二半导体外延层子段的个数为2时的结构示意图；
图5是本发明第五实施例平面高电子迁移率晶体管的结构示意图；
图5A是图5对应的第二半导体外延层子段的个数为2时的结构示意图；
图6是本发明第六实施例平面高电子迁移率晶体管的结构示意图；
图7是本发明第七实施例平面高电子迁移率晶体管的结构示意图；
图8是本发明第八实施例平面高电子迁移率晶体管的结构示意图；
图9是本发明第九实施例平面高电子迁移率晶体管的结构示意图；
图10是本发明第十实施例平面高电子迁移率晶体管的结构示意图；
图11是本发明第十一实施例平面高电子迁移率晶体管的结构示意图。
具体实施方式
本发明第一实施例平面高电子迁移率晶体管：
如图1所示，是本发明第一实施例平面高电子迁移率晶体管的结构示意图；本发明第一实施例平面高电子迁移率晶体管的器件单元包括：
第一半导体外延层3和形成于所述第一半导体外延层3表面的第二半导体外延层4，所述第一半导体外延层3和所述第二半导体外延层4组成第一异质结并在所述第一异质结界面处形成二维电子气。
沟槽栅，包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层7以及填充所述栅极沟槽的栅极导电材料层8。
所述栅极沟槽穿过所述第二半导体外延层4使所述栅极沟槽的底部表面位于所述二维电子气的底部的所述第一半导体外延层中，所述沟槽栅使所述二维电子气截断为源端二维电子气和漏端二维电子气。
源极金属层5和所述栅极沟槽的第一侧面具有间距且和所述源端二维电子气形成欧姆接触。
漏极金属层6和所述栅极沟槽的第二侧面具有间距且和所述漏端二维电子气形成欧姆接触。
所述栅极导电材料层8连接到栅极金属层。
当所述栅极金属层和所述源极金属层5之间的栅源电压大于等于阈值电压时，被所述栅极导电材料层8侧面和底部表面覆盖的所述第一半导体外延层3的表面形成反型层，所述反型层使所述源端二维电子气和所述漏端二维电子气导通并一起组成使所述源极金属层5和所述漏极金属层6导通的导电沟道并从而使器件导通。
当所述栅极金属层和所述源极金属层5之间的栅源电压小于阈值电压时，所述源端二维电子气和所述漏端二维电子气断开并使器件关闭。
本发明第一实施例中，平面高电子迁移率晶体管为增强型器件，所述阈值电压大于0V。
所述第一半导体外延层3采用宽禁带半导体材料，所述第二半导体外延层4采用宽禁带半导体材料。
所述第一半导体外延层3的材料包括氮化镓，所述第二半导体外延层4的材料包括铝镓氮。
所述第一半导体外延层3形成于缓冲层2上，所述缓冲层2形成于衬底1上。所述衬底1的材料包括硅或蓝宝石。
所述栅介质层7的材料包括氧化硅或氧化铝。
所述栅极导电材料层8包括多晶硅栅或者金属栅。
所述第一半导体外延层3具有第一导电类型掺杂或者具有第二导电类型掺杂或者为非掺杂。
本发明第一实施例中，所述阈值电压能通过所述第一半导体外延层3的掺杂结构、所述栅介质层7的厚度和所述栅极导电材料层8的功函数来设置。
所述缓冲层2的作用主要是释放应力，减少氮化镓外延层的缺陷。由于氮化镓外延层即所述第一半导体外延层3和所述衬底1材料的晶格常数往往不一样，所以需要缓冲层2了消除晶格失配所引入的缺陷，比较常见的有超晶格或者渐变掺杂的类型.
铝镓氮(AlxGa1-xN)外延层即所述第二半导体外延层4的厚度和铝原子的摩尔组分决定界面处的所述二维电子气的浓度，所述第二半导体外延层4的厚度根据需要进行设计。
所述栅介质层7的要比所述二维电子气的位置深保证所述二维电子气被挖断；制造过程中，需要用刻蚀工艺来实现，所述栅极沟槽的底部比所述第二半导体外延层4的底部更深。所述栅介质层7是用沉积工艺形成的绝缘体薄膜，其厚度决定器件的阈值电压，需要良好地进行控制；与此同时，要保证沉积过程中对沟槽底部填充良好，同时保证厚度均匀。
另外，所述栅极导电材料层8的顶部还和由金属层组成的栅极金属层连接。通常还需要形成层间膜或钝化层实现所述源极金属层5、所述漏极金属层6和所述栅极金属层之间的隔离。
本发明第一实施例通过形成沟槽栅并将沟槽栅的栅极沟槽的底部穿到二维电子气之下，能实现对二维电子气截断，使得源漏之间的导通沟道的形成不是由二维电子气控制，而是通过沟槽栅控制，通过沟槽栅对第一半导体外延层3进行反型形成的反型层来实现导通沟道的导通和关断的控制，这样，能使平面高电子迁移率晶体管和MOSFET一样都是通过沟槽栅来控制导通沟道的导通和关断，从而能方便对平面高电子迁移率晶体管的阈值电压进行独立调节，如通过调节沟槽栅的栅极导电材料层8的功函数、栅介质层7的厚度以及第一半导体外延层3的掺杂类型和掺杂浓度就能调节器件的阈值电压，而且方便实现常关型平面高电子迁移率晶体管；而现有平面高电子迁移率晶体管的二维电子气都是导通的，为常开型器件，而本发明第一实施例方便实现常关型平面高电子迁移率晶体管。
本发明第二实施例平面高电子迁移率晶体管：
本发明第二实施例平面高电子迁移率晶体管和本发明第一实施例平面高电子迁移率晶体管的区别之处为，本发明第二实施例平面高电子迁移率晶体管还包括如下特征：
如图2所示，是本发明第二实施例平面高电子迁移率晶体管的结构示意图；漂移区位于所述漏极金属层6和所述栅极沟槽的第二侧面之间，在所述漂移区中设置有电荷平衡结构，在反偏时，所述电荷平衡结构使得所述漂移区电场分布均匀。图2中，所述漂移区对应的横向区域如标记201的大括号所示。
本发明第二实施例中，所述电荷平衡结构包括：
在所述漂移区的所述第二半导体外延层4表面设置有第三半导体外延层101，所述第三半导体外延层101的材料包括氮化镓。
所述第三半导体外延层101和所述第二半导体外延层4形成的第二异质结的界面处会形成束缚电荷，通过所述第二异质结的界面处的束缚电荷调节所述漂移区电场分布并使所述漂移区电场分布均匀。
所述第三半导体外延层101连续覆盖在所述漂移区的所述第二半导体外延层4表面。
所述第三半导体外延层101的厚度为5nm以下。
另外，本发明第二实施例能在沟槽栅和漏极金属层6之间的漂移区形成电荷平衡结构并通过电荷平衡结构来调节漂移区的电场分布从而能方便得到分布均匀漂移区电场，从而能提高器件的击穿电压或在保持击穿电压的调节下降低器件的比导通电阻以及降低器件的尺寸，从而能大幅度减小器件在开通时的能量损耗；本发明第二实施例能适用于氮化镓材料，充分发挥氮化镓材料的优势，减小氮化镓器件制造的成本并且简化工艺流程。
本发明第二实施例氮化镓功率器件结构可以方便地进行阈值电压的调控，从而制造增强型晶体管，使其应用场景更加广泛；与传统高电子迁移率晶体管相比，在相同击穿电压下，其比导通电阻现有的功率器件有大幅度的降低，可以大幅度减小功率半导体器件的功率损耗，节能减排；同时充分发挥氮化镓器件的优势，简化工艺流程，降低制造成本。
本发明第三实施例平面高电子迁移率晶体管：
本发明第三实施例平面高电子迁移率晶体管和本发明第二实施例平面高电子迁移率晶体管的区别之处为，本发明第三实施例平面高电子迁移率晶体管还包括如下特征：
如图3所示，是本发明第三实施例平面高电子迁移率晶体管的结构示意图；在所述漂移区的所述第二半导体外延层4表面上所述第三半导体外延层101分成一个以上的第三半导体外延层子段101a以及一个以上的第三半导体外延层间隔区101b，所述第三半导体外延层子段101a和所述第三半导体外延层间隔区101b交替排列在所述漂移区的所述第二半导体外延层4表面上。
本发明第三实施例中，所述第三半导体外延层101的数量即能为有限个，也能推广为无限个即具有无限元。
如图3A所示，是图3对应的第三半导体外延层子段的数量为1个以及第三半导体外延层间隔区的数量为1个时的第一种结构示意图；所述第三半导体外延层子段101a的数量为1个，所述第三半导体外延层间隔区101b的数量为1个。从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第三半导体外延层子段101a和所述第三半导体外延层间隔区101b依次排列。
如图3B所示，是图3对应的第三半导体外延层子段的数量为1个以及第三半导体外延层间隔区的数量为1个时的第一种结构示意图；所述第三半导体外延层子段101a的数量为1个，所述第三半导体外延层间隔区101b的数量为1个。从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第三半导体外延层间隔区101b和所述第三半导体外延层子段101a依次排列。
或者，所述第三半导体外延层子段101a的数量大于1个，所述第三半导体外延层间隔区101b的数量比所述第三半导体外延层子段101a的数量少一个。从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第三半导体外延层子段101a和所述第三半导体外延层间隔区101b依次排列。如图3C所示，是图3对应的第三半导体外延层子段的数量为2个以及第三半导体外延层间隔区的数量为1个时的结构示意图；可以看出，从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第三半导体外延层子段101a和所述第三半导体外延层间隔区101b依次排列。
本发明第四实施例平面高电子迁移率晶体管：
本发明第四实施例平面高电子迁移率晶体管和本发明第一实施例平面高电子迁移率晶体管的区别之处为，本发明第四实施例平面高电子迁移率晶体管还包括如下特征：
如图4所示，是本发明第四实施例平面高电子迁移率晶体管的结构示意图；漂移区位于所述漏极金属层6和所述栅极沟槽的第二侧面之间，在所述漂移区中设置有电荷平衡结构，在反偏时，所述电荷平衡结构使得所述漂移区电场分布均匀。图4中，所述漂移区对应的横向区域如标记201的大括号所示。
所述电荷平衡结构包括：
从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上所述第二半导体外延层4的厚度具有变化的结构，通过调节所述第二半导体外延层4的厚度调节所述第一异质结的界面处的束缚电荷密度并从而所述漂移区电场分布并使所述漂移区电场分布均匀。
从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，根据厚度不同所述第二半导体外延层4分成二个以上的第二半导体外延层子段4a。
本发明第四实施例中，从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，各所述第二半导体外延层子段4a的厚度依次减少。
各所述第二半导体外延层子段4a是在所述第二半导体外延层4一次形成之后，再通过刻蚀工艺得到对应的所述第二半导体外延层子段4a的厚度。或者，各所述第二半导体外延层子段4a是通过多次外延加刻蚀工艺形成。
各所述第二半导体外延层子段4a的长度相同或不同。
如图4A所示，是图4对应的第二半导体外延层子段的个数为2时的结构示意图；可以看出，包括两个从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上厚度依次减少的所述第二半导体外延层子段4a。
所述第二半导体外延层子段4a的数量能从有限个推广到无限个。
本发明第五实施例平面高电子迁移率晶体管：
本发明第五实施例平面高电子迁移率晶体管和本发明第四实施例平面高电子迁移率晶体管的区别之处为，本发明第五实施例平面高电子迁移率晶体管还包括如下特征：
如图5所示，是本发明第五实施例平面高电子迁移率晶体管的结构示意图；从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，各所述第二半导体外延层子段4a的厚度依次增加。
如图5A所示，是图5对应的第二半导体外延层子段的个数为2时的结构示意图；可以看出，包括两个从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上厚度依次增加的所述第二半导体外延层子段4a。
本发明第六实施例平面高电子迁移率晶体管：
本发明第六实施例平面高电子迁移率晶体管和本发明第四实施例平面高电子迁移率晶体管的区别之处为，本发明第六实施例平面高电子迁移率晶体管还包括如下特征：
如图6所示，是本发明第六实施例平面高电子迁移率晶体管的结构示意图；从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，各所述第二半导体外延层子段4a的厚度先依次增加并在增加到最大值后再依次减少。
本发明第七实施例平面高电子迁移率晶体管：
本发明第七实施例平面高电子迁移率晶体管和本发明第四实施例平面高电子迁移率晶体管的区别之处为，本发明第七实施例平面高电子迁移率晶体管还包括如下特征：
如图7所示，是本发明第七实施例平面高电子迁移率晶体管的结构示意图；从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，各所述第二半导体外延层子段4a的厚度先依次减少并在减少到最小值后再依次增加。
本发明第八实施例平面高电子迁移率晶体管：
本发明第八实施例平面高电子迁移率晶体管和本发明第四实施例平面高电子迁移率晶体管的区别之处为，本发明第八实施例平面高电子迁移率晶体管还包括如下特征：
如图8所示，是本发明第八实施例平面高电子迁移率晶体管的结构示意图；所述电荷平衡结构包括：
从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上所述第二半导体外延层4的厚度具有变化的结构，通过调节所述第二半导体外延层4的厚度调节所述第一异质结的界面处的束缚电荷密度并从而所述漂移区电场分布并使所述漂移区电场分布均匀。图8中，将区域201中的所述第二半导体外延层单独用标记4b标出。
本发明第八实施例中，从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第二半导体外延层4b的厚度按照一次函数逐渐减小。一次函数也即为线性函数。
本发明第九实施例平面高电子迁移率晶体管：
本发明第九实施例平面高电子迁移率晶体管和本发明第八实施例平面高电子迁移率晶体管的区别之处为，本发明第九实施例平面高电子迁移率晶体管还包括如下特征：
如图9所示，是本发明第九实施例平面高电子迁移率晶体管的结构示意图；从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第二半导体外延层4的厚度按照一次函数逐渐增加。
本发明第十实施例平面高电子迁移率晶体管：
本发明第十实施例平面高电子迁移率晶体管和本发明第八实施例平面高电子迁移率晶体管的区别之处为，本发明第十实施例平面高电子迁移率晶体管还包括如下特征：
如图10所示，是本发明第十实施例平面高电子迁移率晶体管的结构示意图；从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第二半导体外延层4的厚度先按照一次函数逐渐增加并在增加到最大值后再按照一次函数逐渐减少。
本发明第十一实施例平面高电子迁移率晶体管：
本发明第十一实施例平面高电子迁移率晶体管和本发明第八实施例平面高电子迁移率晶体管的区别之处为，本发明第十一实施例平面高电子迁移率晶体管还包括如下特征：
如图11所示，是本发明第十一实施例平面高电子迁移率晶体管的结构示意图；从所述栅极沟槽的第二侧面到所述漏极金属层6的方向上，所述第二半导体外延层4的厚度先按照一次函数逐渐减少并在减少到最小值后再按照一次函数逐渐增加。
本发明实施例器件结构在以氮化镓为基础材料的功率半导体器件中具有重要的价值。但本发明实施例器件结构不限于氮化镓材料，任何使用于制造功率半导体器件的材料都可适用。
本发明实施例是基于典型的氮化镓高电子迁移率晶体管的基础上提出的一些创新结构，本发明实施例核心包括利用电荷平衡概念对平面器件的漂移区进行设计，通过此种结构可以优化电场分布，使其更加均匀，从而达到优化器件的击穿电压和可靠性的目的。
本发明实施例的器件结构是基于氮化镓高电子迁移率晶体管的创新结构，此类器件主要是依托铝镓氮(AlGaN)和氮化镓(GaN)的异质结构，利用其器件处的二维电子气(2DEG)作为导电沟道。但本发明实施例所提出器件的结构不仅限用于氮化镓的异质结构，也可以用于其他异质结构；
本发明实施例器件首先是利用MOS结构作为沟道从而实现常关型器件，是将传统MOSFETs和HEMTs结合起来，充分发挥两种器件结构的优势。
其次，本发明实施例将电荷平衡的概念应用到高电子迁移率器件中，在AlGaN外延层表面再生长一层薄层GaN即第三半导体外延层101可以引入相反极性的电荷，可以起到电荷平衡的效果。这种结构能进行扩展，如对顶层GaN层进行局部移除，从而改变局部电场分布，这一点可以让器件设计自由度更高，可以加入很多种变化的结构。
再次、除了引入顶层GaN层，对AlGaN即第二半导体外延层4进行局部刻蚀也可以做到界面电荷工程化，因为AlGaN的厚度会改变界面电荷的密度，所以局部移除AlGaN层可以改变整个漂移区电荷密度的分布。能进行如下拓展：如将漂移区分割成为有限个小单元，对每一个小单元的AlGaN层进行特异性的处理，可以将整个漂移区的电荷分布按照设计需要进行设计，从而使电场分布进一步改善。能进一步进行如下扩展：将漂移区分割成为无限个小单元，每个单元的AlGaN厚度可以达到渐变的效果，利用微积分的概念对漂移区电荷分布达到连续函数化的效果，使电场分布达到最优化。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (22)

1.一种平面高电子迁移率晶体管，其特征在于，器件单元包括：
第一半导体外延层和形成于所述第一半导体外延层表面的第二半导体外延层，所述第一半导体外延层和所述第二半导体外延层组成第一异质结并在所述第一异质结界面处形成二维电子气；
沟槽栅，包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层以及填充所述栅极沟槽的栅极导电材料层；
所述栅极沟槽穿过所述第二半导体外延层使所述栅极沟槽的底部表面位于所述二维电子气的底部的所述第一半导体外延层中，所述沟槽栅使所述二维电子气截断为源端二维电子气和漏端二维电子气；
源极金属层和所述栅极沟槽的第一侧面具有间距且和所述源端二维电子气形成欧姆接触；
漏极金属层和所述栅极沟槽的第二侧面具有间距且和所述漏端二维电子气形成欧姆接触；
所述栅极导电材料层连接到栅极金属层；
当所述栅极金属层和所述源极金属层之间的栅源电压大于等于阈值电压时，被所述栅极导电材料层侧面和底部表面覆盖的所述第一半导体外延层的表面形成反型层，所述反型层使所述源端二维电子气和所述漏端二维电子气导通并一起组成使所述源极金属层和所述漏极金属层导通的导电沟道并从而使器件导通；
当所述栅极金属层和所述源极金属层之间的栅源电压小于阈值电压时，所述源端二维电子气和所述漏端二维电子气断开并使器件关闭。
2.如权利要求1所述的平面高电子迁移率晶体管，其特征在于：平面高电子迁移率晶体管为增强型器件，所述阈值电压大于0V。
3.如权利要求2所述的平面高电子迁移率晶体管，其特征在于：所述第一半导体外延层采用宽禁带半导体材料，所述第二半导体外延层采用宽禁带半导体材料。
4.如权利要求3所述的平面高电子迁移率晶体管，其特征在于：所述第一半导体外延层的材料包括氮化镓，所述第二半导体外延层的材料包括铝镓氮。
5.如权利要求4所述的平面高电子迁移率晶体管，其特征在于：所述第一半导体外延层形成于缓冲层上，所述缓冲层形成于衬底上。
6.如权利要求5所述的平面高电子迁移率晶体管，其特征在于：所述衬底的材料包括硅或蓝宝石。
7.如权利要求4所述的平面高电子迁移率晶体管，其特征在于：漂移区位于所述漏极金属层和所述栅极沟槽的第二侧面之间，在所述漂移区中设置有电荷平衡结构，在反偏时，所述电荷平衡结构使得所述漂移区电场分布均匀。
8.如权利要求7所述的平面高电子迁移率晶体管，其特征在于：所述电荷平衡结构包括：
在所述漂移区的所述第二半导体外延层表面设置有第三半导体外延层，所述第三半导体外延层的材料包括氮化镓；
所述第三半导体外延层和所述第二半导体外延层形成的第二异质结的界面处会形成束缚电荷，通过所述第二异质结的界面处的束缚电荷调节所述漂移区电场分布并使所述漂移区电场分布均匀。
9.如权利要求8所述的平面高电子迁移率晶体管，其特征在于：所述第三半导体外延层连续覆盖在所述漂移区的所述第二半导体外延层表面。
10.如权利要求8所述的平面高电子迁移率晶体管，其特征在于：在所述漂移区的所述第二半导体外延层表面上所述第三半导体外延层分成一个以上的第三半导体外延层子段以及一个以上的第三半导体外延层间隔区，所述第三半导体外延层子段和所述第三半导体外延层间隔区交替排列在所述漂移区的所述第二半导体外延层表面上。
11.如权利要求10所述的平面高电子迁移率晶体管，其特征在于：所述第三半导体外延层子段的数量为1个，所述第三半导体外延层间隔区的数量为1个；
从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第三半导体外延层子段和所述第三半导体外延层间隔区依次排列；或者，从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第三半导体外延层间隔区和所述第三半导体外延层子段依次排列。
12.如权利要求10所述的平面高电子迁移率晶体管，其特征在于：所述第三半导体外延层子段的数量大于1个，所述第三半导体外延层间隔区的数量比所述第三半导体外延层子段的数量少一个；
从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第三半导体外延层子段和所述第三半导体外延层间隔区依次排列。
13.如权利要求10所述的平面高电子迁移率晶体管，其特征在于：所述第三半导体外延层子段通过外延生长形成所述第三半导体外延层之后对所述第三半导体外延层进行选择性刻蚀形成。
14.如权利要求8-13中任一权项所述的平面高电子迁移率晶体管，其特征在于：所述第三半导体外延层的厚度为5nm以下。
15.如权利要求7所述的平面高电子迁移率晶体管，其特征在于：所述电荷平衡结构包括：
从所述栅极沟槽的第二侧面到所述漏极金属层的方向上所述第二半导体外延层的厚度具有变化的结构，通过调节所述第二半导体外延层的厚度调节所述第一异质结的界面处的束缚电荷密度并从而所述漂移区电场分布并使所述漂移区电场分布均匀。
16.如权利要求15所述的平面高电子迁移率晶体管，其特征在于：从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，根据厚度不同所述第二半导体外延层分成二个以上的第二半导体外延层子段。
17.如权利要求16所述的平面高电子迁移率晶体管，其特征在于：从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，各所述第二半导体外延层子段的厚度依次增加或者依次减少或者先依次增加并在增加到最大值后再依次减少或者先依次减少并在减少到最小值后再依次增加。
18.如权利要求16所述的平面高电子迁移率晶体管，其特征在于：各所述第二半导体外延层子段是在所述第二半导体外延层一次形成之后，再通过刻蚀工艺得到对应的所述第二半导体外延层子段的厚度；
或者，各所述第二半导体外延层子段是通过多次外延加刻蚀工艺形成。
19.如权利要求16或17所述的平面高电子迁移率晶体管，其特征在于：各所述第二半导体外延层子段的长度相同或不同。
20.如权利要求15所述的平面高电子迁移率晶体管，其特征在于：从所述栅极沟槽的第二侧面到所述漏极金属层的方向上，所述第二半导体外延层的厚度按照一次函数逐渐增加或者按照一次函数逐渐减少或者先按照一次函数逐渐增加并在增加到最大值后再按照一次函数逐渐减少或者先按照一次函数逐渐减少并在减少到最小值后再按照一次函数逐渐增加。
21.如权利要求4所述的平面高电子迁移率晶体管，其特征在于：所述栅介质层的材料包括氧化硅或氧化铝；
所述栅极导电材料层包括多晶硅栅或者金属栅。
22.如权利要求4所述的平面高电子迁移率晶体管，其特征在于：所述第一半导体外延层具有第一导电类型掺杂或者具有第二导电类型掺杂或者为非掺杂。
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