CN114628388A - 半导体结构以及电容器的制造方法 - Google Patents

半导体结构以及电容器的制造方法 Download PDF

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许民
吴容哲
杨涛
胡艳鹏
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Abstract

本发明提供的一种半导体结构以及电容器的制造方法，涉及半导体技术领域，包括半导体衬底；还包括多个电容器，多个所述电容器设置在所述半导体衬底上；其中，所述电容器为经过干法刻蚀去除最底层的高温碳化物牺牲模制层而得到的电容器；还包括至少一层支撑层，所述支撑层按照所述电容器的排布结构进行图案化处理，以对多个所述电容器形成支撑固定。在上述技术方案中，该堆叠结构中至少最底层的模制层材料为高温碳化物，该高温碳化物可以使用干法刻蚀工艺来去除，因此，在对最底层的模制层去除的过程中就可以不再使用湿法腐蚀，从而直接避免因湿法腐蚀导致的电容倾斜问题，提升器件性能与良率。

Description

半导体结构以及电容器的制造方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体结构以及电容器的制造方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。在动态随机存取存储器中形成电容器时，电容的牺牲模制层一般采用氧化硅类物质，电容器上形成存储节点之后，在对电容器的存储节点进行支撑工艺时，通常采用湿法腐蚀将牺牲模制层物质去除。在此去除工艺过程中，电容器的下部电极容易产生倾斜的问题，导致不良的发生。
发明内容
本发明的目的在于提供一种半导体结构以及电容器的制造方法，以解决现有技术中动态随机存取存储器的电容器容易倾斜，导致电学特性不良的技术问题。
本发明提供的一种半导体结构，包括：
半导体衬底；
多个电容器，多个所述电容器设置在所述半导体衬底上；其中，所述电容器为经过干法刻蚀去除最底层的高温碳化物牺牲模制层而得到的电容器；
至少一层支撑层，所述支撑层按照所述电容器的排布结构进行图案化处理，以对多个所述电容器形成支撑固定。
进一步的，所述干法刻蚀为灰化刻蚀工艺。
本发明还提供了一种电容器的制造方法，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成由至少一层牺牲模制层和至少一层支撑层堆叠构成的堆叠结构；
按照预形成的电容器的排布结构对所述堆叠结构进行刻蚀，从而形成电容孔；
在所述电容孔内壁形成下电极层；
形成支撑件掩模，并去除下电极层之间的牺牲模制层以及支撑件掩模保护外的其他支撑层，其中，利用干法刻蚀去除最底层的所述牺牲模制层。
进一步的，采用可干法刻蚀的高温碳化物形成最底层的所述牺牲模制层。
进一步的，采用灰化刻蚀工艺去除最底层的所述牺牲模制层。
进一步的，采用可干法刻蚀的高温碳化物形成全部所述牺牲模制层。
进一步的，所述堆叠结构的形成包括以下步骤：
在所述半导体衬底上形成底牺牲模制层，在所述底牺牲模制层上形成底支撑层，在所述底支撑层上形成顶牺牲模制层，在所述顶牺牲模制层上形成顶支撑层。
进一步的，所述去除下电极层之间的牺牲模制层以及支撑件掩模保护外的其他支撑层，包括：
先对所述顶支撑层进行图案化处理，然后采用湿法腐蚀去除所述顶牺牲模制层；
再对所述底支撑层进行图案化处理，然后采用干法刻蚀去除所述底牺牲模制层。
进一步的，其中湿法腐蚀采用LAL溶液。
进一步的，在所述下电极层内壁和外壁上分别形成电容介质层和上电极层。
在上述技术方案中，该堆叠结构中至少最底层的牺牲模制层的材料为高温碳化物，该高温碳化物可以使用干法灰化刻蚀工艺来去除，因此，在对最底层的模制层去除的过程中就可以不再使用湿法腐蚀，从而直接避免因湿法腐蚀容易导致的电容器倾斜问题。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一个实施例提供的半导体结构的第一结构示意图；
图2为本发明一个实施例提供的半导体结构的第二结构示意图；
图3为本发明一个实施例提供的半导体结构的第三结构示意图；
图4为本发明一个实施例提供的半导体结构的第四结构示意图。
附图标记：
1、半导体衬底；2、堆叠结构；3、电容器；4、硬掩模层；
21、顶牺牲模制层；22、底牺牲模制层；23、顶支撑层；24、底支撑层。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
现有半导体结构的堆叠结构2的牺牲模制层通常采用氧化硅形成，在对该堆叠结构2进行湿法腐蚀过程中，由于腐蚀液体的表面张力作用，会导致高深宽比的电容结构容易发生倾斜，从而影响器件的性能与良率。因此，本申请提供了一种半导体结构，解决该问题。
如图1至图4所示，本实施例提供的一种半导体结构，包括半导体衬底1。
该半导体结构还包括多个电容器3，多个所述电容器3设置在所述半导体衬底1上；其中，所述电容器3为经过干法刻蚀去除最底层的高温碳化物牺牲模制层而得到的电容器3。
该半导体结构还包括至少一层支撑层，所述支撑层按照所述电容器3的排布结构进行图案化处理，以对多个所述电容器3形成支撑固定。
由此可知，该半导体结构采用多层相互层叠且交错的牺牲模制层与图案化的支撑层共同构成该其堆叠结构2，其中，对于支撑层的图案化，可以根据实际需求进行设置，以使该支撑层构成的支撑图案能够对电容器3形成有效的支撑，在电容器3的深宽比较大时可以避免电容器3不发生倾斜或倒塌。
例如，在该堆叠结构2上形成硬掩模层4时，所述硬掩模层4位于所述堆叠结构2之上，此时，可以在硬掩模层4上设置导电图案，对应的，在堆叠结构2之下具有与电容器3连接的存储节点接触塞，硬掩模层4上的导电图案可以与该接触塞的图案对应，并使电容器3能够与接触塞的图案形成配合。
此时，支撑层上的支撑图案与所述硬掩模层4的导电图案相互配合，本领域技术人员可以自行设置具体的支撑图案，在此不做限定。
在该半导体结构中，将堆叠结构2中的牺牲模制层由常用的氧化硅改变为高温碳化物，该高温碳化物可以使用干法刻蚀工艺来去除，因此，在对模制层去除的过程中就可以不再使用湿法腐蚀或部分使用湿法腐蚀，从而直接避免因湿法腐蚀导致的电容器3倾斜。其中，所述干法刻蚀可以为灰化刻蚀工艺，也可以为其他的干法刻蚀工艺，本领域技术人员可以根据需求进行选择，在此不做限定。
继续参考图1所示，在具体堆叠结构2的设置中，可以设置两层牺牲模制层和两层支撑层。其中，两层所述牺牲模制层包括顶牺牲模制层21和底牺牲模制层22，两层所述支撑层包括顶支撑层23和底支撑层24。所述底支撑层24位于所述底牺牲模制层22之上，所述顶牺牲模制层21位于所述底支撑层24之上，所述顶支撑层23位于所述顶牺牲模制层21之上，从而可以通过两层牺牲模制层和两层支撑层的相互层叠交错设置共同构成堆叠结构2。
当然，除此之外，该牺牲模制层和支撑层的层数可以根据电容器3的深宽比来确定，例如，该牺牲模制层也可以设置为三层，三层牺牲模制层分别为底牺牲模制层22、中牺牲模制层和顶牺牲模制层21，该支撑层也可以为三层，三层支撑层分别为底支撑层24、中支撑层和顶支撑层23。在该实施例中，底牺牲模制层22位于半导体衬底1之上，所述底支撑层24位于所述底牺牲模制层22之上，所述中牺牲模制层位于所述底支撑层24之上，所述中支撑层位于所述中牺牲模制层之上，所述顶牺牲模制层21位于所述中支撑层之上，所述顶支撑层23位于所述顶牺牲模制层21之上，从而可以通过三层牺牲模制层和三层支撑层的相互层叠交错设置共同构成堆叠结构2。本领域技术人员可以根据实际需求设置，在此不做限定。
在该实施例中，继续参考图1至图4所示，可以首先对位于最顶层的所述支撑层进行图案化处理，从而使最顶层的支撑层露出其下的牺牲模制层，其中，该模制层也属于最顶层的模制层，此时，刻蚀该位于最顶层的牺牲模制层，便可以完成对该层模制层的去除。以此类推，当堆叠结构2通过多层支撑层和牺牲模制层相互层叠且交错排布时，可以按照此步骤依次刻蚀其余的支撑层，直至露出最底层的模制层，最后采用灰化刻蚀方式去除最底层的高温碳化物模制层，进而避免了湿法腐蚀工艺导致的电容器3倾斜。
结合图1至图4所示，本发明还提供了一种半导体结构的制造方法，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成由至少一层牺牲模制层和至少一层支撑层堆叠构成的堆叠结构；
按照预形成的电容器的排布结构对所述堆叠结构进行刻蚀，从而形成电容孔；
在所述电容孔内壁形成下电极层；
形成支撑件掩模，并去除下电极层之间的牺牲模制层以及支撑件掩模保护外的其他支撑层，其中，利用干法刻蚀去除最底层的所述牺牲模制层。
如图1所示，该所述牺牲模制层的材质设置中，如果牺牲模制层仅设置一层，则可以将该层牺牲模制层设置为可干法刻蚀的高温碳化物。如果牺牲模制层设置为多层，则可以将最底层的层牺牲模制层设置为可干法刻蚀的高温碳化物。因此可以通过干法刻蚀去除该牺牲模制层，或多层牺牲模制层中的最底层的牺牲模制层。例如，该干法刻蚀可以采用灰化刻蚀工艺刻蚀所述牺牲模制层。除此之外，也可以采用其他的干法刻蚀工艺，本领域技术人员可以根据需求进行选择，在此不做限定。
对于支撑层的图案化的具体支撑图案，可以根据实际需求进行设置，以使该支撑层构成的支撑图案能够对该半导体结构内形成的电容器3形成有效的支撑，在电容器3的深宽比较大时也可以保证电容器3不发生倾斜或倒塌的问题。
继续参考图1至图4所示，在采用干法刻蚀方式刻蚀牺牲模制层的时候，可以首先对位于最顶层的所述支撑层进行图案化处理，从而使位于该最顶层的支撑层露出其下的牺牲模制层，其中，该牺牲模制层也属于最顶层的牺牲模制层，此时，刻蚀该位于最顶层的牺牲模制层，便可以完成对该层牺牲模制层的去除。以此类推，当堆叠结构2通过多层支撑层和牺牲模制层相互层叠且交错排布时，可以按照此步骤依次刻蚀其余的支撑层，露出最底层的牺牲模制层后，进而采用干法刻蚀方式刻蚀该最底层的牺牲模制层。
在一个实施例中，该堆叠结构2的牺牲模制层和支撑层的层数可以根据实际情况设置，例如，该牺牲模制层和支撑层均可以设置两层。其中，两层所述牺牲模制层包括顶牺牲模制层21和底牺牲模制层22，两层所述支撑层包括顶支撑层23和底支撑层24。
此时，可以在所述半导体衬底1上形成底牺牲模制层22，在所述底牺牲模制层22上形成底支撑层24，在所述底支撑层24上形成顶牺牲模制层21，在所述顶牺牲模制层21上形成顶支撑层23，从而可以通过两层牺牲模制层和两层支撑层的相互层叠交错设置共同构成堆叠结构2，然后利用湿法腐蚀去除所述顶牺牲模制层21，利用干法刻蚀去除所述底牺牲模制层22。
结合图1至图4所示，在去除下电极层之间的牺牲模制层以及支撑件掩模保护外的其他支撑层过程中，也可以先对所述顶支撑层23进行图案化处理，然后采用湿法腐蚀去除所述顶牺牲模制层21；再对所述底支撑层24进行图案化处理，然后采用干法刻蚀去除所述底牺牲模制层22，进而通过层层的重复步骤进行刻蚀处理。其中，湿法腐蚀采用采用LAL溶液，并且在所述下电极层内壁和外壁上分别形成电容介质层和上电极层。
同时，还可以采用可干法刻蚀的高温碳化物形成全部所述牺牲模制层，此时，可以在所述半导体衬底1上形成底牺牲模制层22，在所述底牺牲模制层22上形成底支撑层24，在所述底支撑层24上形成顶牺牲模制层21，在所述顶牺牲模制层21上形成顶支撑层23，从而可以通过两层牺牲模制层和两层支撑层的相互层叠交错设置共同构成堆叠结构2，然后利用干法刻蚀去除所述牺牲模制层。
在此过程中，可以先对所述顶支撑层23进行图案化处理，然后采用干法刻蚀去除所述顶牺牲模制层21，再对所述底支撑层24进行图案化处理，然后采用干法刻蚀去除所述底牺牲模制层22，进而通过层层的重复步骤进行刻蚀处理。
当然，除此之外，该牺牲模制层和支撑层的层数可以根据电容器3的深宽比来确定，例如，该牺牲模制层也可以设置为三层，三层牺牲模制层分别为底牺牲模制层22、中牺牲模制层和顶牺牲模制层21，该支撑层也可以为三层，三层支撑层分别为底支撑层24、中支撑层和顶支撑层23。
在该实施例中，底牺牲模制层22位于半导体衬底1之上，所述底支撑层24位于所述底牺牲模制层22之上，所述中牺牲模制层位于所述底支撑层24之上，所述中支撑层位于所述中牺牲模制层之上，所述顶牺牲模制层21位于所述中支撑层之上，所述顶支撑层23位于所述顶牺牲模制层21之上，从而可以通过三层牺牲模制层和三层支撑层的相互层叠交错设置共同构成堆叠结构2。此时，依旧可以根据上述步骤刻蚀相应的支撑层和牺牲模制层，本领域技术人员可以根据实际需求设置，在此不做限定。
同时，该半导体结构中还可以在所述堆叠结构2之上形成硬掩模层4，并在所述硬掩模层4上形成与所述支撑层的支撑图案对应的导电图案。此时，可以先在所述堆叠结构2之上形成硬掩模层4，并在所述硬掩模层4上形成导电图案，然后按照所述导电图案对所述支撑层进行图案化处理。
对应的，在堆叠结构2之下具有与电容器3的存储节点配合的接触塞(未示出)，硬掩模层4上的导电图案可以与该接触塞的图案形成配合，并使电容器3能够与接触塞的图案形成配合。此时，支撑层上的支撑图案与所述硬掩模层4的导电图案相互配合，本领域技术人员可以自行设置具体的支撑图案，在此不做限定。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种半导体结构，其特征在于，包括：
半导体衬底；
多个电容器，多个所述电容器设置在所述半导体衬底上；其中，所述电容器为经过干法刻蚀去除最底层的高温碳化物牺牲模制层而得到的电容器；
至少一层支撑层，所述支撑层按照所述电容器的排布结构进行图案化处理，以对多个所述电容器形成支撑固定。
2.根据权利要求1所述的半导体结构，其特征在于，所述干法刻蚀为灰化刻蚀工艺。
3.一种电容器的制造方法，其特征在于，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成由至少一层牺牲模制层和至少一层支撑层堆叠构成的堆叠结构；
按照预形成的电容器的排布结构对所述堆叠结构进行刻蚀，从而形成电容孔；
在所述电容孔内壁形成下电极层；
形成支撑件掩模，并去除下电极层之间的牺牲模制层以及支撑件掩模保护外的其他支撑层，其中，利用干法刻蚀去除最底层的所述牺牲模制层。
4.根据权利要求3所述的制造方法，其特征在于，采用可干法刻蚀的高温碳化物形成最底层的所述牺牲模制层。
5.根据权利要求3所述的制造方法，其特征在于，采用灰化刻蚀工艺去除最底层的所述牺牲模制层。
6.根据权利要求3所述的制造方法，其特征在于，采用可干法刻蚀的高温碳化物形成全部所述牺牲模制层。
7.根据权利要求3所述的制造方法，其特征在于，所述堆叠结构的形成包括以下步骤：
在所述半导体衬底上形成底牺牲模制层，在所述底牺牲模制层上形成底支撑层，在所述底支撑层上形成顶牺牲模制层，在所述顶牺牲模制层上形成顶支撑层。
8.根据权利要求7所述的制造方法，其特征在于，所述去除下电极层之间的牺牲模制层以及支撑件掩模保护外的其他支撑层，包括：
先对所述顶支撑层进行图案化处理，然后采用湿法腐蚀去除所述顶牺牲模制层；
再对所述底支撑层进行图案化处理，然后采用干法刻蚀去除所述底牺牲模制层。
9.根据权利要求8所述的制造方法，其特征在于，其中湿法腐蚀采用LAL溶液。
10.根据权利要求3-9中任一项所述的制造方法，其特征在于，在所述下电极层内壁和外壁上分别形成电容介质层和上电极层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114974895A (zh) * 2022-06-30 2022-08-30 天津市哈德布莱特科技发展有限公司 一种基于mlcc与slc的多层陶瓷二进制电容及电容调节方法
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