CN114628262A - 半导体器件的制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的制作方法。所述半导体器件的制作方法包括：在第一晶圆的背面形成第一键合结构；在所述第一键合结构上形成保护层；对所述第一晶圆进行芯片切分；去除所述保护层；提供第二晶圆，所述第二晶圆的正面形成有第二键合结构；分离所述第一晶圆中的各芯片，并通过所述第一键合结构和所述第二键合结构，将各所述芯片的背面与所述第二晶圆的正面进行键合。本发明能够保证键合表面不被工艺污染的同时，避免键合表面氧化，有效提高键合效果。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制作方法。
背景技术
现有半导体器件中，芯片-晶圆(Chip to wafer,C2W)的堆叠技术因为不受芯片尺寸匹配的限制，以及KGD(known good die，已知合格芯片)方案而备受半导体行业的青睐。目前C2W量产方案以微凸点(micro bump)封装工艺为主，其最小pitch size(连接单元尺寸)40um左右，而且凸点(bump)之间的下填料(underfill)不利于散热。因此，当前研发方向在朝着更小连接单元尺寸的无凸点(bumpless)工艺发展。
无凸点工艺主要特点是利用混和键合技术实现键合垫与键合垫的直接键合，连接单元尺寸可以小于10um，从而实现更高的I/O连接密度，而且没有下填料，散热性能更好。然而该技术相对于微凸点方案有一些工艺挑战：其一，芯片表面洁净度要求极高；其二，键合垫的材料一般为铜，易于氧化不利于量产。
发明内容
本发明提供一种半导体器件的制作方法，能够保证键合表面不被工艺污染的同时，避免键合表面被氧化，有效提高键合效果。
本发明提供了一种半导体器件的制作方法，包括：
在第一晶圆的背面形成第一键合结构；
在所述第一键合结构上形成保护层；
对所述第一晶圆进行芯片切分；
去除所述保护层；
提供第二晶圆，所述第二晶圆的正面形成有第二键合结构；
分离所述第一晶圆中的各芯片，并通过所述第一键合结构和所述第二键合结构，将各所述芯片的背面与所述第二晶圆的正面进行键合。
进一步优化的，所述方法还包括：
在所述第一晶圆的背面形成第一键合结构之前，将所述第一晶圆的正面与承载晶圆进行临时键合；
在去除所述保护层之后，将所述第一晶圆与所述承载晶圆进行解键合。
进一步优化的，所述在所述第一晶圆的背面形成第一键合结构的步骤，包括：
对所述第一晶圆的背面进行减薄处理；
在所述第一晶圆的背面形成互连层；
在所述互连层中形成所述第一键合结构。
进一步优化的，所述承载晶圆为玻璃晶圆；
所述将所述第一晶圆与所述承载晶圆进行解键合的步骤，包括：
通过激光照射，将所述第一晶圆与所述承载晶圆进行解键合。
进一步优化的，所述将各所述芯片的背面与第二晶圆的正面进行键合的步骤，包括：
将各所述芯片的背面与所述第二晶圆的正面进行预键合；
将各所述芯片的背面与所述第二晶圆的正面进行永久键合。
进一步优化的，所述第一晶圆的正面与所述承载晶圆通过键合胶相键合；
所述方法还包括：
在所述第一晶圆与所述承载晶圆进行解键合时，将所述键合胶保留在所述第一晶圆中各芯片的正面；
在各所述芯片的背面与所述第二晶圆的正面进行预键合之后，去除各所述芯片正面的所述键合胶。
进一步优化的，在所述将各所述芯片的背面与所述第二晶圆的正面进行键合的步骤之前，还包括：
对所述第二晶圆正面的第二键合结构进行等离子激活处理。
进一步优化的，在所述分离所述第一晶圆中的各芯片的步骤之前，还包括：
对所述第一晶圆背面的第一键合结构进行等离子激活处理。
进一步优化的，所述在所述第一晶圆的背面形成第一键合结构的步骤后与所述在所述第一键合结构上形成保护层的步骤前之间的间隔时长不超过8小时；
所述去除所述保护层的步骤后与所述将各所述芯片的背面与所述第二晶圆的正面进行键合的步骤前之间的间隔时长不超过20小时。
进一步优化的，所述去除所述保护层的步骤，还包括：
去除所述第一晶圆切分时产生的残留物。
进一步优化的，所述保护层为键合胶。
进一步优化的，所述第一键合结构和所述第二键合结构的材料为铜。
本发明的有益效果为：通过在第一晶圆的背面形成第一键合结构，并在第一键合结构上形成保护层，在对第一晶圆进行芯片切分后去除保护层，分离第一晶圆中的各芯片，并通过第一键合结构和第二键合结构，将各芯片的背面与第二晶圆的正面进行键合，从而在保证键合表面不被工艺污染的同时，避免键合表面被氧化，有效提高键合效果，而且采用现有工艺实现，无需额外工艺流程，节省成本，有利于量产。在优选的实施例中采用玻璃晶圆进行临时键合能够方便进行解键合操作，同时，由于玻璃晶圆能够提供稳定的支撑，能够在临时键合后进行各种其他所需的工艺。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
图2a至2g为本发明实施例提供的半导体器件的制作方法的一个结构示意图；
图3为本发明实施例提供的半导体器件的制作方法的另一个流程示意图；
图4a至4h为本发明实施例提供的半导体器件的制作方法的另一个结构示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
参见图1，是本发明实施例提供的半导体器件的制作方法的流程示意图。
如图1所示，本发明实施例提供的半导体器件的制作方法包括步骤101至步骤106：
步骤101、在第一晶圆的背面形成第一键合结构。
如图2a所示，先提供合格的第一晶圆1，在第一晶圆1测试完成后标记KGD(knowngood die，已知合格晶粒)，表明第一晶圆1的合格晶粒。第一晶圆1可以包括第一衬底11以及位于第一衬底11上的第一器件(图中未示出)。其中，第一衬底11可以是硅半导体衬底，还可以是包括其他元素或化合物的半导体衬底。第一器件可以是形成各种功能的器件，如MOS器件、传感器、存储器或其他无源器件等，以使第一晶圆1构成不同功能的晶圆。第一晶圆1还包括位于第一器件上的第一介质层12，第一介质层12中形成有第一导电结构13，第一导电结构13与第一器件电性连接，第一导电结构13的材料可以为金属材料，例如可以为铜或铝等，第一介质层12的材料可以为氧化硅、氮化硅、氮氧化硅、含碳氮化硅等。优选的，第一介质层12可以为复合的多层介质层。
由于第一晶圆1经过背面减薄处理后的厚度非常薄，容易发生碎片，或者直接对第一晶圆1进行处理时容易导致第一晶圆1弯曲变形，因此需要设置承载晶圆为第一晶圆1的承载片。承载晶圆可以为硅基晶圆或玻璃晶圆等。
具体地，在所述第一晶圆的背面形成第一键合结构之前，将所述第一晶圆的正面与承载晶圆进行临时键合。
第一晶圆1的正面是指第一晶圆1的第一介质层12背离第一衬底11的一侧。如图2a所示，将承载晶圆2临时键合在第一晶圆1的正面，并将临时键合后的第一晶圆1和承载晶圆2作为一个整体，以对第一晶圆1进行后续处理。
在第一晶圆1与承载晶圆2临时键合后，如图2b所示，将第一晶圆1与承载晶圆2整体翻转180°，使第一晶圆1的背面朝上。第一晶圆1的背面是指第一衬底11背离第一器件的一侧，在第一晶圆1的背面形成第一键合结构31，即在第一衬底11背面形成第一键合结构31。第一键合结构31与第一导电结构13电性连接。
具体地，所述在所述第一晶圆的背面形成第一键合结构的步骤，包括：
对所述第一晶圆的背面进行减薄处理；
在所述第一晶圆的背面形成互连层；
在所述互连层中形成所述第一键合结构。
如图2b所示，翻转之后，第一晶圆1的第一衬底11背面置顶，对第一晶圆1的背面，即第一衬底11的背面进行减薄处理。然后，在减薄处理后的第一衬底11的背面形成互连层3，并在互连层3中依次形成TSV(Through Silicon Via，硅通孔)结构32、RDL(Re-distribution Layer，再分布互连层)层33和第一键合结构31。其中，TSV结构32纵向贯穿第一衬底11并延伸至第一导电结构13，与第一导电结构13电性连接，而RDL层33分别与TSV结构32、第一键合结构31接触，实现电性连接，从而使第一键合结构31通过RDL层33和TSV结构32与第一导电结构13电性连接。其中，第一键合结构31的材料可以为金属材料，例如可以为铜、铝等。
同样，所述互连层3可以为复合的多层介质层。
步骤102、在所述第一键合结构上形成保护层。
由于第一键合结构31的材料可以为铜，而铜长时间的暴露容易氧化，影响后续键合效果，因此在形成第一键合结构31后，需要在第一键合结构31上形成保护层4，如图2c所示，保护层4完全覆盖互连层3，以避免第一键合结构31氧化，同时可以避免后续步骤带来的污染，以保持第一键合结构31表面的洁净。其中，保护层4可以为键合胶，键合胶的材料可以为可分解的高分子材料，例如硅胶、树脂、丙烯酸树脂，聚酰亚胺等。
需要说明的是，为了防止第一键合结构31在覆盖保护层4之前被氧化，步骤101与步骤102之间的间隔时长需要越短越好，最长不超过8个小时。
步骤103、对所述第一晶圆进行芯片切分。
由于第一晶圆1中包括多个功能和结构相同的芯片，且多个芯片相互连接，因此还需对第一晶圆1进行芯片切分，如图2d所示，以得到多个芯片10，并且每个芯片10包括第一衬底11、第一器件和第一导电结构13。另外，在对第一晶圆1进行切分的同时，对第一晶圆1背面的互连层3和保护层4进行切分，以保证每个芯片10对应一个第一键合结构31。
由于第一晶圆1与承载晶圆2临时键合，而第一晶圆1进行芯片切分后，第一晶圆1中的各芯片10仍与承载晶圆2临时键合，即第一晶圆1中的各芯片10与承载晶圆2未分离。
步骤104、去除所述保护层。
如图2e所示，在切分第一晶圆1后，可以去除第一键合结构31上的保护层4。在保护层4为键合胶时，可以采用去胶液来去除保护层4。在去除保护层4的同时，还可以去除第一晶圆1切分时产生的残留物(defect)，以保证第一键合结构31的表面高度洁净，提高后续第一键合结构31与其他晶圆的键合效果。
由于在第一晶圆1的背面形成第一键合结构31之前，将第一晶圆1的正面与承载晶圆2进行临时键合，因此在去除保护层4之后，还需将第一晶圆1与承载晶圆2进行解键合，以将第一晶圆1与承载晶圆2相分离。在所述承载晶圆2为玻璃晶圆时，可以采用激光照射的方式，将第一晶圆1与承载晶圆2进行解键合，即激光透过玻璃晶圆，将第一晶圆1从玻璃晶圆上剥离出。
本实施例采用玻璃晶圆进行临时键合能够方便地进行解键合操作，同时，由于玻璃晶圆能够提供稳定的支撑，能够在临时键合后进行各种其他所需的工艺。区别于利用蓝膜作为载体，必须多进行一次临时键合操作(因为蓝膜作为载体时，难以实现键合结构制作的操作)，并且必须经过扩膜才能将芯片有效分开。
步骤105、提供第二晶圆，所述第二晶圆的正面形成有第二键合结构。
如图2f所示，第二晶圆5可以包括第二衬底51以及位于第二衬底51上的第二器件(图中未示出)。其中，第二衬底51可以是硅半导体衬底，还可以是包括其他元素或化合物的半导体衬底。第二器件可以是形成各种功能的器件，如MOS器件、传感器、存储器或其他无源器件等，以使第二晶圆5构成不同功能的晶圆，第二晶圆5与第一晶圆1可以为功能相同的晶圆，也可以为功能不同的晶圆。
第二晶圆5还包括位于第二器件上的第二介质层52，第二介质层52中形成有第二导电结构53，第二导电结构53与第二器件电性连接，第二导电结构53的材料可以为金属材料，例如可以为铜或铝等，第二介质层52的材料可以为氧化硅、氮化硅、氮氧化硅、含碳氮化硅等。同样，所述第二介质层52可以为复合的多层介质层。第二介质层52中还形成有第二键合结构54，且第二键合结构54与第二导电结构53电性连接，使得第二键合结构54作为第二导电结构53的引出结构。第二键合结构54可以为大马士革结构，第二键合结构54的材料可以为金属材料，例如可以为铜、铝等。第二键合结构54位于第二晶圆5的正面。
需要说明的是，所述提供第二晶圆的步骤可以在步骤106之前的任何时候完成，例如在步骤101之前完成，或者在步骤101至步骤104之间完成，而不局限于在步骤104之后完成。
步骤106、分离所述第一晶圆中的各芯片，并通过所述第一键合结构和所述第二键合结构，将各所述芯片的背面与所述第二晶圆的正面进行键合。
如图2g所示，将第一晶圆1中的各芯片10分离后，将合格的各芯片10翻转180°后，使各芯片10的背面与第二晶圆5的正面相键合。具体地，第二晶圆5的正面可以具有多个第二键合结构54，且多个第二键合结构54与多个芯片10一一对应，将每个芯片10背面的第一键合结构31与第二晶圆5正面对应的第二键合结构54对准接触，使每个芯片10中的第一导电结构13通过第一键合结构31、第二键合结构54与第二晶圆5中的第二导电结构53电性连接，实现各芯片10与第二晶圆5的键合。
需要说明的是，为了防止去除保护层4后第一键合结构31被氧化，步骤104与步骤106之间的间隔时长需要越短越好，一般不超过20个小时。
参见图3，是本发明实施例提供的半导体器件的制作方法的另一流程示意图。
如图3所示，本发明实施例提供的半导体器件的制作方法包括步骤301至步骤311：
步骤301、通过键合胶，将第一晶圆的正面与承载晶圆进行临时键合。
如图4a所示，在第一晶圆1的正面设置键合胶6，使承载晶圆2通过键合胶6临时键合在第一晶圆1的正面。
步骤302、在所述第一晶圆的背面形成第一键合结构。
如图4b所示，将临时键合后的第一晶圆1和承载晶圆2翻转180°，并在第一晶圆1的背面形成第一键合结构31。第一键合结构31的材料可以为金属材料，例如可以为铜、铝等。步骤302的具体实施可参见步骤101的实施例，在此不再详细赘述。
步骤303、在所述第一键合结构上形成保护层。
为了避免第一键合结构31长时间暴露被氧化，同时为了避免第一键合结构31在后续步骤中被污染，因此在第一键合结构31上形成保护层4，如图4c所示，保护层4可以为键合胶。步骤303的具体实施可参见步骤102的实施例，在此不再详细赘述。
需要说明的是，为了防止第一键合结构31在覆盖保护层4之前被氧化，步骤302与步骤303之间的间隔时长需要越短越好，一般不超过8个小时。
步骤304、对所述第一晶圆进行芯片切分。
如图4d所示，对第一晶圆1中的各芯片10进行切分，但此时第一晶圆1中的各芯片10未与承载晶圆2分离，仍保留与承载晶圆2的临时键合。在切分第一晶圆1的同时，对第一晶圆1背面的互连层3和保护层4进行切分。步骤304的具体实施可参见步骤103的实施例，在此不再详细赘述。
步骤305、去除所述保护层。
如图4e所示，在保护层为键合胶时，可以采用去胶液来去除保护层4。步骤305的具体实施可参见步骤104的实施例，在此不再详细赘述。
步骤306、将所述第一晶圆与所述承载晶圆进行解键合，并将所述键合胶保留在所述第一晶圆中各芯片的正面。
对第一晶圆1与承载晶圆2进行解键合，以方便将承载晶圆2从第一晶圆1的正面剥离，而第一晶圆1与承载晶圆2之间的键合胶6仍保留在第一晶圆1的正面，即仍保留在第一晶圆1中各芯片10的正面，以便后续步骤对各芯片10的正面进行保护。具体地，通过激光照射，使键合胶6发生光学反应而裂解，实现第一晶圆1与承载晶圆2的解键合。在一定的激光波长下，通过调整激光束能量密度和键合胶6的厚度，使解键合发生在键合胶6的内部，而不会发生在键合胶6与第一晶圆1的表面，从而保证第一晶圆1的正面保留至少部分键合胶6，以对第一晶圆1的正面进行保护。另外，由于键合胶6必须采用去胶液溶解才能被去除，因此第一晶圆1正面保留的键合胶6在后续工艺步骤中不会脱落造成污染。
步骤307、提供第二晶圆，所述第二晶圆的正面形成有第二键合结构。
如图4f所示，第二晶圆5的正面设置第二键合结构54，且第二键合结构54的数量可以与第一晶圆1中的芯片10数量相对应。步骤307的具体实施可参见步骤105的实施例，在此不再详细赘述。
需要说明的是，所述提供第二晶圆的步骤可以在步骤308之前的任何时候完成，例如在步骤301之前完成，或者在步骤301至步骤307之间完成，而不局限于在步骤306之后完成。
步骤308、对所述第二晶圆正面的第二键合结构进行等离子激活处理。
为了增强第二晶圆5正面的键合力，可以对第二晶圆5的正面进行等离子(plasma)激活处理。具体地，对第二晶圆5中的第二键合结构54的表面进行等离子激活处理。
另外，还可检测第一晶圆1背面的第一键合结构31的键合力，若第一键合结构31的键合力不足，则对第一键合结构31的表面进行等离子激活处理，以增加第一键合结构31的键合力；若第一键合结构31的键合力足够，则无需对第一键合结构31的表面进行等离子激活处理。
步骤309、分离所述第一晶圆中的各芯片，并通过所述第一键合结构和所述第二键合结构，将各所述芯片的背面与所述第二晶圆的正面进行预键合。
如图4g所示，将第一晶圆1中的各芯片10分离，并将各芯片10翻转180°，使各芯片10背面的第一键合结构31与第二晶圆5中对应的第二键合结构54对准并贴合，实现各芯片10与第二晶圆5的预键合。
由于各芯片10正面保留有键合胶6，因此在各芯片10翻转并与第二晶圆5预键合的过程中，能够对各芯片10的正面进行保护。
另外，为了防止去除保护层4后第一键合结构31被氧化，步骤305与步骤309之间的间隔时长需要越短越好，最长不超过20个小时。
步骤310、去除各所述芯片正面的所述键合胶。
如图4h所示，在各芯片10与第二晶圆5完成预键合后，可以采用去胶液来去除各芯片10正面的键合胶6。
步骤311、将各所述芯片的背面与所述第二晶圆的正面进行永久键合。
在去除键合胶6后，可以对各芯片10与第二晶圆5进行加热加压，使各芯片10与第二晶圆5永久键合。需要说明的是，由于各芯片10与第二晶圆5永久键合时会进行高温处理，因此在步骤311之前去除键合胶6，以避免永久键合时的高温处理会分解键合胶6，而分解的气体可能会污染机台，另外键合胶6分解后残留在芯片10上的残留物不易被去除。
由上述可知，本发明实施例提供的半导体器件的制作方法，能够通过在第一晶圆1的背面形成第一键合结构31，并在第一键合结构31上形成保护层4，在对第一晶圆1进行芯片切分后去除保护层4，分离第一晶圆1中的各芯片10，并通过第一键合结构31和第二键合结构54，将各芯片10的背面与第二晶圆5的正面进行键合，从而在保证键合表面不被工艺污染的同时，避免键合表面被氧化，有效提高键合效果，而且采用现有工艺实现，无需额外工艺流程，节省成本。在优选的实施例中采用玻璃晶圆进行临时键合能够方便进行解键合操作，同时，由于玻璃晶圆能够提供稳定的支撑，能够在临时键合后进行各种其他所需的工艺。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (11)
1.一种半导体器件的制作方法，其特征在于，包括：
在第一晶圆的背面形成第一键合结构；
在所述第一键合结构上形成保护层；
对所述第一晶圆进行芯片切分；
去除所述保护层；
提供第二晶圆，所述第二晶圆的正面形成有第二键合结构；
分离所述第一晶圆中的各芯片，并通过所述第一键合结构和所述第二键合结构，将各所述芯片的背面与所述第二晶圆的正面进行键合。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述方法还包括：
在所述第一晶圆的背面形成第一键合结构之前，将所述第一晶圆的正面与承载晶圆进行临时键合；
在去除所述保护层之后，将所述第一晶圆与所述承载晶圆进行解键合。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述在所述第一晶圆的背面形成第一键合结构的步骤，包括：
对所述第一晶圆的背面进行减薄处理；
在所述第一晶圆的背面形成互连层；
在所述互连层中形成所述第一键合结构。
4.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述承载晶圆为玻璃晶圆；
所述将所述第一晶圆与所述承载晶圆进行解键合的步骤，包括：
通过激光照射，将所述第一晶圆与所述承载晶圆进行解键合。
5.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述将各所述芯片的背面与第二晶圆的正面进行键合的步骤，包括：
将各所述芯片的背面与所述第二晶圆的正面进行预键合；
将各所述芯片的背面与所述第二晶圆的正面进行永久键合。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述第一晶圆的正面与所述承载晶圆通过键合胶相键合；
所述方法还包括：
在所述第一晶圆与所述承载晶圆进行解键合时，将所述键合胶保留在所述第一晶圆中各芯片的正面；
在各所述芯片的背面与所述第二晶圆的正面进行预键合之后，去除各所述芯片正面的所述键合胶。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述将各所述芯片的背面与所述第二晶圆的正面进行键合的步骤之前，还包括：
对所述第二晶圆正面的第二键合结构进行等离子激活处理。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述分离所述第一晶圆中的各芯片的步骤之前，还包括：
对所述第一晶圆背面的第一键合结构进行等离子激活处理。
9.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述第一晶圆的背面形成第一键合结构的步骤后与所述在所述第一键合结构上形成保护层的步骤前之间的间隔时长不超过8小时；
所述去除所述保护层的步骤后与所述将各所述芯片的背面与所述第二晶圆的正面进行键合的步骤前之间的间隔时长不超过20小时。
10.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述去除所述保护层的步骤，还包括：
去除所述第一晶圆切分时产生的残留物。
11.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述保护层为键合胶。
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020027946A (ko) * | 2000-10-06 | 2002-04-15 | 한신혁 | 반도체용 구리 배선 및 그 제조 방법 |
| WO2012113297A1 (zh) * | 2011-02-22 | 2012-08-30 | 中国科学院微电子研究所 | 一种用于三维封装的多层混合同步键合结构及方法 |
| CN103985642A (zh) * | 2014-06-03 | 2014-08-13 | 杭州大立微电子有限公司 | 晶圆级封装方法及封装结构 |
| KR20150137970A (ko) * | 2014-05-30 | 2015-12-09 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 반도체 디바이스 제조 방법 |
| CN105762086A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 焊盘结构的制作方法、键合结构的制作方法及键合结构 |
| CN109494182A (zh) * | 2018-11-26 | 2019-03-19 | 南京中电芯谷高频器件产业技术研究院有限公司 | 一种用于半导体集成工艺中超薄半导体晶圆的拿持方法 |
| US20200013754A1 (en) * | 2018-07-06 | 2020-01-09 | Invensas Bonding Technologies, Inc. | Molded direct bonded and interconnected stack |
| CN210467824U (zh) * | 2019-10-30 | 2020-05-05 | 中芯长电半导体（江阴）有限公司 | 半导体封装结构 |
| CN111106022A (zh) * | 2019-12-30 | 2020-05-05 | 武汉新芯集成电路制造有限公司 | 一种键合结构及其制造方法 |
| CN111276469A (zh) * | 2020-02-25 | 2020-06-12 | 武汉新芯集成电路制造有限公司 | 一种键合结构及其制造方法 |
| CN211404493U (zh) * | 2019-11-25 | 2020-09-01 | 格科微电子（上海）有限公司 | 用于晶圆键合的电学测试结构 |
-
2020
- 2020-12-10 CN CN202011456526.2A patent/CN114628262A/zh active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020027946A (ko) * | 2000-10-06 | 2002-04-15 | 한신혁 | 반도체용 구리 배선 및 그 제조 방법 |
| WO2012113297A1 (zh) * | 2011-02-22 | 2012-08-30 | 中国科学院微电子研究所 | 一种用于三维封装的多层混合同步键合结构及方法 |
| KR20150137970A (ko) * | 2014-05-30 | 2015-12-09 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 반도체 디바이스 제조 방법 |
| CN103985642A (zh) * | 2014-06-03 | 2014-08-13 | 杭州大立微电子有限公司 | 晶圆级封装方法及封装结构 |
| CN105762086A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 焊盘结构的制作方法、键合结构的制作方法及键合结构 |
| US20200013754A1 (en) * | 2018-07-06 | 2020-01-09 | Invensas Bonding Technologies, Inc. | Molded direct bonded and interconnected stack |
| CN109494182A (zh) * | 2018-11-26 | 2019-03-19 | 南京中电芯谷高频器件产业技术研究院有限公司 | 一种用于半导体集成工艺中超薄半导体晶圆的拿持方法 |
| WO2020108097A1 (zh) * | 2018-11-26 | 2020-06-04 | 南京中电芯谷高频器件产业技术研究院有限公司 | 一种用于半导体集成工艺中超薄半导体晶圆的拿持方法 |
| CN210467824U (zh) * | 2019-10-30 | 2020-05-05 | 中芯长电半导体（江阴）有限公司 | 半导体封装结构 |
| CN211404493U (zh) * | 2019-11-25 | 2020-09-01 | 格科微电子（上海）有限公司 | 用于晶圆键合的电学测试结构 |
| CN111106022A (zh) * | 2019-12-30 | 2020-05-05 | 武汉新芯集成电路制造有限公司 | 一种键合结构及其制造方法 |
| CN111276469A (zh) * | 2020-02-25 | 2020-06-12 | 武汉新芯集成电路制造有限公司 | 一种键合结构及其制造方法 |
Non-Patent Citations (2)
| Title |
|---|
| 何丹农: "《纳米制造》", 31 December 2011, 华东理工大学出版社, pages: 125 - 126 * |
| 陈全胜: "《晶圆级3D IC工艺技术》", 31 October 2016, 中国宇航出版社 * |
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