CN114611704A - 一种量子比特耦合方法和结构 - Google Patents

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Abstract

本发明提供一种量子比特耦合方法和结构，涉及量子计算技术领域。方法适用于倒装封装的量子电路芯片，方法包括：遍历量子比特阵列中的每一行，执行操作：使用总线谐振器耦合位于当前行两端格点上的量子比特单元，其中，当前行沿第一排列方向或第二排列方向排列，量子比特单元包括主电容臂，主电容臂沿第一排列方向和第二排列方向排布，用于耦合位于最近邻格点的量子比特单元。使用本发明记载的量子比特耦合方法，实现量子比特阵列边缘的量子比特之间的长程耦合，将整个量子比特2D阵列变成封闭的格点网络，打破硬件对执行特定量子算法的边界限制。

Description

一种量子比特耦合方法和结构
技术领域
本发明涉及量子计算技术领域，特别涉及一种量子比特耦合方法和结构。
背景技术
超导量子电路是构建大型量子处理器的主要候选者之一，是由工作于低温环境的超导量子比特阵列及其控制、读出线组成的模拟电路。Flip-chip工艺是寻址量子比特2D阵列的一种主要制造工艺，通过将量子比特阵列与控制和读出电路单独制造在两块独立的衬底上，再使用超导凸点将两块衬底表面相应位置键合，实现电路互联，以缓解布线拥挤的问题。通常将量子比特阵列制造于第一芯片（对应于Flip-chip封装的顶部芯片），如图1所示，以Transmon量子比特阵列为例，量子比特单元分布于矩形阵列格点上。量子比特单元包括：由约瑟夫森结（Josephson junction，JJ）构成的超导量子干涉仪（Superconductingquantum interference device, SQUID）和旁路电容，旁路电容为十字形状，十字交点位于阵列格点中心，每个量子比特单元包括四条主电容臂，三条次电容臂。主电容臂用于电容耦合最近邻量子比特单元，次电容臂用于与SQUID、控制和读出线电容耦合或电感耦合。图1中示出了由JJ构成的SQUID，未示出控制线和读出线。
对于二维量子比特阵列，阵列内部的量子比特单元可以通过主电容臂与最近邻的四个量子比特单元进行电容耦合，而位于阵列的量子比特单元存在一条不参与耦合的闲置主电容臂，位于阵列顶角的量子比特单元则存在两条不参与耦合的闲置主电容臂。边缘量子比特未完全利用，一方面会降低阵列的二比特门数量，并且随着阵列规模的提高，对二比特门降低的数量越多。例如：4×4阵列可构建32个二比特门，耦合后只有24个二比特门；6×6阵列可构建72个二比特门，耦合后只有60个。另一方面，在执行某些算法过程中，边缘量子比特可能成为算法执行的边界，例如：模拟二维量子随机行走，量子态转移到边缘量子比特上会有一定概率停止行走；模拟拓扑时间晶体，时间平移对称性会在边界处破缺。
非专利文献一记载了John M. Martinis研究组早在2018年，首次提出使用flip-chip设计2D阵列中的量子比特寻址。非专利文献二记载了John M. Martinis研究组于2019年发布的Sycamore量子处理器，处理器由两块高阻硅芯片组成，第一芯片采用矩形晶格阵列，包含54个量子比特，近邻耦合可调，第二芯片（对应于Flip-chip封装的底部芯片）对控制和读出线进行布线。非专利文献三、四记载了朱晓波研究组发布的祖冲之号量子处理器。处理器由两块蓝宝石芯片组成，第一芯片包含66个量子比特，排列成11行6列，形成二维矩形晶格图案，同样近邻耦合可调，第二芯片承载控制和读出线，两块芯片通过铟凸点对齐固定在一起。非专利文献五记载了朱诗尧团队发布的天目1号量子处理器，将6×6个具有可调近邻耦合的量子比特布局为一个方形阵列，所有量子比特位于第一芯片（蓝宝石衬底），大段控制和读出线位于第二芯片（高阻硅衬底），两块芯片通过铟凸点键合实现电气连接。虽然这些量子处理器对于2D阵列内部的量子比特，通过加入可调耦合器来打开或关闭近邻耦合，但是由于2D阵列边缘的量子比特之间没有长程耦合，所以并未对其完全利用。
因此，亟需一种耦合阵列边缘量子比特闲置主电容臂的方法和结构，将整个量子比特2D阵列变成封闭的各店网络，以克服硬件执行特定量子算法的边界限制。
非专利文献一：B Foxen, J Y Mutus, E Lucero, et al. Qubit compatiblesuperconducting interconnects [J]. Quantum Sci.Technol.3,014005(2018).
非专利文献二：Frank Arute, Kunal Arya, Ryan Babbush, et al. Quantumsupremacy using a programmable superconducting processor [J]. Nature 574,505-510(2019).
非专利文献三：Yulin Wu, Wan-Su Bao, Sirui Cao, et al. Strong quantumcomputational advantage using a superconducting quantum processor [J].PhysRevLett.127.180501(2021).
非专利文献四：Qingling Zhu, Sirui Cao, Fusheng Chen, et al. QuantumComputational Advantage via 60-Qubit 24-Cycle Random Circuit Sampling [J].10.1016/j.scib.2021.10.017(2021).
非专利文献五：X Zhang, W Jiang, J Deng, et al. Observation of asymmetry-protected topological time crystal with superconducting qubits [J].arXiv: 2109.05577(2021) arXiv:2109.05577(2021)。
发明内容
为了解决现有技术的问题，本发明实施例提供了一种量子比特耦合方法和结构，以克服现有技术中未完全利用阵列中的量子比特，进而在执行某些算法过程中，边缘量子比特成为算法执行边界的问题。为了解决上述的一个或多个技术问题，本发明采用的技术方案如下：
第一方面，提供一种量子比特耦合方法适用于倒装封装的量子电路芯片，量子电路芯片包括相互键合的第一芯片和第二芯片以及量子比特阵列，量子比特阵列至少包括按第一排列方向和第二排列方向排列的格点，沿第一排列方向至少包括M行格点，沿第二排列方向至少包括N行格点，每行格点中至少包括一个格点，方法包括：
遍历量子比特阵列中的每一行，执行以下操作：
使用总线谐振器耦合位于当前行两端格点上的量子比特单元，其中，当前行沿第一排列方向或第二排列方向排列，量子比特单元包括主电容臂，主电容臂沿第一排列方向和第二排列方向排布，用于耦合位于最近邻格点的量子比特单元。
进一步地，使用总线谐振器耦合位于当前行两端格点上的量子比特单元包括：
沿格点向当前行两端延伸方向，对未耦合的主电容臂依次设置与未耦合的主电容臂对应的叉指，共面波导和第一焊盘；其中，量子比特单元，叉指，共面波导和第一焊盘设置于第一芯片；
在当前行的垂直投影方向设置总线谐振器第二部分；
在第一焊盘的垂直投影位置设置第二焊盘；
总线谐振器第二部分，第二焊盘设置于第二芯片；
键合第一焊盘和第二焊盘。
进一步地，对未耦合的主电容臂依次设置与未耦合的主电容臂对应的叉指，共面波导和第一焊盘，包括：
根据阻抗匹配条件，获取叉指宽度和共面波导宽度；
根据总线谐振器频率和叉指耦合电容，获取叉指长度和共面波导长度；
根据耦合强度，获得未耦合的主电容臂与叉指的位置关系；
通过仿真确定主电容臂与叉指的相对位置关系。
进一步地，在当前行的垂直投影方向设置总线谐振器第二部分还包括：
在总线谐振器第二部分的交叉处设置悬空桥，悬空桥用于连接同一排列方向上的走线并且使不同排列方向之间的走线绝缘。
第二方面，提供一种量子比特耦合结构，结构包括：总线谐振器第一部分，第一焊盘，总线谐振器第二部分，第二焊盘；
其中，总线谐振器第一部分，第一焊盘和位于阵列格点上的量子比特单元设置于第一芯片，总线谐振器第二部分，第二焊盘设置于第二芯片，总线谐振器第一部分包括：叉指和共面波导；
第一芯片与第二芯片通过第一焊盘与第二焊盘之间的凸点键合，将量子比特单元逐行连接成为封闭格点网络，实现阵列边缘量子比特之间的耦合。
进一步地，量子比特耦合结构还包括量子比特阵列，量子比特阵列包括至少按第一排列方向和第二排列方向重复排列的格点阵列，以及设置于格点上的量子比特单元；
量子比特单元包括超导量子干涉仪，旁路电容，主电容臂，次电容臂；
超导量子干涉仪通过次电容臂与旁路电容耦合；
量子比特单元通过主电容臂电容耦合最近的量子比特单元。
进一步地，总线谐振器第一部分沿第一排列方向或第二排列方向依次设置：与未耦合的主电容臂对应的叉指，共面波导和第一焊盘；
叉指与共面波导的一端连接；
共面波导的另一端连接第一焊盘，连接处由共面波导的宽度梯形过渡至第一焊盘的宽度。
进一步地，叉指的线宽为w，指长为l，叉指周围设置有宽度为s的间隙；
共面波导长度为L，宽度为W，共面波导周围设置有宽度为S的间隙；
当上述量子比特耦合结构应用于蓝宝石衬底的量子电路芯片时，W/S=10:5，w/s=10:5；
当上述量子比特耦合结构应用于高阻硅衬底的量子电路芯片时，W/S=10:6，w/s=10:6；
叉指宽度和共面波导宽度由50Ω匹配阻抗决定；
叉指长度和共面波导长度由总线谐振器频率和叉指耦合电容决定；
叉指与未耦合的主电容臂的位置关系由耦合强度决定。
进一步地，总线谐振器第二部分的走线周围设置有间隙，间隙宽度为S；
在第二芯片上，总线谐振器第二部分的交叉点设置有悬空桥，用于连接同一排列方向上的走线，并且使不同排列方向之间的走线绝缘；
悬空桥包括：桥体，第三焊盘；
第三焊盘与同一走向的总线谐振器第二部分连接；
第三焊盘设置于另一走向的总线谐振器第二部分两侧；
桥体跨域另一走向的总线谐振器第二部分，并且在交叉处与另一走向的总线谐振器两侧的第三焊盘电性连接。
进一步地，第一焊盘和第二焊盘为正方形；
第一焊盘和第二焊盘的表面均设置有圆柱形氮化钛膜；
氮化钛膜具有预设厚度，氮化钛膜横截面直径与第一焊盘和第二焊盘的边长相等；
氮化钛膜表面设置有圆柱形导电柱，圆柱形导电柱具有预设直径和预设高度。
本发明实施例提供的技术方案带来的有益效果是：
1. 使用本发明公开的总线谐振器的耦合方式，实现量子比特阵列边缘的量子比特之间的长程耦合，将整个量子比特2D阵列变成封闭的格点网络，打破硬件对执行特定量子算法的边界限制；
2. 增加了可构建的两比特门的数量，对于有限量子比特阵列规模的量子处理器而言，增加两比特门的数量可以增加可编码的量子线路；
3. 本发明在实现阵列边缘量子比特长程耦合的前提下与现有flip-chip工艺兼容；
4. 采用本发明公开的flip-chip设计的总线谐振器，对约瑟夫森结串扰微弱，保障量子比特工作性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种传统量子比特阵列和flip-chip封装量子电路芯片的示意图；
其中，图1a是一种传统量子比特阵列的示意图；
图1b是一种flip-chip封装量子电路芯片的示意图；
图2是本发明实施例提供的一种量子比特耦合方法示意图；
图3是本发明实施例提供的一种总线谐振器介导两个阵列边缘量子比特长程耦合示意图；
图4是本发明实施例提供的一种量子比特阵列和量子比特单元示意图；
图5是本发明实施例提供的一种总线谐振器结构和设计示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。说明书附图中的编号，仅表示对各个功能部件或模块的区分，不表示部件或模块之间的逻辑关系。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面，将参照附图详细描述根据本公开的各个实施例。需要注意的是，在附图中，将相同的附图标记赋予基本上具有相同或类似结构和功能的组成部分，并且将省略关于它们的重复描述。
现有的超导量子电路架构如图1所示。如图1a，以4×4阵列为例（寻址量子比特的控制可读出线未画出）。2D超导量子比特阵列边缘的量子比特未被完全利用，即有闲置的主电容臂。图1b示意了2D阵列的flip-chip设计，第一芯片（对应于flip-chip封装的顶部芯片）包含所有量子比特组成的2D阵列以及一小段读出和控制线，第二芯片（对应于flip-chip封装的底部芯片）包含大段读出和控制线以及其他辅助元件，将第一芯片倒装后与第二芯片通过凸点键合封装，得到超导量子处理器。
为了解决现有技术中未完全利用阵列中的量子比特，进而在执行某些算法过程中，边缘量子比特成为算法执行边界的问题。本发明公开一种量子比特耦合方法和结构，将量子比特阵列耦合成为封闭的格点网络，具体的技术方案如下：
在一个实施例中，提供一种量子比特耦合方法适用于倒装封装的量子电路芯片，量子电路芯片包括相互键合的第一芯片和第二芯片以及量子比特阵列，量子比特阵列至少包括按第一排列方向和第二排列方向排列的格点，沿第一排列方向至少包括M行格点，沿第二排列方向至少包括N行格点，每行格点中至少包括一个格点。一种量子比特耦合方法包括：
步骤S1：遍历阵列中的每一行，执行以下操作：
使用总线谐振器耦合位于当前行两端格点上的量子比特单元，其中，当前行沿第一排列方向或第二排列方向排列，量子比特单元包括主电容臂，主电容臂沿第一排列方向和第二排列方向排布，用于耦合位于最近邻格点的量子比特单元。
具体地，如图2所示，使用总线谐振器耦合位于当前行两端格点上的量子比特单元包括：
步骤S11：沿格点向当前行两端延伸方向，对未耦合的主电容臂依次设置与未耦合的主电容臂对应的叉指，共面波导和第一焊盘；其中，量子比特单元，叉指，共面波导和第一焊盘设置于第一芯片；
步骤S12：在当前行的垂直投影方向设置总线谐振器第二部分；
步骤S13：在第一焊盘的垂直投影位置设置第二焊盘；
总线谐振器第二部分，第二焊盘设置于第二芯片；
步骤S14：键合第一焊盘和第二焊盘。
具体地，对未耦合的主电容臂依次设置与未耦合的主电容臂对应的叉指，共面波导和第一焊盘，包括：
根据阻抗匹配条件，获取叉指宽度和共面波导宽度；
根据总线谐振器频率和叉指耦合电容，获取叉指长度和共面波导长度；
根据耦合强度，获得未耦合的主电容臂与叉指的位置关系；
通过仿真确定主电容臂与叉指的相对位置关系。
具体地，在当前行的垂直投影方向设置总线谐振器第二部分还包括：
在总线谐振器第二部分的交叉处设置悬空桥，悬空桥用于连接同一排列方向上的走线并且使不同排列方向之间的走线绝缘。
需要说明的是：倒装芯片（flip-chip）是传统集成电路中的一种芯片互联技术，又因与超导量子电路兼容而成为对超导量子比特2D阵列多层密集布线的主要互联技术之一，量子比特层芯片和引线层芯片可以单独制造，通过超导凸点键合垂直互联，有效隔离引线串扰对量子比特性能的影响；
Superconducting quantum interference device，SQUID，即超导量子干涉仪，超导量子比特的核心部分，由两个约瑟夫森结并联在一起构成的回路，本质上是非线性振荡器，其非线性源于超导约瑟夫森效应，最低两个能级被编码为量子比特的计算空间，量子比特工作频率能被外加电流产生的磁通调制；
Transmon是一种超导量子比特，基于超导电荷量子比特的改良设计，通过在约瑟夫森结回路之外并联一个旁路电容器（十字或平板结构），可以极大平滑电荷色散关系，有效压制电荷噪音。目前国际上主流的超导量子比特基本上都采用这种结构。
以下将详细阐述本发明实施例所依据的具体原理。
在超导量子电路中，量子比特与量子比特耦合有两种方式：一种是近邻电容耦合，即两个量子比特各自的一条主电容臂相互靠近以满足寻址耦合参数要求，如图1所示，现方案中2D阵列内部的量子比特之间耦合采用这种方式。可以进一步在两个量子比特之间插入一个可调耦合器调谐近邻耦合。另一种是通过总线谐振器介导耦合，总线谐振器充当量子比特长程耦合的媒介，与量子比特只发生虚光子交换，因此是一种有效的量子数据总线结构，本专利采用这种耦合方式。通过总线谐振器介导的两个量子比特，空间上是隔开的，一般transmon量子比特的尺寸小于300μm×300μm，总线谐振器总长度接近1cm，通过蜿蜒排布后隔开的量子比特距离超过3mm，实现量子比特2D阵列中边缘量子比特之间的长程耦合。
量子比特1-总线谐振器-量子比特2构成一个三体系统，总哈密顿量如下：
Figure 162998DEST_PATH_IMAGE001
其中第一项为量子比特自由项，ω i 表示量子比特i的频率，
Figure 353808DEST_PATH_IMAGE002
表示量子比特i的泡利Z算符；第二项为总线谐振器自由项，ω b 表示总线谐振器频率，
Figure 171591DEST_PATH_IMAGE003
表示光子产生（湮灭）算符；g i 表示量子比特i与总线谐振器之间的耦合强度，如果已知量子比特i的自电容C i 、总线谐振器的自电容C b 和叉指耦合电容C g,i ，则
Figure 701929DEST_PATH_IMAGE004
，
Figure 579755DEST_PATH_IMAGE005
表示量子比特i的泡利升（降）算符。
总线谐振器的正常工作需要保证两点：
1. 总线谐振器频率
Figure 257861DEST_PATH_IMAGE006
满足色散强耦合机制，即
Figure 223543DEST_PATH_IMAGE007
，这样量子比特状态变化对总线谐振器来说相当于微扰；
2. 总线谐振器维持真空光场状态，即
Figure 670705DEST_PATH_IMAGE008
，这样总线谐振器中只有量子比特传递的虚光子占据。在该条件下对总哈密顿量
Figure 719433DEST_PATH_IMAGE009
施加单位正则变换
Figure 88097DEST_PATH_IMAGE010
，
Figure 480639DEST_PATH_IMAGE010
满足：
Figure 782307DEST_PATH_IMAGE011
其中，
Figure 877302DEST_PATH_IMAGE012
表示频率失谐。变换后的有效哈密顿量近似为：
Figure 592317DEST_PATH_IMAGE013
其中，
Figure 165381DEST_PATH_IMAGE014
是与量子比特状态相关的频率偏移，
Figure 587135DEST_PATH_IMAGE015
表示有效量子比特-量子比特耦合强度。J 12 就反映了总线谐振器可介导量子比特之间的长程耦合。
如图3所示，量子比特可模型化为非线性LC电路，总线谐振器可模型化为线性LC电路，色散强耦合和真空光场条件下，总线谐振器只与量子比特之间发生虚光子交换，从而介导有效量子比特之间相互作用。
已知两个量子比特频率
Figure 712086DEST_PATH_IMAGE016
、
Figure 586501DEST_PATH_IMAGE017
（4-6GHz范围内）和自电容
Figure 963256DEST_PATH_IMAGE018
、
Figure 567413DEST_PATH_IMAGE019
（分别由
Figure 800948DEST_PATH_IMAGE020
、
Figure 365921DEST_PATH_IMAGE021
决定），给定总线谐振器频率
Figure 906886DEST_PATH_IMAGE022
（比
Figure 240916DEST_PATH_IMAGE023
、
Figure 645352DEST_PATH_IMAGE024
大1GHz以上）、自电容
Figure 556676DEST_PATH_IMAGE025
（近似由
Figure 275234DEST_PATH_IMAGE026
决定）和有效量子比特-量子比特耦合强度
Figure 526087DEST_PATH_IMAGE027
（1-10MHz），计算得到量子比特-总线谐振器耦合强度
Figure 163741DEST_PATH_IMAGE028
、
Figure 500045DEST_PATH_IMAGE029
，进一步得到耦合电容
Figure 22293DEST_PATH_IMAGE030
、
Figure 189969DEST_PATH_IMAGE031
。由总线谐振器频率
Figure 936208DEST_PATH_IMAGE032
和耦合电容
Figure 697491DEST_PATH_IMAGE033
、
Figure 646599DEST_PATH_IMAGE034
就可以设计总线谐振器的几何参数。
在另一个实施例中，提供一种量子比特耦合结构，包括：总线谐振器第一部分，第一焊盘，总线谐振器第二部分，第二焊盘；
其中，总线谐振器第一部分，第一焊盘和位于阵列格点上的量子比特单元设置于第一芯片，总线谐振器第二部分，第二焊盘设置于第二芯片，总线谐振器第一部分包括：叉指和共面波导；
第一芯片与第二芯片通过第一焊盘与第二焊盘之间的凸点键合，将量子比特单元逐行连接成为封闭格点网络，实现阵列边缘量子比特之间的耦合。
具体地，量子比特耦合结构还包括量子比特阵列，量子比特阵列包括至少按第一排列方向和第二排列方向重复排列的格点阵列，以及设置于格点上的量子比特单元；
如图4所示，量子比特单元包括超导量子干涉仪，旁路电容，主电容臂，次电容臂；
超导量子干涉仪通过次电容臂与旁路电容耦合；
量子比特单元通过主电容臂电容耦合最近的量子比特单元。
具体地，总线谐振器第一部分沿第一排列方向或第二排列方向依次设置：与未耦合的主电容臂对应的叉指，共面波导和第一焊盘；
叉指与共面波导的一端连接；
共面波导的另一端连接第一焊盘，连接处由共面波导的宽度梯形过渡至第一焊盘的宽度。
具体地，叉指的指长为l，线宽为w，叉指周围设置有宽度为s的间隙；
共面波导长度为L，宽度为W，共面波导周围设置有宽度为S的间隙；
当上述量子比特耦合结构应用于蓝宝石衬底的量子电路芯片时，W/S=10:5，w/s=10:5；
当上述量子比特耦合结构应用于高阻硅衬底的量子电路芯片时，W/S=10:6，w/s=10:6；
叉指宽度和共面波导宽度由50Ω匹配阻抗决定；
根据阻抗匹配和电路参数可以对总线谐振器进行几何设计，确定总线谐振器的几何参数。几何参数包括共面波导长度（中心导体长度L）、宽度（中心导体宽度W与间隙槽线宽度S）和叉指指长（中心导体长度l）、指宽（中心导体宽度w与间隙槽线宽度s），如图5中（a）部分所示。
当第一芯片和第二芯片都选择蓝宝石衬底，共面波导的宽度W和波导周围间隙S分别取10μm和5μm，叉指的w和s分别取20μm和10μm。
叉指长度l和共面波导长度L由总线谐振器频率
Figure 544148DEST_PATH_IMAGE035
和叉指耦合电容
Figure 461288DEST_PATH_IMAGE036
、
Figure 834501DEST_PATH_IMAGE037
决定。对于两端不含叉指的二分之波长共面波导，长度L与频率
Figure 698551DEST_PATH_IMAGE035
之间满足关系：
Figure 512924DEST_PATH_IMAGE038
，其中
Figure 928861DEST_PATH_IMAGE039
表示共面波导中传输的共振微波波长，
Figure 461474DEST_PATH_IMAGE040
表示真空光速，
Figure 598057DEST_PATH_IMAGE041
表示衬底有效介电常数。但是叉指的存在成为反射边界，导致波导频率频移，需要仿真整个总线谐振器模型的传输特性对L进行修正。耦合电容
Figure 860411DEST_PATH_IMAGE042
、
Figure 384934DEST_PATH_IMAGE043
也需要仿真导纳特性确定，模型为叉指和量子比特的一条主电容臂耦合，对叉指指长参数化，扫频分析得到一系列不同扫频频率、不同叉指指长对应的耦合电容，取总线谐振器频率
Figure 76946DEST_PATH_IMAGE044
和耦合电容
Figure 345116DEST_PATH_IMAGE030
、
Figure 697863DEST_PATH_IMAGE045
对应的叉指指长分别作为总线谐振器两端所需的叉指指长l。
叉指与未耦合的主电容臂的位置关系由耦合强度决定。通常，通过仿真确定叉指与未耦合主电容臂之间的位置关系。
总线谐振器第二部分的走线周围设置有间隙，间隙宽度为S；
在第二芯片上，如图5中（c）部分所示，总线谐振器第二部分的交叉点设置有悬空桥，用于连接同一排列方向上的走线，并且使不同排列方向之间的走线绝缘；
悬空桥包括：桥体，第三焊盘；
第三焊盘与同一走向的总线谐振器第二部分连接；
第三焊盘设置于另一走向的总线谐振器第二部分两侧；
桥体跨域另一走向的总线谐振器第二部分，并且在交叉处与另一走向的总线谐振器两侧的第三焊盘电性连接。
具体地，如图5中（b）部分所示，第一焊盘和第二焊盘为正方形；
第一焊盘和第二焊盘的表面均设置有圆柱形氮化钛膜；
氮化钛膜具有预设厚度，氮化钛膜横截面直径与第一焊盘和第二焊盘的边长相等；
氮化钛膜表面设置有圆柱形导电柱，圆柱形导电柱具有预设直径和预设高度。
布线设计需要根据可寻址性和串扰最小化确定组成总线谐振器的走线形式。由于叉指的作用是固定寻址耦合参数，在本专利中叉指位于第一芯片上需要长程耦合的边缘量子比特主电容臂附近，不需要布线。布线设计的对象主要是组成总线谐振器的共面波导，设计方法包括垂直互联和跨线直连。
为简化描述，以一条总线谐振器为例，假设将共面波导分为7段，标注为Ⅰ、Ⅱ、Ⅲ、Ⅳ、Ⅴ、Ⅵ、Ⅶ，其中，Ⅰ、Ⅱ、Ⅲ、Ⅴ、Ⅵ、Ⅶ部分设置于第一芯片。如图5所示，Ⅰ和Ⅶ表示与叉指短路连接的一小段，Ⅱ和Ⅵ表示蜿蜒段，Ⅲ和Ⅴ表示与凸点短路连接的一小段，Ⅳ表示与两个凸点短路连接的直连段，只有Ⅳ位于第二芯片，其他各段位于第一芯片，总长度为L。
垂直互联体现的就是flip-chip设计，涉及Ⅲ和Ⅴ、Ⅳ。当两块芯片上的Ⅲ和Ⅴ以及Ⅳ的两端走线到各自的凸点位置时，先过渡形成方形焊盘，注意两块芯片上的方形焊盘需要对齐。然后在方形焊盘上同步生长圆形截面的氮化钛膜和铟柱，氮化钛膜边缘与方形结构相切，铟柱边缘要远离氮化钛膜边缘，以免键合后的铟凸点直接接触共面波导中心导体表面。比如，中心导体宽度为10μm，厚度为100nm，过渡到方形焊盘的边长为25μm；氮化钛膜的厚度为50-80nm，直径为25μm；铟柱的厚度选择在10μm左右，直径约为15μm。第一芯片上的方形焊盘和氮化钛膜、垂直连接两块芯片的铟凸点、第二芯片上的氮化钛膜和方形焊盘形成通路，将Ⅲ和Ⅳ、Ⅴ和Ⅳ垂直互联，如图5中（b）部分所示。
跨线直连发生在第二芯片，涉及Ⅴ。为了尽可能减少布线对第一芯片上量子比特的影响，Ⅴ段在第二芯片上的布线沿量子比特的主电容臂在第二芯片上的投影线进行。跨线直连指的是多条总线谐振器的Ⅴ段在投影区域交叉以及与其他控制线交叉时的处理方式。跨线采用空气桥工艺，桥拱连接需要Ⅴ段需要跨线的中心导体，桥底穿过不需要跨线的共面波导（其他总线谐振器的Ⅴ段或控制和读出线），如图5中（c）部分所示。一条总线谐振器可连接一组对称的边缘量子比特，使用多条总线谐振器将所有对称的边缘量子比特两两连接，可将整个量子比特2D阵列变成可循环的格点网络。第一芯片上一个边缘量子比特的量子态通过电偶极相互作用“交换”成虚光子进入与其耦合的总线谐振器，从第二芯片传输到另一端，再通过电偶极相互作用“交换”回量子态，激发对称的边缘量子比特。总线谐振器通过该过程实现两个边缘量子比特长程耦合的功能。
在另一个实施例中，以量子比特4×4阵列的其中一条总线谐振器介导两个边缘量子比特为例，按照在另一个实施例中公开的总线谐振器设计流程，进行几何设计和布线设计，实现两个边缘量子比特的长程耦合。其中表1示出了电路参数
表1 电路参数
Figure 330969DEST_PATH_IMAGE046
由有效耦合参数计算得到直接耦合参数，如表2所示。
表2 直接耦合参数
Figure 838174DEST_PATH_IMAGE047
给定频率满足
Figure 706773DEST_PATH_IMAGE048
，可发生总线谐振器介导的虚光子交换。根据阻抗匹配和电路参数确定总线谐振器几何参数，如表3所示。
表3 总线谐振器几何参数
Figure 350244DEST_PATH_IMAGE049
进一步划分共面波导各段长度如表4所示。
表4 共面波导各段长度
Figure 154252DEST_PATH_IMAGE050
按每个transmon量子比特的尺寸为300μm×300μm计算，第一芯片量子比特4×4阵列在第二芯片上的投影区域为1200μm×1200μm，跨线直连长度Ⅳ为3262μm。增加量子比特2D阵列意味着延长跨线直连长度Ⅳ。
扩展到多条总线谐振器，将量子比特2D阵列边缘所有相互对称的量子比特通过长程耦合连接起来，构造成封闭的格点网络。
上述所有可选技术方案，可以采用任意结合形成本发明的可选实施例，在此不再一一赘述。
实施例1
下面结合图1，具体阐述一种量子比特耦合方法。该方法适用于倒装封装的量子电路芯片，量子电路芯片包括相互键合的第一芯片和第二芯片以及量子比特阵列，量子比特阵列至少包括按第一排列方向和第二排列方向排列的格点，沿第一排列方向至少包括M行格点，沿第二排列方向至少包括N行格点，每行格点中至少包括一个格点。一种量子比特耦合方法包括：
步骤S1：遍历阵列中的每一行，执行以下操作：
使用总线谐振器耦合位于当前行两端格点上的量子比特单元，其中，当前行沿第一排列方向或第二排列方向排列，量子比特单元包括主电容臂，主电容臂沿第一排列方向和第二排列方向排布，用于耦合位于最近邻格点的量子比特单元。
具体地，如图1所示，使用总线谐振器耦合位于当前行两端格点上的量子比特单元包括：
步骤S11：沿格点向当前行两端延伸方向，对未耦合的主电容臂依次设置与未耦合的主电容臂对应的叉指，共面波导和第一焊盘；其中，量子比特单元，叉指，共面波导和第一焊盘设置于第一芯片；
步骤S12：在当前行的垂直投影方向设置总线谐振器第二部分；
步骤S13：在第一焊盘的垂直投影位置设置第二焊盘；
总线谐振器第二部分，第二焊盘设置于第二芯片；
步骤S14：键合第一焊盘和第二焊盘。
具体地，对未耦合的主电容臂依次设置与未耦合的主电容臂对应的叉指，共面波导和第一焊盘，包括：
根据阻抗匹配条件，获取叉指宽度和共面波导宽度；
根据总线谐振器频率和叉指耦合电容，获取叉指长度和共面波导长度；
根据耦合强度，获得未耦合的主电容臂与叉指的位置关系；
通过仿真确定主电容臂与叉指的相对位置关系。
具体地，在当前行的垂直投影方向设置总线谐振器第二部分还包括：
在总线谐振器第二部分的交叉处设置悬空桥，悬空桥用于连接同一排列方向上的走线并且使不同排列方向之间的走线绝缘。
实施例2
下面结合图3-图5具体阐述一种量子比特耦合结构。
如图3所示，量子比特可模型化为非线性LC电路，总线谐振器可模型化为线性LC电路，色散强耦合和真空光场条件下，总线谐振器只与量子比特之间发生虚光子交换，从而介导有效量子比特之间相互作用。
已知两个量子比特频率
Figure 883173DEST_PATH_IMAGE051
、
Figure 555463DEST_PATH_IMAGE052
（4-6GHz范围内）和自电容
Figure 319020DEST_PATH_IMAGE053
、
Figure 28350DEST_PATH_IMAGE054
（分别由
Figure 510147DEST_PATH_IMAGE055
、
Figure 986127DEST_PATH_IMAGE056
决定），给定总线谐振器频率
Figure 541874DEST_PATH_IMAGE057
（比
Figure 484422DEST_PATH_IMAGE058
、
Figure 748788DEST_PATH_IMAGE059
大1GHz以上）、自电容
Figure 700563DEST_PATH_IMAGE060
（近似由
Figure 110816DEST_PATH_IMAGE061
决定）和有效量子比特-量子比特耦合强度
Figure 489845DEST_PATH_IMAGE062
（1-10MHz），计算得到量子比特-总线谐振器耦合强度
Figure 742971DEST_PATH_IMAGE063
、
Figure 232859DEST_PATH_IMAGE064
，进一步得到耦合电容
Figure 763197DEST_PATH_IMAGE065
、
Figure 641023DEST_PATH_IMAGE066
。由总线谐振器频率
Figure 53550DEST_PATH_IMAGE067
和耦合电容
Figure 284811DEST_PATH_IMAGE068
、
Figure 731973DEST_PATH_IMAGE069
就可以设计总线谐振器的几何参数。
一种量子比特耦合结构，包括：总线谐振器第一部分，第一焊盘，总线谐振器第二部分，第二焊盘；
其中，总线谐振器第一部分，第一焊盘和位于阵列格点上的量子比特单元设置于第一芯片，总线谐振器第二部分，第二焊盘设置于第二芯片，总线谐振器第一部分包括：叉指和共面波导；
第一芯片与第二芯片通过第一焊盘与第二焊盘之间的凸点键合，将量子比特单元逐行连接成为封闭格点网络，实现阵列边缘量子比特之间的耦合。
具体地，量子比特耦合结构还包括量子比特阵列，量子比特阵列包括至少按第一排列方向和第二排列方向重复排列的格点阵列，以及设置于格点上的量子比特单元；
如图4所示，量子比特单元包括超导量子干涉仪，旁路电容，主电容臂，次电容臂；
超导量子干涉仪通过次电容臂与旁路电容耦合；
量子比特单元通过主电容臂电容耦合最近的量子比特单元。
具体地，总线谐振器第一部分沿第一排列方向或第二排列方向依次设置：与未耦合的主电容臂对应的叉指，共面波导和第一焊盘；
叉指与共面波导的一端连接；
共面波导的另一端连接第一焊盘，连接处由共面波导的宽度梯形过渡至第一焊盘的宽度。
具体地，叉指的指长为l，线宽为w，叉指周围设置有宽度为s的间隙；
共面波导长度为L，宽度为W，共面波导周围设置有宽度为S的间隙；
当上述量子比特耦合结构应用于蓝宝石衬底的量子电路芯片时，W/S=10:5，w/s=10:5；
当上述量子比特耦合结构应用于高阻硅衬底的量子电路芯片时，W/S=10:6，w/s=10:6；
叉指宽度和共面波导宽度由50Ω匹配阻抗决定；
根据阻抗匹配和电路参数可以对总线谐振器进行几何设计，确定总线谐振器的几何参数。几何参数包括共面波导长度（中心导体长度L）、宽度（中心导体宽度W与间隙槽线宽度S）和叉指指长（中心导体长度l）、指宽（中心导体宽度w与间隙槽线宽度s），如图5中（a）部分所示。
当第一芯片和第二芯片都选择蓝宝石衬底，共面波导的宽度W和波导周围间隙S分别取10μm和5μm，叉指的
Figure 515121DEST_PATH_IMAGE070
和
Figure 680523DEST_PATH_IMAGE071
分别取20μm和10μm。
叉指长度l和共面波导长度L由总线谐振器频率
Figure 449896DEST_PATH_IMAGE072
和叉指耦合电容
Figure 751565DEST_PATH_IMAGE073
、
Figure 472658DEST_PATH_IMAGE074
决定。对于两端不含叉指的二分之波长共面波导，长度L与频率
Figure 797460DEST_PATH_IMAGE075
之间满足关系：
Figure 432841DEST_PATH_IMAGE076
，其中
Figure 916912DEST_PATH_IMAGE077
表示共面波导中传输的共振微波波长，
Figure 979546DEST_PATH_IMAGE040
表示真空光速，
Figure 791644DEST_PATH_IMAGE078
表示衬底有效介电常数。但是叉指的存在成为反射边界，导致波导频率频移，需要仿真整个总线谐振器模型的传输特性对
Figure 965137DEST_PATH_IMAGE079
进行修正。耦合电容
Figure 303714DEST_PATH_IMAGE080
、
Figure 740512DEST_PATH_IMAGE081
也需要仿真导纳特性确定，模型为叉指和量子比特的一条主电容臂耦合，对叉指指长参数化，扫频分析得到一系列不同扫频频率、不同叉指指长对应的耦合电容，取总线谐振器频率
Figure 102223DEST_PATH_IMAGE082
和耦合电容
Figure 141723DEST_PATH_IMAGE083
、
Figure 538069DEST_PATH_IMAGE084
对应的叉指指长分别作为总线谐振器两端所需的叉指指长l。
叉指与未耦合的主电容臂的位置关系由耦合强度决定。通常，通过仿真确定叉指与未耦合主电容臂之间的位置关系。
总线谐振器第二部分的走线周围设置有间隙，间隙宽度为S；
在第二芯片上，如图5中（c）部分所示，总线谐振器第二部分的交叉点设置有悬空桥，用于连接同一排列方向上的走线，并且使不同排列方向之间的走线绝缘；
悬空桥包括：桥体，第三焊盘；
第三焊盘与同一走向的总线谐振器第二部分连接；
第三焊盘设置于另一走向的总线谐振器第二部分两侧；
桥体跨域另一走向的总线谐振器第二部分，并且在交叉处与另一走向的总线谐振器两侧的第三焊盘电性连接。
具体地，如图5中（b）部分所示，第一焊盘和第二焊盘为正方形；
第一焊盘和第二焊盘的表面均设置有圆柱形氮化钛膜；
氮化钛膜具有预设厚度，氮化钛膜横截面直径与第一焊盘和第二焊盘的边长相等；
氮化钛膜表面设置有圆柱形导电柱，圆柱形导电柱具有预设直径和预设高度。
布线设计需要根据可寻址性和串扰最小化确定组成总线谐振器的走线形式。由于叉指的作用是固定寻址耦合参数，在本专利中叉指位于第一芯片上需要长程耦合的边缘量子比特主电容臂附近，不需要布线。布线设计的对象主要是组成总线谐振器的共面波导，设计方法包括垂直互联和跨线直连。
为简化描述，以一条总线谐振器为例，假设将共面波导分为7段，标注为Ⅰ、Ⅱ、Ⅲ、Ⅳ、Ⅴ、Ⅵ、Ⅶ，其中，Ⅰ、Ⅱ、Ⅲ、Ⅴ、Ⅵ、Ⅶ部分设置于第一芯片。如图5所示，Ⅰ和Ⅶ表示与叉指短路连接的一小段，Ⅱ和Ⅵ表示蜿蜒段，Ⅲ和Ⅴ表示与凸点短路连接的一小段，Ⅳ表示与两个凸点短路连接的直连段，只有Ⅳ位于第二芯片，其他各段位于第一芯片，总长度为L。
垂直互联体现的就是flip-chip设计，涉及Ⅲ和Ⅴ、Ⅳ。当两块芯片上的Ⅲ和Ⅴ以及Ⅳ的两端走线到各自的凸点位置时，先过渡形成方形焊盘，注意两块芯片上的方形焊盘需要对齐。然后在方形焊盘上同步生长圆形截面的氮化钛膜和铟柱，氮化钛膜边缘与方形结构相切，铟柱边缘要远离氮化钛膜边缘，以免键合后的铟凸点直接接触共面波导中心导体表面。比如，中心导体宽度为10μm，厚度为100nm，过渡到方形焊盘的边长为25μm；氮化钛膜的厚度为50-80nm，直径为25μm；铟柱的厚度选择在10μm左右，直径约为15μm。第一芯片上的方形焊盘和氮化钛膜、垂直连接两块芯片的铟凸点、第二芯片上的氮化钛膜和方形焊盘形成通路，将Ⅲ和Ⅳ、Ⅴ和Ⅳ垂直互联，如图5中（b）部分所示。
跨线直连发生在第二芯片，涉及Ⅴ。为了尽可能减少布线对第一芯片上量子比特的影响，Ⅴ段在第二芯片上的布线沿量子比特的主电容臂在第二芯片上的投影线进行。跨线直连指的是多条总线谐振器的Ⅴ段在投影区域交叉以及与其他控制线交叉时的处理方式。跨线采用空气桥工艺，桥拱连接需要Ⅴ段需要跨线的中心导体，桥底穿过不需要跨线的共面波导（其他总线谐振器的Ⅴ段或控制和读出线），如图5中（c）部分所示。一条总线谐振器可连接一组对称的边缘量子比特，使用多条总线谐振器将所有对称的边缘量子比特两两连接，可将整个量子比特2D阵列变成可循环的格点网络。第一芯片上一个边缘量子比特的量子态通过电偶极相互作用“交换”成虚光子进入与其耦合的总线谐振器，从第二芯片传输到另一端，再通过电偶极相互作用“交换”回量子态，激发对称的边缘量子比特。总线谐振器通过该过程实现两个边缘量子比特长程耦合的功能。
实施例3
下面详细阐述一种量子比特耦合结构的设计过程。该量子比特具有4×4阵列，其中一条总线谐振器介导两个边缘量子比特，按照实施例1中记载的总线谐振器设计流程和实施例2中记载的结构进行几何设计和布线设计，实现两个边缘量子比特的长程耦合。下表示出了电路参数。
Figure 880189DEST_PATH_IMAGE085
由有效耦合参数计算得到直接耦合参数，如下表所示。
Figure 463617DEST_PATH_IMAGE086
给定频率满足
Figure 805343DEST_PATH_IMAGE087
，可发生总线谐振器介导的虚光子交换。根据阻抗匹配和电路参数确定总线谐振器几何参数，如下表所示。
Figure 56196DEST_PATH_IMAGE088
进一步划分共面波导各段长度如下表所示。
Figure 569217DEST_PATH_IMAGE089
按每个transmon量子比特的尺寸为300μm×300μm计算，第一芯片量子比特4×4阵列在第二芯片上的投影区域为1200μm×1200μm，跨线直连长度Ⅳ为3262μm。扩展到多条总线谐振器，将量子比特2D阵列边缘所有相互对称的量子比特通过长程耦合连接起来，构造成封闭的格点网络。
特别地，根据本申请的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本申请的实施例包括一种计算机程序产品，其包括装载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信装置从网络上被下载和安装，或者从存储器被安装，或者从ROM 被安装。在该计算机程序被外部处理器执行时，执行本申请的实施例的方法中限定的上述功能。
需要说明的是，本申请的实施例的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本申请的实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本申请的实施例中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF(Radio Frequency, 射频)等等，或者上述的任意合适的组合。
上述计算机可读介质可以是上述服务器中所包含的；也可以是单独存在，而未装配入该服务器中。上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被该服务器执行时，使得该服务器：响应于检测到终端的外设模式未激活时，获取终端上应用的帧率；在帧率满足息屏条件时，判断用户是否正在获取终端的屏幕信息；响应于判断结果为用户未获取终端的屏幕信息，控制屏幕进入立即暗淡模式。
可以以一种或多种程序设计语言或其组合来编写用于执行本申请的实施例的操作的计算机程序代码，程序设计语言包括面向对象的程序设计语言—诸如Java,Smalltalk, C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本申请的限制。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种量子比特耦合方法，适用于倒装封装的量子电路芯片，所述量子电路芯片包括相互键合的第一芯片和第二芯片以及量子比特阵列，所述量子比特阵列至少包括按第一排列方向和第二排列方向排列的格点，沿所述第一排列方向至少包括M行格点，沿所述第二排列方向至少包括N行格点，每行格点中至少包括一个格点，其特征在于，所述方法包括：
遍历所述量子比特阵列中的每一行，执行以下操作：
使用总线谐振器耦合位于当前行两端格点上的量子比特单元，其中，所述当前行沿所述第一排列方向或所述第二排列方向排列，所述量子比特单元包括主电容臂，所述主电容臂沿所述第一排列方向和所述第二排列方向排布，用于耦合位于最近邻格点的量子比特单元。
2.根据权利要求1所述的一种量子比特耦合方法，其特征在于，所述使用总线谐振器耦合位于当前行两端格点上的量子比特单元包括：
沿格点向所述当前行两端延伸方向，对未耦合的主电容臂依次设置与所述未耦合的主电容臂对应的叉指，共面波导和第一焊盘；其中，所述量子比特单元，所述叉指，所述共面波导和所述第一焊盘设置于第一芯片；
在所述当前行的垂直投影方向设置总线谐振器第二部分；
在所述第一焊盘的垂直投影位置设置第二焊盘；
所述总线谐振器第二部分，所述第二焊盘设置于第二芯片；
键合所述第一焊盘和所述第二焊盘。
3.根据权利要求2所述的一种量子比特耦合方法，其特征在于，所述对未耦合的主电容臂依次设置与所述未耦合的主电容臂对应的叉指，共面波导和第一焊盘，包括：
根据阻抗匹配条件，获取所述叉指宽度和所述共面波导宽度；
根据总线谐振器频率和叉指耦合电容，获取所述叉指长度和所述共面波导长度；
根据耦合强度，获得所述未耦合的主电容臂与所述叉指的位置关系；
通过仿真确定所述主电容臂与所述叉指的相对位置关系。
4.根据权利要求2所述的一种量子比特耦合方法，其特征在于，所述在所述当前行的垂直投影方向设置总线谐振器第二部分还包括：
在总线谐振器第二部分的交叉处设置悬空桥，所述悬空桥用于连接同一排列方向上的走线并且使不同排列方向之间的走线绝缘。
5.一种量子比特耦合结构，其特征在于，所述结构包括：总线谐振器第一部分，第一焊盘，总线谐振器第二部分，第二焊盘；
其中，所述总线谐振器第一部分，所述第一焊盘和位于阵列格点上的量子比特单元设置于第一芯片，所述总线谐振器第二部分，第二焊盘设置于第二芯片，所述总线谐振器第一部分包括：叉指和共面波导；
所述第一芯片与所述第二芯片通过所述第一焊盘与所述第二焊盘之间的凸点键合，将量子比特单元逐行连接成为封闭格点网络，实现阵列边缘量子比特之间的耦合。
6.根据权利要求5所述的一种量子比特耦合结构，其特征在于，所述结构还包括量子比特阵列，所述量子比特阵列包括至少按第一排列方向和第二排列方向重复排列的格点阵列，以及设置于格点上的量子比特单元；
所述量子比特单元包括超导量子干涉仪，旁路电容，主电容臂，次电容臂；
所述超导量子干涉仪通过所述次电容臂与旁路电容耦合；
所述量子比特单元通过所述主电容臂电容耦合最近的量子比特单元。
7.根据权利要求6所述的一种量子比特耦合结构，其特征在于，所述总线谐振器第一部分沿第一排列方向或第二排列方向依次设置：与未耦合的主电容臂对应的叉指，共面波导和第一焊盘；
所述叉指与所述共面波导的一端连接；
所述共面波导的另一端连接第一焊盘，连接处由共面波导的宽度梯形过渡至所述第一焊盘的宽度。
8.根据权利要求7所述的一种量子比特耦合结构，其特征在于，所述叉指的线宽为w，指长为l，所述叉指周围设置有宽度为s的间隙；
所述共面波导长度为L，宽度为W，所述共面波导周围设置有宽度为S的间隙；
当所述量子比特耦合结构应用于蓝宝石衬底的量子电路芯片时，W/S=10:5，w/s=10:5；
当所述量子比特耦合结构应用于高阻硅衬底的量子电路芯片时，W/S=10:6，w/s=10:6；
所述叉指宽度和所述共面波导宽度由50Ω匹配阻抗决定；
所述叉指长度和所述共面波导长度由总线谐振器频率和叉指耦合电容决定；
所述叉指与所述未耦合的主电容臂的位置关系由耦合强度决定。
9.根据权利要求5所述的一种量子比特耦合结构，其特征在于，所述总线谐振器第二部分的走线周围设置有间隙，所述间隙宽度为S；
在第二芯片上，总线谐振器第二部分的交叉点设置有悬空桥，用于连接同一排列方向上的走线，并且使不同排列方向之间的走线绝缘；
所述悬空桥包括：桥体，第三焊盘；
所述第三焊盘与同一走向的总线谐振器第二部分连接；
所述第三焊盘设置于另一走向的总线谐振器第二部分两侧；
所述桥体跨域另一走向的总线谐振器第二部分，并且在交叉处与另一走向的总线谐振器两侧的第三焊盘电性连接。
10.根据权利要求5所述的一种量子比特耦合结构，其特征在于，所述第一焊盘和第二焊盘为正方形；
所述第一焊盘和所述第二焊盘的表面均设置有圆柱形氮化钛膜；
所述氮化钛膜具有预设厚度，所述氮化钛膜横截面直径与所述第一焊盘和所述第二焊盘的边长相等；
所述氮化钛膜表面设置有圆柱形导电柱，所述圆柱形导电柱具有预设直径和预设高度。
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