CN114597764B - 掩埋异质结结构及其制备方法、激光器 - Google Patents

掩埋异质结结构及其制备方法、激光器 Download PDF

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Abstract

本发明涉及一种掩埋异质结结构及其制备方法、激光器，包括：在P型衬底层上依次生长外延层和图形化的N型光栅层，其中，外延层包括由下至上层叠设置的P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层；在图形化的N型光栅层上依次生长光栅掩埋层、牺牲层和图形化的硬掩膜层；通过图形化的硬掩膜层刻蚀牺牲层、光栅掩埋层、图形化的N型光栅层、外延层以及P型衬底的两侧，以形成两侧的台面；在各台面上生长电流限制结构，电流限制结构用于限制漏电流；去除图形化的硬掩膜层和牺牲层；在光栅掩埋层和电流限制结构的表面依次生长联接层、势垒层和欧姆接触层，以实现低阈值的掩埋异质结结构的制备。

Description

掩埋异质结结构及其制备方法、激光器
技术领域
本申请涉及半导体器件制造领域，特别是涉及一种掩埋异质结结构及其制备方法、激光器。
背景技术
随着半导体技术的发展，现有的掩埋异质结(Buried Heterojunction,BH)结构的半导体激光器，半导体激光器在量子阱有源区侧面采用P-N-P-N型晶闸管结构限制电流，可以很好的减小电流和载流子泄露，具有小的阈值电流、近圆光斑、稳定的模式和热阻，是目前常用的半导体激光器形式。
传统的BH类型半导体激光器的制造工艺中由于P光栅在清洗和暴露在空气中时，光栅表面会有N型掺杂质Si的存在，在针对P型光栅掩埋时，会存在非辐射复合中心，在电流注入时会消耗载流子，导致激光器阈值偏高的问题。
发明内容
基于此，有必要针对现有技术中制备掩埋异质结结构类型激光器存在的阈值偏高的问题提供一种掩埋异质结结构及其制备方法、激光器。
一种掩埋异质结结构的制备方法，包括：
在P型衬底层上依次生长外延层和图形化的N型光栅层，其中，外延层包括由下至上层叠设置的P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层；
在图形化的N型光栅层上依次生长光栅掩埋层、牺牲层和图形化的硬掩膜层；
通过图形化的硬掩膜层刻蚀牺牲层、光栅掩埋层、图形化的N型光栅层、外延层以及P型衬底的两侧，以形成两侧的台面；
在各台面上生长电流限制结构，电流限制结构用于限制漏电流；
去除图形化的硬掩膜层和牺牲层；
在光栅掩埋层和电流限制结构的表面依次生长联接层、势垒层和欧姆接触层。
在其中一个实施例中，在各台面上生长电流限制结构，包括：
在各台面上依次生长第一P型限制层、第二P型限制层、N型限制层以及第三P型限制层；
其中，第一P型限制层的掺杂浓度小于第二P型限制层的掺杂浓度；第二P型限制层的掺杂浓度等于第三P型限制层浓度；第一P型限制层用于配合第二P型限制层和第三P型限制层中的至少一个将N型限制层与联接层隔离。
在其中一个实施例中，在各台面上依次生长第一P型限制层、第二P型限制层、N型限制层以及第三P型限制层，包括：
第一时间内，在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各台面上形成第一P型限制层；
第二时间内，升温至第二温度下通入三氢化磷、第二三甲基铟和第二二乙基锌，以在第一P型限制层表面上形成第二P型限制层，其中，第一三甲基铟的通入流量小于第二三甲基铟，第一二乙基锌的通入流量小于第二二乙基锌；
第三时间内，在第二温度下通入三氢化磷和第二三甲基铟，并停止通入第二二乙基锌，通入四氢化硅，以在第二P型限制层部分表面上形成N型限制层；
第四时间内，在第二温度下通入三氢化磷、第二三甲基铟和第二二乙基锌，以在N型限制层表面和第二P型限制层的部分表面上形成第三P型限制层。
在其中一个实施例中，在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各台面上形成第一P型限制层，包括：
在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各台面上形成50纳米至150纳米厚度的第一P型限制层。
在其中一个实施例中，在P型衬底层上依次生长外延层和图形化的N型光栅层，包括：
在P型衬底层上依次生长外延层、N型光栅层和帽层；
对N型光栅层和帽层进行光刻，剩余的N型光栅层用于作为图形化的N型光栅层。
在其中一个实施例中，包括P型衬底层，在P型衬底层上依次设置外延层、图形化的N型光栅层、光栅掩埋层、联接层、势垒层和欧姆接触层，外延层包括由下至上层叠设置的P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层；
两个电流限制结构，电流限制结构由P型衬底层延伸至暴露于N型光栅层的表面，且两个电流限制层结构分别位于量子阱有源层的两侧，电流限制结构用于限制漏电流。
在其中一个实施例中，电流限制结构包括贴合于表面上设置第一P型限制层、贴合于第一P型限制层表面设置的第二P型限制层和贴合于第二P型限制层部分表面设置的N型限制层，以及贴合于N型限层制表面和第二P型限制层剩余部分表面设置的第三P型限制层，以将N型限制层与联接层隔离；
其中，第一P型限制层的掺杂浓度小于第二P型限制层的掺杂浓度；第二P型限制层的掺杂浓度等于第三P型限制层浓度。
在其中一个实施例中，第一P型限制层的厚度为50纳米至150纳米。
在其中一个实施例中，第二P型限制层的厚度大于等于500纳米。
一种激光器，包括如上述的掩埋异质结结构。
上述掩埋异质结结构的制备方法，包括：在P型衬底层上依次生长外延层和图形化的N型光栅层，其中，外延层包括由下至上层叠设置的P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层；在图形化的N型光栅层上依次生长光栅掩埋层、牺牲层和图形化的硬掩膜层；通过图形化的硬掩膜层刻蚀牺牲层、光栅掩埋层、图形化的N型光栅层、外延层以及P型衬底的两侧，以形成两侧的台面；在各台面上生长电流限制结构，电流限制结构用于限制漏电流；去除图形化的硬掩膜层和牺牲层；在光栅掩埋层和电流限制结构的表面依次生长联接层、势垒层和欧姆接触层。本发明通过生长P型衬底，先外延生长外延层和图形化的N型光栅层以及光栅掩埋层，再生长侧向的电流限制结构，实现低阈值的掩埋异质结结构的制备。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的掩埋异质结结构的制备方法的流程示意图之一；
图2为一实施例中提供的掩埋异质结结构的制备方法中步骤200所得结构的截面结构示意图；
图3为一实施例中提供的掩埋异质结结构的制备方法中步骤300所得结构的截面结构示意图；
图4为一实施例中提供的掩埋异质结结构示意图之一；
图5为一实施例中提供的掩埋异质结结构的制备方法的流程示意图之二；
图6为一实施例中提供的掩埋异质结结构示意图之二；
图7为一实施例中提供的掩埋异质结结构的制备方法的流程示意图之三；
图8为一实施例中提供的第三次外延生长的时间-温度-源气体的关系示意图；
图9为一实施例中提供的掩埋异质结结构的制备方法的流程示意图之四；
图10为一实施例中提供的掩埋异质结结构的制备方法中步骤110所得结构的截面结构示意图；
图11为一实施例中提供的掩埋异质结结构的制备方法的流程示意图之五。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在其中一个实施例中，如图1所示，提供了一种掩埋异质结结构的制备方法的流程示意图，其中，方法包括步骤S100～S600。
步骤S100，在P型衬底层上依次生长外延层和图形化的N型光栅层，其中，外延层包括由下至上层叠设置的P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层。
其中，本步骤中的外延层指的是在P型衬底层上通过外延生长方式获得的多层结构。优选地，本实施例中可以通过将P衬底上放入到金属有机化合物化学气相沉淀(Metal-organic Chemical Vapor Deposition，MOCVD)设备中，第一次外延依次生长P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层。
步骤S200，在图形化的N型光栅层上依次生长光栅掩埋层、牺牲层和图形化的硬掩膜层。
具体地，请参看图2，为本实施中步骤S200所得结构的截面结构示意图，其中，该掩埋异质结结构包括P型衬底层001、外延层120，外延层包括由下至上层叠设置的P型缓冲层002、P型限制层003、P型波导层004、量子阱有源层005、N型波导层006、N型限制层007、N型缓冲层008，以及图形化光栅层009、光栅掩埋层016、牺牲层017和图形化的硬掩膜层110。本实施例在图形化的N型光栅层009上通过第二次外延生长光栅掩埋层016、牺牲层017，并且在第二次外延结束后在牺牲层016的表面蒸镀硬掩膜层，例如，本实施例中可以在牺牲层017的表面蒸镀厚度为32纳米的SiO2薄膜作为硬掩膜层110，为了降低SiO2薄膜的应力，避免后续在高温环境下，生长电流限制结构时发生翘曲，SiO2薄膜的生长采用等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)设备以270℃，0.02nm/s的低温低速沉积，然后光刻得到所需的SiO2薄膜宽度，剩余的SiO2薄膜作为图形化的硬掩膜层110。
步骤S300，通过图形化的硬掩膜层刻蚀牺牲层、光栅掩埋层、图形化的N型光栅层、外延层以及P型衬底的两侧，以形成两侧的台面。
具体地，请参看图3，为本实施例中步骤S300所得结构的截面结构示意图。在图形化的硬掩膜层110的遮挡下，采用湿法刻蚀，刻蚀牺牲层017、光栅掩埋层016、图形化的N型光栅层009、外延层120以及P型衬底001的两侧，并且保持外延层中量子阱有源层005的下表面宽度在1.5um～1.7um范围内。
步骤S400，在各台面上生长电流限制结构，电流限制结构用于限制漏电流。
具体地，在获取两侧的台面之后，将图3中的结构防止在MOCVD设备中进行第三次外延生长，以获取限制漏电流的电流限制结构。
步骤S500，去除图形化的硬掩膜层和牺牲层。
具体地，本实施例可以通过HF去除图3中的SiO2薄膜，即，图形化的硬掩膜层110，并通过311溶液((3H2SO4∶1H2O∶1H2O2))腐蚀去除牺牲层017。
步骤S600，在光栅掩埋层和电流限制结构的表面依次生长联接层、势垒层和欧姆接触层。
具体地，在去除图形化的硬掩膜层110和牺牲层017后，将本实施中步骤S500后所得的结构放入MOCVD中进行第四次外延生长。通过上述掩埋异质结结构制备的步骤600最终可以获取图4中的一种掩埋异质结结构，其中，外延层和图形化光栅层009、光栅掩埋层016、联结层010、势垒层130以及欧姆接触层013，其中，外延层120包括P型衬底层001、P型缓冲层002、P型限制层003、P型波导层004、量子阱有源层005、N型波导层006、N型限制层007、N型缓冲层008，势垒层130包括第一势垒过渡层011和第二势垒过渡层012。
另外，本实施例还提供了各层材料的性质，请参见表1。
表1
Figure BDA0003514786360000091
本实施例通过P型衬底001，先外延生长P型限制层003，量子阱有源层005及N型图形化光栅层009，然后制作光栅掩埋层016，然后生长两边的电流限制结构，最后在光栅掩埋层016和两个电流限制结构的表面上依次生长联结层010、第一势垒过渡层011和第二势垒过渡层012以及欧姆接触层013。能够获取低阈值的掩埋异质结结构，并且采用MOCVD设备生长电流限制结构能够形成稳定的侧向电流限制工艺，减少通过本实施例制备的掩埋异质结结构，在注入电流后的电流漏电通道。
在其中一个实施例中，如图5所示，提供了一种掩埋异质结结构的制备方法的流程示意图，其中，步骤S400中包括步骤S410。
步骤S410，在各台面上依次生长第一P型限制层、第二P型限制层、N型限制层以及第三P型限制层。
其中，第一P型限制层的掺杂浓度小于第二P型限制层的掺杂浓度；第二P型限制层的掺杂浓度等于第三P型限制层浓度；第一P型限制层用于配合第二P型限制层和第三P型限制层中的至少一个将N型限制层与联接层隔离。
具体地，如上述步骤在获取两侧的台面之后，通过外延生长，以获取限制漏电流的电流限制结构。请参看图6，为本实施例中制备的掩埋异质结结构。其中，两侧的电流限制结构包括第一P型限制层100、第二P型限制101、N型限制层102以及第三P型限制层103。本实施例中为了制备低阈值的掩埋异质结结构，采用的InP衬底掺杂类型为P型，区别于目前常用的N型和Si型衬底，并在量子阱有源层005两侧依次生长第一P型限制层100、第二P型限制101、N型限制层102以及第三P型限制层103，并使得N型限制层102被第一P型限制层100、第二P型限制101以及第三P型限制层103完全隔离。保证对掩埋异质结的对注入电流的漏电流限制，并且外延生长工艺稳定，生产良率高。
具体地，本实施例还提供了两侧电流限制结构各层材料的性质，请参见表2。
表2
Figure BDA0003514786360000111
在其中一个实施例中，如图7所示，提供了一种掩埋异质结结构的制备方法的流程示意图，其中，步骤S410包括步骤S411～S414。
步骤S411，第一时间内，在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各台面上形成第一P型限制层。
步骤S412，第二时间内，升温至第二温度下通入三氢化磷、第二三甲基铟和第二二乙基锌，以在第一P型限制层表面上形成第二P型限制层，其中，第一三甲基铟的通入流量小于第二三甲基铟，第一二乙基锌的通入流量小于第二二乙基锌。
步骤S413，第三时间内，在第二温度下通入三氢化磷和第二三甲基铟，并停止通入第二二乙基锌，通入四氢化硅，以在第二P型限制层部分表面上形成N型限制层。
步骤S414，第四时间内，在第二温度下通入三氢化磷、第二三甲基铟和第二二乙基锌，以在N型限制层表面和第二P型限制层的部分表面上形成第三P型限制层。
具体地，如上述在获取两侧的台面之后，将带有SiO2掩膜的外延片放入到MOCVD中，然后在PH3气体的保护下开始升温到550℃，然后通入少量的TMIn和DEZn源气体，生长第一P型限制层100，此时，TMIn的Source流量为10sccm，DEZn作为掺杂剂，以双稀释管路通入到反应室中，其Source/Dilute/inject流量分别为15/800/25，双稀释管路通入到反应室的气体浓度可通过以下公式计算：
Figure BDA0003514786360000121
其中，S是实际通入到反应室的气体流量，FSource、FDilute、FInject分别代表Source、Dilute、Injetct的流量。因此，通入到反应室的DeZn流量为0.46sccm。并且，InP三次外延层的生长速率与In的流量呈线性关系，一般可通过以下公式来计算：
Figure BDA0003514786360000122
其中，V是InP的生长速率，CInP为InP通入到反应室的浓度，其值可由MOCVD设备上连接与MFC与五二阀的Epison气体浓度监测仪精确测量。当InP的Souce流量为10sccm时，InP通入到反应室的浓度浓度为87摩尔浓度。可以计算得到10sccm的In流量生长InP的速率为0.0028nm/s。然而，对于带有SiO2薄膜的第三次外延生长，由于原子在SiO2薄膜上无法成核，落在SiO2薄膜上的原子会滑落到III-V族外延层上成核生长，因此，InP的实际生长速度为通入源气体的2-3倍，约900s后，第一P型限制层100生长完毕。然后继续升温到670度生长第二P型限制101，In流量增加为720sccn(In浓度为7300摩尔浓度)，DEZn的Source/Dilute/inject流量分别增加为90/150/100，相当于通入到反应室的DEZn流量为37.5sccm。此时，InP的生长速率为0.2nm/s。2500s后，第二P型限制101生长完毕，此时停止通入DEZn气体，开始通入SiH4气体，SiH4的Source/Dilute/inject流量分别增加为100/200/85，相当于通入到反应室的SiH4流量为28.3sccm，2800s后N型限制层102生长完毕，停止通入SiH4气体，开始通入DEZn气体，约2000s后第三P型限制层103生长完毕。第三次三次外延生长的时间-温度-源气体的关系图，请参看图8。
本实施例通过在MOCVD设备生长电流限制结构时，在预烘烤的低温阶段，即通入少量P型掺杂的InP层，形成第一层P型掺杂的InP限制层，即P型限制层100，然后再升高温度100度以上生长P型掺杂的InP限制层，即，第二P型限制101，N型掺杂的InP限制层，即，N型限制层102，以及P型限制层，即，第三P型限制层103。然后再生长N型的联接层010。采用这种生长方法，可以避免侧向生长的N型限制层102与联接层N-InP接触，并在注入电流后出现漏电现象，并且外延生长工艺稳定，生产良率高。
在其中一个实施例中，步骤S411包括以下步骤。
在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各台面上形成50纳米至150纳米厚度的第一P型限制层。
本实施例中，为了保证上述第一P型限制层100、第二P型限制101以及第三P型限制层103对N型限制层102的的隔离效果，在厚度方面，第二P型限制101的厚度不小于500纳米，第一P型限制层100的厚度限定为50纳米-150纳米。若第一P型限制层100厚度小于50nm，本实施例中制备的掩埋异质结结构，在注入一定电流工作时，N型限制层102易与后续生长的联接层010导通，造成漏电，具体请继续参看图6；若第一P型限制层100厚度大于150纳米，侧向形成的电流限制结构对电流的阻断作用下降，造成一定的漏电，影响掩埋异质结结构的在注入电流时的阈值和功率。
在其中一个实施例中，如图9所示，提供了一种掩埋异质结结构的制备方法的流程示意图，其中，步骤S100包括步骤S110和步骤S120。
步骤S110，在P型衬底层上依次生长外延层、N型光栅层和帽层。
步骤S120，对N型光栅层和帽层进行光刻，剩余的N型光栅层用于作为图形化的N型光栅层。
具体地，请参看图10，本实施例中先将P型衬底层001放入到MOCVD设备中，第一次外延依次生长外延层、N型光栅层和帽层015。其中，外延层的限定如上述，在此不再赘述。再通过全息曝光或电子束曝光的方式对N型光栅层和帽层015进行光刻，剩余的N型光栅层用于作为图形化的N型光栅层009(请参看图2、图3、图4和图6)，进一步地，本实施例图形化的N型光栅层009上通过第二次外延生长光栅掩埋层016以及牺牲层017。其中，为实现上述实施例中，在生长电流限制结构中，获取厚度50nm-150nm的第一P型限制层，本实施例中的牺牲层017的厚度需控制在300nm-500nm。
在其中一个实施例中，如图11所示，提供了一种掩埋异质结结构的制备方法的流程示意图，其中，方法包括步骤S110、步骤S120、步骤S200、S300步骤S4111、步骤S412、步骤S413、步骤S414、步骤S500和步骤S600。
步骤S110，在P型衬底层上依次生长外延层、N型光栅层和帽层。
步骤S120，对N型光栅层和帽层进行光刻，剩余的N型光栅层用于作为图形化的N型光栅层。
步骤S200，在图形化的N型光栅层上依次生长光栅掩埋层、牺牲层和图形化的硬掩膜层。
步骤S300，通过图形化的硬掩膜层刻蚀牺牲层、光栅掩埋层、图形化的N型光栅层、外延层以及P型衬底的两侧，以形成两侧的台面。
步骤S4111，在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各台面上形成50纳米至150纳米厚度的第一P型限制层。
步骤S412，第二时间内，升温至第二温度下通入三氢化磷、第二三甲基铟和第二二乙基锌，以在第一P型限制层表面上形成第二P型限制层，其中，第一三甲基铟的通入流量小于第二三甲基铟，第一二乙基锌的通入流量小于第二二乙基锌。
步骤S413，第三时间内，在第二温度下通入三氢化磷和第二三甲基铟，并停止通入第二二乙基锌，通入四氢化硅，以在第二P型限制层部分表面上形成N型限制层。
步骤S414，第四时间内，在第二温度下通入三氢化磷、第二三甲基铟和第二二乙基锌，以在N型限制层表面和第二P型限制层的部分表面上形成第三P型限制层。
步骤S500，去除图形化的硬掩膜层和牺牲层。
步骤S600，在光栅掩埋层和电流限制结构的表面依次生长联接层、势垒层和欧姆接触层。
具体地，本实施例中的步骤与上述实施例中相同步骤的限定一致，在此不再赘述。本发明通过生长P型衬底，先外延生长外延层和图形化的N型光栅层以及光栅掩埋层，再生长侧向的电流限制结构，实现低阈值的掩埋异质结结构的制备。
应该理解的是，虽然图1、图5、图7、图9和图11的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图5、图7、图9和图11中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在其中一个实施例中，请继续参考上述图4中的掩埋异质结结构，包括P型衬底层001，在P型衬底层上依次设置外延层、图形化的N型光栅层019、光栅掩埋层016、联接层010、势垒层(包括第一势垒过渡层011和第二势垒过渡层012)和欧姆接触层013，外延层包括由下至上层叠设置的P型缓冲层002、P型限制层003、P型波导层004、量子阱有源层005、N型波导层006、N型限制层007和N型缓冲层008。
两个电流限制结构，电流限制结构由P型衬底层延伸至暴露于N型光栅层的表面，且两个电流限制层结构分别位于量子阱有源层的两侧，电流限制结构用于限制漏电流。
本实施例中的掩埋异质结结构通过设置P型衬底和N型光栅，解决了传统技术中由于P光栅在清洗和暴露在空气中时，光栅表面会有N型掺杂质Si的存在，在针对P型光栅掩埋时，会存在非辐射复合中心，在电流注入时会消耗载流子，导致掩埋异质结结构在注入电流时阈值偏高的问题
在其中一个实施例中，电流限制结构包括贴合于表面上设置第一P型限制层100、贴合于第一P型限制层100表面设置的第二P型限制层101和贴合于部分表面设置的N型限制层102，以及贴合于N型限层制102表面和第二P型限制层101剩余部分表面设置的第三P型限制层103，以将N型限制层102与联接层010隔离；
其中，第一P型限制层100的掺杂浓度小于第二P型限制层101的掺杂浓度；第二P型限制层101的掺杂浓度等于第三P型限制层103的掺杂浓度。
具体地，请继续参看上述图6中掩埋异质结结构，如上述制备掩埋异质结结构的方法中，本实施例中的电流限制结构由MOCVD设备进行外延生长的层状结构，因此，本实施例中的掩埋异质结结构中，通过控制沉积的时间可以合理控制本实施例中第一P型限制层100、第二P型限制层101、N型限层制102和第三P型限制层103依次沉积，并且实现N型限层制102与联接层010被第一P型限制层100、第二P型限制层101、第三P型限制层103的隔离。达到限制注入到掩埋异质结结构中的漏电流。
在其中一个实施例中，第一P型限制层100的厚度为50纳米至150纳米。
具体地，本实施例中的第一P型限制层100的厚度为50纳米至150纳米时，在注入一定电流工作时，N型限制层102不易与后续生长的联接层010导通，造成漏电，并且不会影响电流的阻断作用。
在其中一个实施例中，第二P型限制层101的厚度大于等于500纳米。以实现配合第二P型限制层101、第三P型限制层103对N型限层制102的隔与联接层010的隔离。
本发明还提供了一种激光器，包括如上述的掩埋异质结结构。
本实施例中的激光器，包括上述掩埋异质结结构，并且有上述实施例提供的掩埋异质结结构制备方法，能实现较低阈值的激光器的制备，并且生产出的产品稳定性良好，节省大量成本。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种掩埋异质结结构的制备方法，其特征在于，包括：
在P型衬底层上依次生长外延层和图形化的N型光栅层，其中，所述外延层包括由下至上层叠设置的P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层；
在所述图形化的N型光栅层上依次生长光栅掩埋层、牺牲层和图形化的硬掩膜层；
通过所述图形化的硬掩膜层刻蚀所述牺牲层、所述光栅掩埋层、所述图形化的N型光栅层、所述外延层以及所述P型衬底的两侧，以形成两侧的台面；
在各所述台面上依次生长第一P型限制层、第二P型限制层、N型限制层以及第三P型限制层以构成电流限制结构，所述电流限制结构用于限制漏电流，其中，所述第一P型限制层的掺杂浓度小于所述第二P型限制层的掺杂浓度，所述第二P型限制层的掺杂浓度等于所述第三P型限制层浓度；
去除所述图形化的硬掩膜层和所述牺牲层；
在所述光栅掩埋层和所述电流限制结构的表面依次生长联接层、势垒层和欧姆接触层；
其中，所述第一P型限制层用于配合所述第二P型限制层和所述第三P型限制层中的至少一个将所述N型限制层与所述联接层隔离。
2.根据权利要求1所述的方法，其特征在于，在各所述台面上依次生长第一P型限制层、第二P型限制层、N型限制层以及第三P型限制层，包括：
第一时间内，在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各所述台面上形成所述第一P型限制层；
第二时间内，升温至第二温度下通入所述三氢化磷、第二三甲基铟和第二二乙基锌，以在所述第一P型限制层表面上形成所述第二P型限制层，其中，所述第一三甲基铟的通入流量小于所述第二三甲基铟，所述第一二乙基锌的通入流量小于所述第二二乙基锌；
第三时间内，在第二温度下通入所述三氢化磷和第二三甲基铟，并停止通入所述第二二乙基锌，通入四氢化硅，以在所述第二P型限制层部分表面上形成所述N型限制层；
第四时间内，在第二温度下通入所述三氢化磷、所述第二三甲基铟和所述第二二乙基锌，以在所述N型限制层表面和所述第二P型限制层的部分表面上形成所述第三P型限制层。
3.根据权利要求2所述的方法，其特征在于，所述在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各所述台面上形成所述第一P型限制层，包括：
在第一温度下通入三氢化磷、第一三甲基铟和第一二乙基锌，以在各所述台面上形成50纳米至150纳米厚度的所述第一P型限制层。
4.根据权利要求3所述的方法，其特征在于，所述在P型衬底层上依次生长外延层和图形化的N型光栅层，包括：
在P型衬底层上依次生长外延层、N型光栅层和帽层；
对所述N型光栅层和帽层进行光刻，剩余的所述N型光栅层用于作为所述图形化的N型光栅层。
5.一种掩埋异质结结构，其特征在于，包括P型衬底层，在所述P型衬底层上依次设置外延层、图形化的N型光栅层、光栅掩埋层、联接层、势垒层和欧姆接触层，所述外延层包括由下至上层叠设置的P型缓冲层、P型限制层、P型波导层、量子阱有源层、N型波导层、N型限制层和N型缓冲层；
两个电流限制结构，所述电流限制结构由所述P型衬底层延伸至暴露于所述N型光栅层的表面，且两个所述电流限制层结构分别位于所述量子阱有源层的两侧，所述电流限制结构用于限制漏电流；
所述电流限制结构包括贴合于所述表面上设置第一P型限制层、贴合于所述第一P型限制层表面设置的第二P型限制层和贴合于所述第二P型限制层部分表面设置的N型限制层，以及贴合于所述N型限层制表面和所述第二P型限制层剩余部分表面设置的第三P型限制层，以将所述N型限制层与所述联接层隔离；
其中，所述第一P型限制层的掺杂浓度小于所述第二P型限制层的掺杂浓度；所述第二P型限制层的掺杂浓度等于所述第三P型限制层的掺杂浓度。
6.根据权利要求5所述的掩埋异质结结构，其特征在于，所述第一P型限制层的厚度为50纳米至150纳米。
7.根据权利要求5所述的掩埋异质结结构，其特征在于，所述第二P型限制层的厚度大于等于500纳米。
8.一种激光器，其特征在于，包括如权利要求5至7中任一项所述的掩埋异质结结构。
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