CN114520224A - 半导体装置 - Google Patents

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CN114520224A
CN114520224A CN202111273521.0A CN202111273521A CN114520224A CN 114520224 A CN114520224 A CN 114520224A CN 202111273521 A CN202111273521 A CN 202111273521A CN 114520224 A CN114520224 A CN 114520224A
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CN
China
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layer
transistors
semiconductor device
emitter
wiring
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CN202111273521.0A
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English (en)
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高桥新之助
青池将之
筒井孝幸
小屋茂树
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Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Abstract

本发明提供一种包含多个半导体元件，且适合小型化的半导体装置。在基板的一个面上在一个方向上排列配置多个晶体管，各晶体管相互并联连接。多个晶体管分别包含从基板侧开始依次层叠的集电极层、基极层以及发射极层。在多个晶体管中相互相邻的两个晶体管之间的区域中的至少一个区域分别配置有无源元件。在多个晶体管中的每个晶体管的集电极层与基板之间配置有与集电极层电连接的集电极电极。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
作为搭载于移动终端的高频功率放大器，使用异质结双极晶体管(HBT)。由于功率放大器的高输出化，HBT的自发热增大。若HBT的温度因自发热而上升，则集电极电流增加。存在集电极电流的增加导致温度进一步上升，最终达到热失控的情况。
为了抑制HBT的热失控，希望提高从HBT的散热特性。在下述的专利文献1中公开了抑制芯片面积的大型化，并且具有较高的散热特性的半导体装置。专利文献1所公开的半导体装置具有多个HBT，该多个HBT配置为在由半绝缘性的GaAs等构成的基板上排列成一列，且相互并联连接。针对多个HBT中的每个HBT，在排列方向上夹着HBT的位置分别配置有集电极电极。并且，在排列方向上相邻的两个HBT之间配置有二极管。该二极管构成从HBT到由半绝缘性的GaAs等构成的基板的导热路径。
专利文献1：国际公开第2005/096365号
发明内容
随着搭载于移动终端的部件件数的增加，期望使功率放大器等半导体装置进一步小型化。本发明的目的在于提供一种包含多个半导体元件，且适合小型化的半导体装置。
根据本发明的一个观点，提供一种半导体装置，具备：
基板；
多个晶体管，在上述基板的一个面上在一个方向上排列配置，且相互并联连接，上述多个晶体管分别包含从上述基板侧开始依次层叠的集电极层、基极层以及发射极层；以及
至少一个无源元件，分别配置在上述多个晶体管中相互相邻的两个晶体管之间的区域中的至少一个区域，
上述半导体装置还具备集电极电极，上述集电极电极配置在上述多个晶体管中的每个晶体管的集电极层与上述基板之间，并与集电极层电连接。
由于在多个晶体管中的每个晶体管与基板之间配置有集电极电极，所以与在基板上的晶体管的旁边配置集电极电极的结构相比，能够实现小型化。另外，为了抑制多个晶体管的温度上升，优选将相邻的两个晶体管的间隔确保在某一程度。由于在设置了该间隔的部分配置无源元件，所以能够实现基板上的空间的有效利用。通过有效利用空间，能够进一步推动小型化。
附图说明
图1是表示第一实施例的半导体装置的电极以及布线的俯视时的位置关系的图。
图2A是第一实施例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图，图2B是以剖面结构示出第一实施例的半导体装置的一个晶体管、输入电容器以及镇流电阻元件的连接关系的图。
图3A至图3F的图是制造中途阶段的半导体装置的剖视图。
图4A至图4C的图是制造中途阶段的半导体装置的剖视图，图4D是完成后的半导体装置的剖视图。
图5是表示第二实施例的半导体装置的电极以及布线的俯视时的位置关系的图。
图6A是第二实施例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图，图6B是以剖面结构示出第二实施例的半导体装置的一个晶体管、输入电容器以及发射极基极间电容器的连接关系的图。
图7是表示第三实施例的半导体装置的电极以及布线的俯视时的位置关系的图。
图8A是第三实施例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图，图8B是以剖面结构示出第三实施例的半导体装置的一个晶体管、输入电容器、基极集电极间电容器以及基极集电极间电阻元件的连接关系的图。
图9是表示第四实施例的半导体装置的电极以及布线的俯视时的位置关系的图。
图10A是第四实施例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图，图10B是以剖面结构示出第四实施例的半导体装置的一个晶体管、输入电容器以及集电极发射极间电容器的连接关系的图。
图11是表示第五实施例的半导体装置的电极以及布线的俯视时的位置关系的图。
图12A是第五实施例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图，图12B是以剖面结构示出第五实施例的半导体装置的一个晶体管、输入电容器、电感器以及其它电容器的连接关系的图。
图13是表示第六实施例的半导体装置的电极以及布线的俯视时的位置关系的图。
图14A是第六实施例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图，图14B是以剖面结构示出第六实施例的半导体装置的一个晶体管、输入电容器以及ESD防护用二极管的连接关系的图。
图15是以剖面结构示出第六实施例的变形例的半导体装置的一个晶体管、输入电容器以及ESD防护用二极管的连接关系的图。
图16A以及图16B是第六实施例的其它变形例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图。
图17A是第七实施例的半导体装置所包含的一个晶体管和与其连接的无源元件的等效电路图，图17B是示意地表示第七实施例的半导体装置的剖面结构的图。
附图标记说明
20…晶体管，20B…基极层，20C…集电极层，20E…发射极层，25…无源元件，28…高次谐波终端电路，30B…基极电极，30BC…基极接触部，30D…上侧电极，30E…发射极电极，30X、30Y、30Z…导体图案，31B…第一层基极布线，31BB…基极偏压布线，31BC、31CE、31CH…下侧电极，31D…导体图案，31E…第一层发射极布线，31X…导体图案，32BC、32CE…上侧电极，32D…导体图案，32E…第二层发射极布线，32EB…电极，32LH…布线，32RF…高频信号输入布线，33E…第三层发射极布线，41…第一层层间绝缘膜，41A、41B、41C…开口，42…第二层层间绝缘膜，42A…开口，43…第三层层间绝缘膜，43A、43B、43C、43D…开口，50…基底半导体层，50A、50B、50C、50D、50E、50F…导电区域，50Z…元件分离区域，60…第一部件，61…基板，62…粘合层，62A、62B、62C、62D、62E、62F…金属区域，62Z…绝缘区域，63…多层布线结构，63A、63F…导电部件，64…开关元件，65…控制电路，68…第二部件，70…ESD防护用二极管，70A…阳极层，70C…阴极层，71…保护二极管，82W…发射极焊盘，82W…相互连接布线，83E…发射极用导体突起，84…焊料，86…层间绝缘膜，87…保护膜，87A…开口，90…半导体装置，200…母基板，201…剥离层，202…元件形成层，204…连结支承体。
具体实施方式
[第一实施例]
参照图1至图4D的附图，对第一实施例的半导体装置进行说明。
图1是表示第一实施例的半导体装置的电极以及布线的俯视时的位置关系的图。在半导体基板等的第一部件的一个面(以下，称为上表面。)在一个方向上排列配置有具有实质相同的特性的多个晶体管20。多个晶体管20中的每一个例如是异质结双极晶体管(HBT)，多个晶体管20相互并联连接。并联连接具有实质相同的特性的多个晶体管而成的结构被称为多单元结构。
在相互相邻的两个晶体管20之间配置有无源元件25。各无源元件25与配置在两侧的两个晶体管20中一个晶体管20电连接。与位于两端的晶体管20中的一个晶体管连接的无源元件25不配置在一端的晶体管20与其相邻的晶体管20之间，而配置在多个晶体管20的列的外侧。在第一实施例中，配置有输入电容器Cin以及镇流电阻元件Rb作为无源元件25。
在各晶体管20连接有两个发射极电极30E以及基极电极30B。发射极电极30E以及基极电极30B等与半导体部分接触。在图1中，对与半导体部分接触的这些金属图案标注相对较密集的向右上倾斜的阴影线。此外，与各晶体管20连接的发射极电极30E的个数也可以是一个，也可以是三个以上。发射极电极30E各自的俯视时的形状是在与多个晶体管20排列的方向正交的方向上较长的形状，例如是大致长方形。
基极电极30B的俯视时的形状为大致T字型。相当于在大致T字的纵向延伸的线的部分配置在两个发射极电极30E之间，相当于在横向延伸的线的部分(以下，称为基极接触部30BC。)配置为在发射极电极30E的长边方向与两个发射极电极30E的端部隔开间隔。
在晶体管20、发射极电极30E以及基极电极30B上，将包含多个层间绝缘膜和多个布线层的多层布线结构配置为覆盖基板的大致整个区域。在图1中，对配置于第一层布线层的金属图案标注相对稀疏的向右下倾斜的阴影线，并以相对较粗的轮廓线表示配置于第二层布线层的金属图案。将镇流电阻元件Rb不介入层间绝缘膜地配置于第一层布线层。在图1中，对镇流电阻元件Rb标注相对稀疏的向右上倾斜的阴影线。
第一层基极布线31B通过设置于其下方的层间绝缘膜的开口与基极接触部30BC连接。在图1中，以虚线示出设置于层间绝缘膜的开口。基极布线31B包含在与多个晶体管20的排列方向正交的方向上从基极接触部30BC延伸至晶体管20的外侧的部分、配置在相邻的两个晶体管20之间的部分、以及将两者连接的部分。
在多个晶体管20的列的一侧配置有高频信号输入布线32RF，在相反侧配置有基极偏压布线31BB。高频信号输入布线32RF包含于第二层布线层，基极偏压布线31BB包含于第一层布线层。
在俯视时，高频信号输入布线32RF具有梳齿状的形状，多个齿的部分分别延伸至相邻的两个晶体管20之间的区域。在俯视时，高频信号输入布线32RF的多个齿的部分分别与第一层基极布线31B重叠。在两者的重叠区域形成输入电容器Cin。
基极布线31B的配置在晶体管20之间的部分分别经由镇流电阻元件Rb与基极偏压布线31BB连接。镇流电阻元件Rb在俯视时不经由层间绝缘膜地与第一层基极布线31B以及基极偏压布线31BB重叠，从而与基极布线31B以及基极偏压布线31BB电连接。
将第一层发射极布线31E以及第二层发射极布线32E配置为在俯视时包含与一个晶体管20连接的两个发射极电极30E。第二层发射极布线32E经由第一层发射极布线31E与两个发射极电极30E电连接。
图2A是第一实施例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。在晶体管20的基极与高频信号输入布线32RF之间连接有输入电容器Cin。并且，在晶体管20的基极与基极偏压布线31BB之间连接有镇流电阻元件Rb。
晶体管20的发射极被接地。对晶体管20的集电极施加电源电压，并且从集电极输出被放大的高频信号。
图2B是以剖面结构示出第一实施例的半导体装置的一个晶体管20、输入电容器Cin以及镇流电阻元件Rb的连接关系的图。此外，图2B所示的图是表示电连接关系的图，图2B所示的结构的剖面并不一定真实存在。
第一实施例的半导体装置包含第一部件60和第二部件68。第一部件60包含基板61和配置于基板61的一个表面的粘合层62，其中，该基板61包含硅、锗等单质半导体。作为基板61，能够使用硅基板、绝缘体上硅(SOI)基板等。另外，作为基板61，也可以在硅基板、SOI基板与粘合层62之间配置多层布线结构。在俯视时，粘合层62被划分为金属区域62A和绝缘区域62Z。
第二部件68包含基底半导体层50，基底半导体层50与粘合层62面接触，从而第二部件68与第一部件60接合。基底半导体层50被划分为导电区域50A和元件分离区域50Z。在俯视时，导电区域50A与金属区域62A重叠，且两者电连接。基底半导体层50例如使用GaAs。导电区域50A由n型GaAs形成，元件分离区域50Z通过对n型GaAs层离子注入绝缘化杂质而形成。
在导电区域50A上配置有晶体管20。晶体管20包含从导电区域50A开始依次层叠的集电极层20C、基极层20B以及发射极层20E。发射极层20E配置在基极层20B的部分区域上。作为一个例子，集电极层20C由n型GaAs形成，基极层20B由p型GaAs形成。发射极层20E例如包含n型InGaP层和该InGaP层上的n型GaAs层这两层。即，晶体管20为异质结双极晶体管。
在基极层20B上配置有基极电极30B，基极电极30B与基极层20B电连接。在发射极层20E上配置有发射极电极30E，发射极电极30E与发射极层20E电连接。集电极层20C经由导电区域50A与金属区域62A电连接。金属区域62A作为集电极电极发挥作用。这样，在从基底半导体层50观察时，集电极电极配置在与晶体管20相反侧，在俯视时集电极层20C与集电极电极重叠。
在基底半导体层50上，将第一层层间绝缘膜41配置为覆盖晶体管20、基极电极30B以及发射极电极30E。第一层层间绝缘膜41例如由SiN等无机绝缘材料形成。在层间绝缘膜41设置有多个开口。
在层间绝缘膜41上，配置有第一层发射极布线31E、基极布线31B、基极偏压布线31BB以及镇流电阻元件Rb。发射极布线31E通过设置于层间绝缘膜41的开口与发射极电极30E连接。基极布线31B通过设置于层间绝缘膜41的其它开口与基极电极30B连接。
基极布线31B延伸至未配置晶体管20的区域，其前端与镇流电阻元件Rb的一个端部重叠。在重叠部分，基极布线31B与镇流电阻元件Rb电连接。镇流电阻元件Rb的另一端部与基极偏压布线31BB重叠。在重叠部分，镇流电阻元件Rb与基极偏压布线31BB电连接。
在层间绝缘膜41上，将第二层层间绝缘膜42配置为覆盖第一层发射极布线31E、基极布线31B、镇流电阻元件Rb以及基极偏压布线31BB。第二层层间绝缘膜42也由SiN等无机绝缘材料形成。
在层间绝缘膜42上，配置有第二层发射极布线32E以及高频信号输入布线32RF。第二层发射极布线32E通过设置于层间绝缘膜42的开口与第一层发射极布线31E连接。在俯视时，高频信号输入布线32RF的一部分与第一层基极布线31B重叠。在两者的重叠区域形成输入电容器Cin。第一层基极布线31B、配置于第二层布线层的高频信号输入布线32RF、以及第二层层间绝缘膜42分别作为输入电容器Cin的下侧电极、上侧电极以及介电膜发挥作用。
虽然在图2B中省略图示，但在第二层发射极布线32E、高频信号输入布线32RF、层间绝缘膜42上配置有第三层布线层、用于与外部电路连接的多个导体突起等。作为导体突起，例如能够使用在Cu柱上放置有焊料的Cu柱凸块、如Au凸块那样在上面未放置焊料的结构的柱、在焊盘上竖立导体柱的结构的桩、使焊料回流成为球状的球凸块等。
接下来，参照图3A至图4D的附图，对第一实施例的半导体装置的制造方法进行说明。图3A至图4C的附图是制造中途阶段的半导体装置的剖视图，图4D是完成的半导体装置的剖视图。
如图3A所示，使剥离层201在GaAs等化合物半导体的单晶的母基板200上外延生长，并在剥离层201上形成元件形成层202。在元件形成层202形成有包含图2所示的基底半导体层50、多个晶体管20以及多个晶体管20上的多层布线层的元件结构。这些元件结构通过一般的半导体工序来形成。在图3A中，对形成于元件形成层202的元件结构省略记载。在该阶段，在元件形成层202形成有相当于多个半导体装置的元件结构，未分离为各个半导体装置。
接下来，如图3B所示，将抗蚀剂图案(未图示)作为蚀刻掩膜，对元件形成层202以及剥离层201进行图案化。在该阶段，按每个半导体装置分离元件形成层202。
接下来，如图3C所示，在分离后的元件形成层202上粘贴连结支承体204。由此，多个元件形成层202经由连结支承体204相互连结。此外，也可以留下在图3B的图案化工序中用作蚀刻掩膜的抗蚀剂图案，使抗蚀剂图案夹在元件形成层202与连结支承体204之间。
接下来，如图3D所示，对于母基板200以及元件形成层202选择性地蚀刻剥离层201。由此，元件形成层202以及连结支承体204从母基板200剥离。为了选择性地蚀刻剥离层201，使用耐蚀刻性与母基板200以及元件形成层202均不同的化合物半导体，作为剥离层201。
如图3E所示，在基板61的上表面形成粘合层62。粘合层62包含在面内分布的多个金属区域62A和绝缘区域62Z。粘合层62例如能够通过金属镶嵌工艺来形成。
如图3F所示，将元件形成层202与粘合层62接合。元件形成层202与粘合层62的接合通过范德华键或氢键进行。除此之外，也可以通过静电力、共价键、共晶合金键等将元件形成层202接合到粘合层62。例如，在利用Au形成金属区域62A的情况下，也可以通过使元件形成层202与Au膜紧贴并加压，来将两者接合。
接下来，如图4A所示，从元件形成层202剥离连结支承体204。在剥离连结支承体204后，如图4B所示，在粘合层62以及元件形成层202上形成层间绝缘膜86以及再布线层。再布线层包含配置在第二层发射极布线32E(图2B)上的发射极焊盘82E、和连接元件形成层202所包含的电路与粘合层62的一个金属区域62A的相互连接布线82W等。相互连接布线82W连接第一部件60(图2B)所包含的电路与第二部件68(图2B)所包含的电路。
接下来，如图4C所示，在再布线层上形成保护膜87，并在保护膜87形成多个开口87A。在俯视时，多个开口87A分别包含于多个发射极焊盘82E。在开口87A内以及保护膜87上形成发射极用导体突起83E。并且，在发射极用导体突起83E的顶面放置焊料84并进行回流处理。发射极用导体突起83E例如由铜形成，通过发射极用导体突起83E和焊料84构成Cu柱凸块。
最后，如图4D所示，切割基板61。由此，得到包含基板61、粘合层62、元件形成层202、发射极焊盘82E、发射极用导体突起83E、相互连接布线82W等的被单片化的半导体装置90。在俯视时，单片化而成的半导体装置90中的每一个的第一部件60比元件形成层202(第二部件68)大。单片化而成的半导体装置90倒装芯片安装于模块基板等。
接下来，对第一实施例的优异效果进行说明。
在第一实施例中，作为集电极电极发挥作用的金属区域62A(图2B)配置在晶体管20与基板61之间。以往，一般构成为将集电极电极配置在导电区域50A上。因此，不能将晶体管20和集电极电极配置为在俯视时重叠。例如，在图1中，将集电极电极配置在相邻的两个晶体管20之间。
与此相对，在第一实施例中，由于重叠地配置作为集电极电极发挥作用的金属区域62A和晶体管20，所以能够减小半导体装置的俯视时的尺寸。
另外，若不在相邻的两个晶体管20之间配置无源元件25(图1)，而将两个晶体管20相互接近地配置，则发热源被集中配置在较窄的区域。其结果是，晶体管20的温度容易上升。与此相对，在第一实施例中，由于在相邻的两个晶体管20之间配置不成为发热源的无源元件25，所以晶体管20的间隔被较宽地确保在某一程度。由于发热源未集中在较窄的区域，所以能够抑制晶体管20的温度过度上升。
为了抑制温度上升，若仅扩大多个晶体管20的间隔，则半导体装置的俯视时的尺寸增大。在第一实施例中，通过在晶体管20之间的扩大的区域配置无源元件，有效利用该空间，能够抑制半导体装置的俯视时的尺寸增大。
接下来，对第一实施例的变形例进行说明。
在第一实施例中，作为第一部件60的基板61(图2B)，使用包含硅、锗等单质半导体的基板，但也可以使用化合物半导体，例如包含GaAs、SiC等的基板。
接下来，从散热特性的观点来看，对第一部件60(图2B)的基板61优选的材料进行说明。晶体管20产生的热量被传导至第一部件60，并在第一部件60内扩散。在第一部件60内扩散的热量从第一部件60的表面向外部散热。为了提高经由第一部件60的散热特性，优选尽量使用热导率高的半导体材料作为第一部件60的基板61。特别是，作为基板61，优选使用包含热导率高于构成晶体管20的化合物半导体的热导率的半导体材料的基板。从散热特性的观点来看，作为第一部件60主要使用的优选的半导体材料，可举出单质半导体、SiC等。作为单质半导体的例子，可举出Si以及Ge。
此外，在第一实施例中，发射极用导体突起83E(图4D)作为从晶体管20到模块基板的导热路径发挥作用。由于形成从晶体管20朝向基板61的导热路径、和经由发射极用导体突起83E朝向模块基板的导热路径这两个路径，所以能够实现较高的散热特性。
接下来，对第一实施例的其它变形例进行说明。
在第一实施例(图1)中，在排列在一个方向的多个晶体管20中相互相邻的两个晶体管20之间的所有区域配置有无源元件25。在本变形例中，在相互相邻的两个晶体管20之间的多个区域中的至少一个区域配置无源元件25，在其它区域不配置无源元件25。作为一个例子，在相互相邻的两个晶体管20之间的多个区域，每隔一个区域配置无源元件25。不夹着无源元件25相邻的两个晶体管20的间隔比夹着无源元件25相邻的两个晶体管20的间隔窄。
例如，在相互相邻的两个晶体管20之间的多个区域每隔一个区域配置一个输入电容器Cin和一个镇流电阻元件Rb。在该情况下，一个镇流电阻元件Rb以及一个输入电容器Cin由两侧的两个晶体管20共享。
在本变形例中，与将多个晶体管20全部接近地配置而不夹着无源元件25的结构相比，晶体管20的分布密度也降低。因此，与第一实施例相同，能够抑制晶体管20的温度过度上升。并且，通过由两侧的晶体管20共享配置在相互相邻的两个晶体管20之间的无源元件25、例如输入电容器Cin以及镇流电阻元件Rb，能够进一步减小半导体装置的俯视时的尺寸。
[第二实施例]
接下来，参照图5、图6A以及图6B，对第二实施例的半导体装置进行说明。以下，对与参照图1至图4D的附图说明的第一实施例的半导体装置共用的结构省略说明。
图5是表示第二实施例的半导体装置的电极以及布线的俯视时的位置关系的图。在第一实施例中，配置在相邻的两个晶体管20之间的无源元件25(图1)包含输入电容器Cin和镇流电阻元件Rb，但在第二实施例中，无源元件25包含发射极基极间电容器Ceb。
在两个晶体管20之间配置第二层布线层所包含的电极32EB。第一层基极布线31B延伸至俯视时与电极32EB重叠的区域。在基极布线31B与电极32EB重叠的区域形成发射极基极间电容器Ceb。
将第三层发射极布线33E配置为与多个晶体管20以及多个无源元件25重叠。在图5中，以比第二层金属图案的轮廓线粗的轮廓线示出第三层发射极布线33E。第三层发射极布线33E经由第二层发射极布线32E以及第一层发射极布线31E与发射极电极30E电连接。即，第三层发射极布线33E将多个晶体管20中的不同的晶体管20的发射极电极30E相互连接。并且，第三层发射极布线33E通过设置于其下方的层间绝缘膜的开口43A与发射极基极间电容器Ceb的电极32EB连接。
在第一实施例(图1)中，在由多个晶体管20构成的列的一侧配置有高频信号输入布线32RF，在另一侧配置有基极偏压布线31BB。与此相对，在第二实施例中，高频信号输入布线32RF以及基极偏压布线31BB相对于由多个晶体管20构成的列配置于同一侧。高频信号输入布线32RF配置在比基极偏压布线31BB接近晶体管20的位置。
从晶体管20引出的第一层基极布线31B横穿高频信号输入布线32RF突出至高频信号输入布线32RF的相反侧。在该突出部连接镇流电阻元件Rb的一端。镇流电阻元件Rb的另一端与基极偏压布线31BB连接。在第一层基极布线31B与高频信号输入布线32RF的重叠区域形成输入电容器Cin。
图6A是第二实施例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。在第二实施例中，除了第一实施例(图2A)的结构之外，在晶体管20的基极与发射极之间连接有发射极基极间电容器Ceb。
图6B是以剖面结构示出第二实施例的半导体装置的一个晶体管20、输入电容器Cin以及发射极基极间电容器Ceb的连接关系的图。晶体管20和输入电容器Cin的连接结构与第一实施例(图2B)中的连接结构相同。在第二实施例中，在第二层布线层除了高频信号输入布线32RF以及发射极布线32E之外，还包含电极32EB。在俯视时，电极32EB与第一层基极布线31B重叠。
在层间绝缘膜42上将第三层层间绝缘膜43配置为覆盖第二层发射极布线32E、高频信号输入布线32RF以及电极32EB。在层间绝缘膜43上配置有第三层发射极布线33E。第三层发射极布线33E通过设置于层间绝缘膜43的开口43A与电极32EB连接。并且，第三层发射极布线33E通过设置于层间绝缘膜43的其它开口43B与第二层发射极布线32E连接。
第三层层间绝缘膜43相当于层间绝缘膜86(图4D)，第三层发射极布线33E相当于发射极焊盘82E(图4D)。在第二实施例中，示出层间绝缘膜86(图4D)的上表面被平坦化的例子。
接下来，对第二实施例的优异效果进行说明。
在第二实施例中也与第一实施例相同，能够实现半导体装置的小型化，并且抑制晶体管20的温度过度上升。并且，在第二实施例中，通过连接发射极基极间电容器Ceb，能够通过输入波形调制来实现效率改善。
接下来，对第二实施例的变形例进行说明。
在第二实施例中，使第三层发射极布线33E(图6B)包含于通过图4B所示的工序形成的再布线层，但也可以在图3A所示的阶段，在元件形成层202形成第三层层间绝缘膜43以及第三层发射极布线33E。在该情况下，在第三层发射极布线33E上配置发射极焊盘82E(图4D)。
另外，在第二实施例中，第三层发射极布线33E经由第二层发射极布线32E以及第一层发射极布线31E与发射极电极30E电连接。作为一个变形例，也可以构成为省略第一层发射极布线31E以及第二层发射极布线32E，且第三层发射极布线33E通过贯通三层层间绝缘膜41、42、43的开口与发射极电极30E直接连接。除此之外，也可以省略第一层发射极布线31E，将第二层发射极布线32E直接连接到发射极电极30E。或者，也可以省略第二层发射极布线32E，将第三层发射极布线33E直接连接到第一层发射极布线31E。
[第三实施例]
接下来，参照图7、图8A以及图8B，对第三实施例的半导体装置进行说明。以下，对与参照图5、图6A以及图6B说明的第二实施例的半导体装置共用的结构省略说明。
图7是表示第三实施例的半导体装置的电极以及布线的俯视时的位置关系的图。在第二实施例中，配置在相邻的两个晶体管20之间的无源元件25(图5)包含发射极基极间电容器Ceb，但在第三实施例中，无源元件25包含基极集电极间电容器Cbc以及基极集电极间电阻元件Rbc。
基极集电极间电容器Cbc包含第一层布线层所包含的下侧电极31BC、第二层布线层所包含的上侧电极32BC、以及配置在两者之间的第二层层间绝缘膜42(图8B)。在俯视时，上侧电极32BC的一部分与第一层基极布线31B的一部分重叠。在该重叠区域，上侧电极32BC通过开口42A与基极布线31B连接。
下侧电极31BC的一部分与基极集电极间电阻元件Rbc的一个端部重叠。基极集电极间电阻元件Rbc的另一个端部与第一层布线层所包含的导体图案31X重叠。将导体图案30X配置为在俯视时与导体图案31X重叠。导体图案31X通过开口41A与其下方的导体图案30X连接。
图8A是第三实施例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。在第三实施例中，除了第一实施例(图2A)的结构之外，在晶体管20的基极与集电极之间串联连接有基极集电极间电容器Cbc以及基极集电极间电阻元件Rbc。
图8B是以剖面结构示出第三实施例的半导体装置的一个晶体管20、输入电容器Cin、基极集电极间电容器Cbc以及基极集电极间电阻元件Rbc的连接关系的图。晶体管20和输入电容器Cin的连接结构与第二实施例(图6B)中的连接结构相同。
在第三实施例中，粘合层62除了金属区域62A之外还包含金属区域62B。并且，基底半导体层50除了导电区域50A之外还包含导电区域50B。在俯视时，导电区域50B与金属区域62B重叠，且两者电连接。在导电区域50B上配置有导体图案30X。导体图案30X与导电区域50B电连接。
第一层布线层除了发射极布线31E以及基极布线31B之外，还包含下侧电极31BC以及导体图案31X。导体图案31X通过设置于层间绝缘膜41的开口41A与导体图案30X连接。在层间绝缘膜41上，除了第一层布线层之外，还配置有基极集电极间电阻元件Rbc。在第一层布线层与基极集电极间电阻元件Rbc之间不配置层间绝缘膜，基极集电极间电阻元件Rbc的一个端部与下侧电极31BC重叠，另一个端部与导体图案31X重叠。
基极集电极间电阻元件Rbc经由导体图案31X、30X、以及导电区域50B与金属区域62B电连接。金属区域62B经由在图8B所示的剖面未示出的区域，例如在图7中以最短路径连接导体图案30X与晶体管20的路径与金属区域62A连续。由此，基极集电极间电阻元件Rbc与晶体管20的集电极层20C电连接。
第二层布线层除了发射极布线32E以及高频信号输入布线32RF之外还包含上侧电极32BC。在俯视时，上侧电极32BC与下侧电极31BC重叠，并且上侧电极32BC通过设置于层间绝缘膜42的开口42A与基极布线31B连接。
接下来，对第三实施例的优异效果进行说明。
在第三实施例中也与第二实施例相同，能够实现半导体装置的小型化，并且抑制晶体管20的温度过度上升。并且，在第三实施例中，通过连接有基极集电极间电容器Cbc以及基极集电极间电阻元件Rbc，能够得到抑制振荡，提高稳定性，降低形变的优异效果。此外，也可以省略基极集电极间电阻元件Rbc。
接下来，对第三实施例的变形例进行说明。
在第三实施例中，配置在基底半导体层50上的导体图案30X与粘合层62内的金属区域62B经由导电区域50B电连接。作为一个变形例，也可以采用在基底半导体层50形成开口，导体图案30X通过该开口与金属区域62B连接的结构。通过采用该结构，能够降低电阻。
[第四实施例]
接下来，参照图9、图10A以及图10B，对第四实施例的半导体装置进行说明。以下，对与参照图5、图6A以及图6B说明的第二实施例的半导体装置共用的结构省略说明。
图9是表示第四实施例的半导体装置的电极以及布线的俯视时的位置关系的图。在第二实施例中，配置在相邻的两个晶体管20之间的无源元件25(图5)包含发射极基极间电容器Ceb，但在第四实施例中，无源元件25包含集电极发射极间电容器Cce。
集电极发射极间电容器Cce包含第一层布线层所包含的下侧电极31CE、第二层布线层所包含的上侧电极32CE、以及两者之间的层间绝缘膜42(图10B)。第三层发射极布线33E通过设置于其下方的层间绝缘膜43(图10B)的开口43C与上侧电极32CE连接。
将导体图案30Y配置为在俯视时与下侧电极31CE的一部分重叠。下侧电极31CE通过设置于其下方的层间绝缘膜41(图10B)的开口41B与导体图案30Y连接。
图10A是第四实施例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。在第四实施例中，除了第一实施例(图2A)的结构之外，还在晶体管20的集电极与发射极之间连接有集电极发射极间电容器Cce。
图10B是以剖面结构示出第四实施例的半导体装置的一个晶体管20、输入电容器Cin以及集电极发射极间电容器Cce的连接关系的图。晶体管20和输入电容器Cin的连接结构与第二实施例(图6B)中的连接结构相同。
粘合层62除了金属区域62A之外还包含金属区域62C。基底半导体层50除了导电区域50A之外还包含导电区域50C。在俯视时导电区域50C与金属区域62C重叠，且两者电连接。在导电区域50C上配置有导体图案30Y。导体图案30Y与导电区域50C电连接。
第一层布线层除了发射极布线31E以及基极布线31B之外还包含下侧电极31CE。下侧电极31CE通过设置于层间绝缘膜41的开口41B与导体图案30Y连接。第二层布线层除了发射极布线32E以及高频信号输入布线32RF之外还包含上侧电极32CE。在俯视时上侧电极32CE与下侧电极31CE重叠，在两者的重叠区域形成集电极发射极间电容器Cce。
第三层发射极布线33E通过设置于第三层层间绝缘膜43的开口43C与上侧电极32CE连接。晶体管20的发射极层20E通过第三层发射极布线33E与集电极发射极间电容器Cce的上侧电极32CE电连接。
金属区域62C经由在图10B所示的剖面未示出的区域，例如图9中以最短路径连接导体图案30Y与晶体管20的路径与金属区域62A连续。由此，集电极发射极间电容器Cce的下侧电极31CE与晶体管20的集电极层20C电连接。
接下来，对第四实施例的优异效果进行说明。
在第四实施例中也与第二实施例相同，能够实现半导体装置的小型化，并且抑制晶体管20的温度过度上升。并且，在第四实施例中，通过连接有集电极发射极间电容器Cce，能够抑制振荡，提高稳定性。
接下来，对第四实施例的变形例进行说明。
在第四实施例中，配置在基底半导体层50上的导体图案30Y与粘合层62内的金属区域62C经由导电区域50C电连接。作为一个变形例，也可以采用在基底半导体层50形成开口，导体图案30Y通过该开口与金属区域62C连接的结构。通过采用该结构，能够降低电阻。
[第五实施例]
接下来，参照图11、图12A以及图12B，对第五实施例的半导体装置进行说明。以下，对与参照图5、图6A以及图6B说明的第二实施例的半导体装置共用的结构省略说明。
图11是表示第五实施例的半导体装置的电极以及布线的俯视时的位置关系的图。在第二实施例中，配置在相邻的两个晶体管20之间的无源元件25(图5)包含发射极基极间电容器Ceb，但在第五实施例中，无源元件25包含构成高次谐波终端电路28的电容器Ch和电感器Lh。电容器Ch与电感器Lh串联连接。
电感器Lh由第二层布线层所包含的曲折形状的布线32LH形成。第三层发射极布线33E通过设置在其下方的层间绝缘膜43(图12B)的开口43D与布线32LH的一个端部连接。在俯视时，布线32LH的另一个端部与第一层布线层所包含的下侧电极31CH重叠。该重叠区域形成电容器Ch。
将导体图案30Z配置为与下侧电极31CH的一部分重叠。下侧电极31CH通过设置于其下方的层间绝缘膜41(图12B)的开口41C与导体图案30Z连接。
图12A是第五实施例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。在第五实施例中，除了第一实施例(图2A)的结构之外，还在晶体管20的集电极与地线(发射极)之间串联连接有构成高次谐波终端电路28的电容器Ch和电感器Lh。
图12B是以剖面结构示出第五实施例的半导体装置的一个晶体管20、输入电容器Cin、电感器Lh以及电容器Ch的连接关系的图。晶体管20和输入电容器Cin的连接结构与第二实施例(图6B)中的连接结构相同。
粘合层62除了金属区域62A之外还包含金属区域62D。基底半导体层50除了导电区域50A之外还包含导电区域50D。在俯视时导电区域50D与金属区域62D重叠，且两者电连接。在导电区域50D上配置有导体图案30Z。导体图案30Z与导电区域50D电连接。
第一层布线层除了发射极布线31E以及基极布线31B之外还包含下侧电极31CH。下侧电极31CH通过设置于层间绝缘膜41的开口41C与导体图案30Z连接。第二层布线层除了发射极布线32E以及高频信号输入布线32RF之外还包含布线32LH。在俯视时布线32LH的一个端部与下侧电极31CH重叠，在两者的重叠区域形成电容器Ch。布线32LH作为电感器Lh发挥作用。
第三层发射极布线33E通过设置于第三层层间绝缘膜43的开口43D与布线32LH的另一个端部连接。通过第三层发射极布线33E，晶体管20的发射极层20E与电感器Lh电连接。
金属区域62D经由在图12B所示的剖面未示出的区域，例如图11中以最短路径连接导体图案30Z与晶体管20的路径与金属区域62A连续。由此，电容器Ch的下侧电极31CH与晶体管20的集电极层20C电连接。
接下来，对第五实施例的优异效果进行说明。
在第五实施例中也与第二实施例相同，能够实现半导体装置的小型化，并且抑制晶体管20的温度过度上升。并且，在第五实施例中，对多个晶体管20中的每个晶体管20，连接有由电容器Ch和电感器Lh构成的高次谐波终端电路28。另外，高次谐波终端电路28配置在晶体管20的附近。因此，能够降低寄生电感的影响，提高高次谐波终端的效果。
接下来，对第五实施例的变形例进行说明。
在第五实施例中，配置在基底半导体层50上的导体图案30Z与粘合层62内的金属区域62D经由导电区域50D电连接。作为一个变形例，也可以采用在基底半导体层50形成开口，导体图案30Z通过该开口与金属区域62D连接的结构。通过采用该结构，能够降低电阻。
[第六实施例]
接下来，参照图13、图14A以及图14B，对第六实施例的半导体装置进行说明。以下，对与参照图5、图6A以及图6B说明的第二实施例的半导体装置共用的结构省略说明。
图13是表示第六实施例的半导体装置的电极以及布线的俯视时的位置关系的图。在第二实施例中，配置在相邻的两个晶体管20之间的无源元件25(图5)包含发射极基极间电容器Ceb，但在第六实施例中，无源元件25包含ESD(静电放电)防护用二极管70。
将第一层布线层所包含的导体图案31D以及第二层布线层所包含的导体图案32D配置为与ESD防护用二极管70的上侧电极30D大致重叠。第三层发射极布线33E通过设置于其下方的层间绝缘膜的开口与导体图案32D连接。
图14A是第六实施例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。在第六实施例中，除了第一实施例(图2A)的结构之外，还在晶体管20的集电极与地线(发射极)之间以从地线朝向集电极为正向的极性连接有ESD防护用二极管70。
图14B是以剖面结构示出第六实施例的半导体装置的一个晶体管20、输入电容器Cin以及ESD防护用二极管70的连接关系的图。晶体管20和输入电容器Cin的连接结构与第二实施例(图6B)中的连接结构相同。
粘合层62除了金属区域62A之外还包含金属区域62E。基底半导体层50除了导电区域50A之外还包含导电区域50E。在俯视时，导电区域50E与金属区域62E重叠，且两者电连接。在导电区域50E上配置有ESD防护用二极管70。ESD防护用二极管70包含与导电区域50E连接的阴极层70C、和配置在阴极层70C上的阳极层70A。阴极层70C由与晶体管20的集电极层20C相同的半导体材料例如n型GaAs形成，阳极层70A由与晶体管20的基极层20B相同的半导体材料例如p型GaAs形成。
在阳极层70A上配置有上侧电极30D。上侧电极30D与阳极层70A电连接。第三层发射极布线33E经由第二层布线层所包含的导体图案32D以及第一层布线层所包含的导体图案31D与上侧电极30D电连接。ESD防护用二极管70的阳极层70A经由发射极布线33E与晶体管20的发射极层20E电连接。
阴极层70C经由导电区域50E与金属区域62E电连接。上侧电极30D以及金属区域62E分别作为ESD防护用二极管70的阳极电极以及阴极电极发挥作用。
金属区域62E经由在图14B所示的剖面未示出的区域，例如图13中以最短路径连接ESD防护用二极管70与晶体管20的路径与金属区域62A连续。由此，ESD防护用二极管70的阴极层70C与晶体管20的集电极层20C电连接。
接下来，对第六实施例的优异效果进行说明。
在第六实施例中也与第二实施例相同，能够实现半导体装置的小型化，并且抑制晶体管20的温度过度上升。并且，在第六实施例中，能够对多个晶体管20的每一个晶体管20进行ESD防护。
接下来，参照图15对第六实施例的变形例进行说明。
图15是以剖面结构示出第六实施例的变形例的半导体装置的一个晶体管20、输入电容器Cin以及ESD防护用二极管70的连接关系的图。在第六实施例(图14B)中，在俯视时，第三层发射极布线33E从与晶体管20重叠的区域延伸至与ESD防护用二极管70重叠的区域，且两者通过第三层发射极布线33E连接。与此相对，在图15所示的变形例中，第二层发射极布线32E从在俯视时与晶体管20重叠的区域通过未与高频信号输入布线32RF重叠的区域延伸至与ESD防护用二极管70重叠的区域。根据该结构，并不一定需要第三层发射极布线33E，能够使布线层为双层。
接下来，参照图16A以及图16B对第六实施例的另一变形例进行说明。图16A以及图16B是第六实施例的另一变形例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。
在图16A所示的变形例中，两个ESD防护用二极管70串联连接。在俯视时，两个ESD防护用二极管70配置在相邻的两个晶体管20之间。像这样，也可以根据需要连接多个ESD防护用二极管70。
在图16B所示的变形例中，以从集电极朝向地线为正向的极性串联连接有多个保护二极管71。在俯视时，多个保护二极管71配置在相邻的两个晶体管20之间。将保护二极管71的个数决定为满足在晶体管20的集电极发射极间产生了超过允许的电压的上限值的电压时，多个保护二极管71的串联电路导通的条件。
[第七实施例]
接下来，参照图17A以及图17B对第七实施例的半导体装置进行说明。以下，对与第五实施例的半导体装置(图11、图12A、图12B)共有的结构省略说明。
图17A是第七实施例的半导体装置所包含的一个晶体管20和与其连接的无源元件的等效电路图。在第五实施例(图12A)中，在晶体管20的集电极与地线之间连接有一个高次谐波终端电路28，但在第七实施例中，两个高次谐波终端电路28相互并联连接。在一个高次谐波终端电路28串联连接有开关元件64。控制电路65控制开关元件64的接通断开。
图17B是示意地表示第七实施例的半导体装置的剖面结构的图。第一部件60包含基板61、多个开关元件64、配置在基板61上的多层布线结构63、配置在多层布线结构63上的粘合层62、以及控制电路65(图17A)。在基板61的表层部形成有多个开关元件64。开关元件64例如是MOSFET。在图17B中表示开关元件64的矩形的一部分进入比基板61的表面靠基板内部，剩余的部分从基板61的表面突出例如对应于MOSFET的源极和漏极配置在比基板61的表面靠下方的极浅区域，栅电极配置在基板61的表面上。
控制电路65(图17A)包含形成于基板61的表层部的晶体管以及多层布线结构63内的布线。
第二部件68包含基底半导体层50、以及配置在基底半导体层50上的多个晶体管20以及高次谐波终端电路28。各高次谐波终端电路28配置在相邻的两个晶体管20之间。基底半导体层50包含多个导电区域50A、50F。在粘合层62内与多个导电区域50A、50F中的每个导电区域对应地配置有金属区域62A、62F。并且，在多层布线结构63内与多个金属区域62A、62F中的每个金属区域对应地配置有由导通孔以及内层焊盘构成的导电部件63A、63F。
晶体管20与开关元件64通过导电区域50A、金属区域62A以及导电部件63A连接。高次谐波终端电路28与开关元件64通过导电区域50F、金属区域62F以及导电部件63F连接。
接下来，对第七实施例的优异效果进行说明。
在第七实施例中也与第五实施例相同，能够实现半导体装置的小型化，并且抑制晶体管20的温度过度上升。并且，能够降低寄生电感的影响，提高高次谐波终端的效果。并且在第七实施例中，通过接通断开开关元件64，能够选择应该终止的高次谐波的频率。
接下来，对第七实施例的变形例进行说明。
虽然在第七实施例中，在晶体管20的集电极与地线之间并联连接有两个高次谐波终端电路28，但也可以并联连接三个系统以上的高次谐波终端电路28。另外，虽然在第七实施例中，在两个高次谐波终端电路28中的一个高次谐波终端电路28连接有开关元件64，但也可以对多个高次谐波终端电路28分别连接开关元件64。
另外，也可以将多个高次谐波终端电路28全部配置在相邻的两个晶体管20之间，也可以仅将一部分高次谐波终端电路28配置在相邻的两个晶体管20之间。
虽然在第七实施例中，将利用开关元件64来控制接通断开的对象设为高次谐波终端电路28，但也可以将控制对象设为由无源元件构成的其它电路。
上述的各实施例为例示，当然能够进行在不同的实施例中示出的结构的部分置换或组合。并不按每个实施例依次提及多个实施例的由相同结构所带来的相同的作用效果。并且，本发明并不限定于上述的实施例。例如，对本领域技术人员来说显而易见的是能够进行各种变更、改进、组合等。

Claims (10)

1.一种半导体装置，具备：
基板；
多个晶体管，在上述基板的一个面上在一个方向上排列配置，且相互并联连接，上述多个晶体管分别包含从上述基板侧开始依次层叠的集电极层、基极层以及发射极层；以及
至少一个无源元件，分别配置在上述多个晶体管中的相互相邻的两个晶体管之间的区域中的至少一个区域，
上述半导体装置还具备集电极电极，上述集电极电极配置在上述多个晶体管中的每个晶体管的上述集电极层与上述基板之间，并与上述集电极层电连接。
2.根据权利要求1所述的半导体装置，其中，
上述无源元件分别包含第一电容器，上述第一电容器的一个电极与配置在两侧的两个晶体管中的一个晶体管的基极层电连接。
3.根据权利要求1或2所述的半导体装置，其中，
上述无源元件分别包含第一电阻元件，上述第一电阻元件的一个端部与配置在两侧的两个晶体管中的一个晶体管的基极层电连接。
4.根据权利要求1～3中任一项所述的半导体装置，其中，
上述无源元件分别包含串联连接的第二电容器和第二电阻元件，上述第二电容器与上述第二电阻元件的串联电路电连接在配置于两侧的两个晶体管中的一个晶体管的基极层与集电极层之间。
5.根据权利要求1～4中任一项所述的半导体装置，其中，
上述无源元件分别包含第三电容器，上述第三电容器电连接在配置于两侧的两个晶体管中的一个晶体管的集电极层与发射极层之间。
6.根据权利要求1～4中任一项所述的半导体装置，其中，
上述无源元件分别包含串联连接的第四电容器和第四电感器，上述第四电容器与上述第四电感器的串联电路电连接在配置于两侧的两个晶体管中的一个晶体管的集电极层与发射极层之间。
7.根据权利要求1～6中任一项所述的半导体装置，其中，
还具备层间绝缘膜，上述层间绝缘膜覆盖上述基板中未配置上述多个晶体管的区域以及上述多个晶体管，
上述无源元件配置在上述层间绝缘膜上。
8.根据权利要求1～6中任一项所述的半导体装置，其中，
上述无源元件分别包含第一二极管，上述第一二极管电连接在配置于两侧的两个晶体管中的一个晶体管的集电极层与发射极层之间。
9.根据权利要求1～8中任一项所述的半导体装置，其中，
上述基板包含半导体材料，上述半导体材料具有比形成上述多个晶体管的集电极层、基极层以及发射极层的半导体材料高的热导率。
10.根据权利要求1～9中任一项所述的半导体装置，其中，还具备：
多个开关元件，在上述基板的配置有上述多个晶体管的面上，与上述多个晶体管中的每个晶体管对应地配置至少一个；以及
多层布线结构，在上述基板与上述集电极电极之间，配置为覆盖上述多个开关元件，
上述多层布线结构包含导电部件，上述导电部件经由对应的开关元件连接与上述多个晶体管中的每个晶体管连接的上述集电极电极和上述至少一个无源元件。
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