CN114496906A - 半导体结构及半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 108
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims description 97
- 230000004888 barrier function Effects 0.000 claims description 69
- 230000008569 process Effects 0.000 claims description 57
- 229910052751 metal Inorganic materials 0.000 claims description 53
- 239000002184 metal Substances 0.000 claims description 53
- 239000007789 gas Substances 0.000 claims description 34
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 23
- 229910052786 argon Inorganic materials 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 12
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000012495 reaction gas Substances 0.000 claims description 6
- 230000035484 reaction time Effects 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000005137 deposition process Methods 0.000 claims description 5
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 319
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 239000003989 dielectric material Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
一种半导体结构及半导体结构的形成方法，结构包括：衬底；位于衬底上的栅极结构、源漏掺杂区和第一介质层，所述源漏掺杂区位于栅极结构两侧的衬底内，所述第一介质层位于栅极结构顶部和侧壁；位于第一介质层内的导电结构，所述导电结构位于源漏掺杂区上；位于导电结构和第一介质层之间的凹槽；位于第一介质层上和导电结构上的第二介质层，所述第二介质层封闭所述凹槽成为密封腔。所述半导体结构的性能得到提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着半导体技术工艺节点的演进，器件密度的上升带来了诸多问题，其中之一就是金属栅极MG(metal gate)和接触孔(Contact or M0)之间迅速增加的层间电容。过大的层间电容会显著影响器件的动态性能。目前通常使用低介电常数的介质层如SiCON、SiOx或者SiN来作为MG和M0之间的侧墙，用于消除这种影响。
然而，半导体器件层间电容过大的问题仍然需要改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的栅极结构、源漏掺杂区和第一介质层，所述源漏掺杂区位于栅极结构两侧的衬底内，所述第一介质层位于栅极结构顶部和侧壁；位于第一介质层内的导电结构，所述导电结构位于源漏掺杂区上；位于导电结构和第一介质层之间的凹槽；位于第一介质层上和导电结构上的第二介质层，所述第二介质层封闭所述凹槽成为密封腔。
可选的，还包括：位于导电结构和源漏掺杂区之间的电接触层。
可选的，所述电接触层的材料包括金属硅化物。
可选的，所述电接触层的材料包括钛硅。
可选的，还包括：位于导电结构侧壁的阻挡层；所述密封腔位于阻挡层和第一介质层之间。
可选的，所述阻挡层的材料包括氮化硅。
可选的，所述牺牲层的厚度范围为2纳米～3纳米；所述阻挡层的厚度范围为3纳米～4纳米。
可选的，所述栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅介质层的材料包括氧化铪或氧化铝，所述栅极层的材料包括金属钨。
可选的，还包括：位于栅极结构顶部的覆盖层；位于栅极结构侧壁的侧墙。
可选的，所述凹槽侧壁暴露出栅极结构侧壁表面；所述密封腔位于阻挡层和栅极结构之间。
相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成栅极结构、位于栅极结构两侧衬底内的源漏掺杂区和第一介质层，所述第一介质层位于栅极结构侧壁和顶部；在第一介质层内形成开口，所述开口暴露出源漏掺杂区表面；在所述开口侧壁表面形成牺牲层；形成牺牲层之后，在开口内形成导电结构；形成导电结构之后，去除所述牺牲层，在导电结构和第一介质层之间形成凹槽；去除所述牺牲层之后，在第一介质层上和导电结构上形成第二介质层，所述第二介质层封闭所述凹槽成为密封腔。
可选的，在形成牺牲层之后，形成导电结构之前，还包括：在所述牺牲层上形成阻挡层；所述导电结构位于阻挡层上。
可选的，形成阻挡层之后，在开口内形成导电结构之前，还包括：在开口底部形成电接触层。
可选的，所述电接触层的形成方法包括：在开口底部表面形成金属层；对所述金属层进行退火处理，形成所述电接触层。
可选的，所述金属层的材料包括钛。
可选的，形成所述金属层的工艺包括脉冲式等离子选择性沉积工艺，所述脉冲式等离子选择性沉积工艺包括多次循环的第一阶段和第二阶段。
可选的，所述第一阶段的工艺参数包括：反应气体为四氯化钛气体、氢气和氩气的混合气体；四氯化钛气体的流量范围为2sccm～100sccm，氢气的流量范围为200sccm～4000sccm，氩气的流量范围为100sccm～2000sccm；第一离子源功率范围为100瓦～2000瓦，偏压功率范围为0瓦；压强为0.2托～50托；温度为300摄氏度～600摄氏度；多次所述第一阶段的反应时长为总反应时长的5％～95％。
可选的，所述第二阶段的工艺参数包括：反应气体为四氯化钛气体、氢气和氩气的混合气体；四氯化钛气体的流量范围为2sccm～100sccm，氢气的流量范围为200sccm～4000sccm，氩气的流量范围为100sccm～2000sccm；第一离子源功率范围为100瓦～2000瓦，偏压功率范围为50瓦～500瓦；压强为0.2托～50托；温度为300摄氏度～600摄氏度。
可选的，在所述开口侧壁表面形成牺牲层的同时，还包括：在所述开口底部表面形成所述牺牲层；所述金属层位于牺牲层上；所述电接触层的材料包括含金属层材料和牺牲层材料的化合物。
可选的，所述电接触层的材料包括金属硅化物。
可选的，去除所述开口侧壁的牺牲层的工艺包括各向同性干法刻蚀工艺。
可选的，所述各向同性干法刻蚀工艺的刻蚀气体包括氩气和氦气中的一种、三氟化氮气体和氨气的混合气体。
可选的，所述牺牲层材料的刻蚀速率与所述第一介质层的刻蚀速率不同；所述牺牲层材料的刻蚀速率与所述阻挡层材料的刻蚀速率不同；所述牺牲层材料的刻蚀速率与所述电接触层材料的刻蚀速率不同；所述牺牲层材料的刻蚀速率与所述导电结构材料的刻蚀速率不同。
可选的，所述牺牲层的材料包括无定形硅。
可选的，所述阻挡层的材料包括氮化硅。
可选的，形成所述牺牲层的工艺包括原子层沉积工艺。
可选的，形成所述阻挡层的方法包括：在所述开口侧壁表面和底部表面形成阻挡材料层；回刻蚀所述阻挡材料层，直至暴露出开口底部表面，形成所述阻挡层。
可选的，形成阻挡材料层的工艺包括原子层沉积工艺。
可选的，所述牺牲层的厚度范围为2纳米～3纳米；所述阻挡层的厚度范围为3纳米～4纳米。
可选的，所述栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅介质层的材料包括氧化铪或氧化铝，所述栅极层的材料包括金属钨。
可选的，还包括：位于栅极结构顶部的覆盖层；位于栅极结构侧壁的侧墙。
可选的，所述栅极结构的数量为多个；所述开口位于相邻的栅极结构之间且暴露出栅极结构侧壁表面。
可选的，所述凹槽侧壁暴露出栅极结构侧壁表面。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案的半导体结构，所述导电结构和第一介质层之间具有凹槽，位于第一介质层上和导电结构上的第二介质层封闭所述凹槽成为密封腔。所述密封腔位于导电结构与栅极结构之间，所述密封腔具有较小的介电常数，从而所述导电结构与栅极结构之间的电容减小，从而能够减小所述导电结构与栅极结构之间的相互干扰，提升了半导体结构的性能。
进一步，所述导电结构侧壁具有阻挡层，所述密封腔位于阻挡层和第一介质层之间。从而所述阻挡层能够保护所述导电结构，避免在形成密封腔的过程中受到损伤。
本发明技术方案的半导体结构的形成方法，通过先在开口侧壁形成牺牲层，再在开口内形成导电结构，形成导电结构之后，去除开口侧壁的牺牲层，在导电结构和第一介质层之间形成凹槽，最后再形成第二介质层，所述第二介质层封闭所述凹槽成为密封腔。所述密封腔具有较小的介电常数，所述密封腔位于导电结构与栅极结构之间，从而所述导电结构与栅极结构之间的电容减小，从而能够减小所述导电结构与栅极结构之间的相互干扰，提升了半导体结构的性能。
进一步，在形成牺牲层之后，形成导电结构之前，还在所述牺牲层上形成阻挡层；所述导电结构位于阻挡层上。从而所述阻挡层能够保护所述导电结构，避免在形成密封腔的过程中受到损伤。
进一步，所述牺牲层还位于开口底部，所述电接触层的材料包括含金属层材料和牺牲层材料的化合物，所述牺牲层的材料包括硅。一方面，所述牺牲层的材料与阻挡层和第一介质层的材料具有较大的刻蚀选择比，从而能够去除开口侧壁的牺牲层的同时，对阻挡层和第一介质层的损伤较小，形成尺寸均匀的凹槽，使得导电结构与栅极结构之间的电容减小程度均匀；另一方面，所述牺牲层位于开口底部时，退火后能够与金属反应形成电接触层，所述电接触层能够保护所述源漏掺杂区，避免去除开口侧壁牺牲层的工艺对源漏掺杂区造成损伤；再一方面，所述牺牲层还能位于开口底部形成电接触层，所述牺牲层在开口侧壁和在开口底部具有不同的作用，然后能够采用一种工艺同时形成，能够简化工艺流程，提升了生产效率。
附图说明
图1是一实施例中半导体结构的剖面结构示意图；
图2至图9是本发明实施例中半导体结构的剖面结构示意图。
具体实施方式
如背景技术所述，现有的半导体器件的层间电容过大问题仍需要改善。现结合具体的实施例进行分析说明。
图1是一实施例中半导体结构的剖面结构示意图。
请参考图1，包括：衬底100；位于衬底100上的栅极结构102；位于栅极结构102两侧衬底100内的源漏掺杂区101；位于衬底100上的介质层103，所述介质层103位于栅极结构102顶部和侧壁；位于介质层103内的导电插塞104，所述导电插塞104位于源漏掺杂区101上。
所述半导体结构，所述栅极结构102为金属栅。由于半导体结构的尺寸越来越小，所述导电插塞104与栅极结构102之间的间距也越来越小，从而所述导电插塞104与栅极结构102之间的层间电容越来越大，一方面，所述导电插塞104与栅极结构102之间的互相干扰较为严重，另一方面，层间电容较大影响所述半导体结构的工作效率，进而影响半导体结构的性能。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过先在开口侧壁形成牺牲层，再在开口内形成导电结构，形成导电结构之后，去除开口侧壁的牺牲层，在导电结构和第一介质层之间形成凹槽，最后再形成第二介质层，所述第二介质层封闭所述凹槽成为密封腔。所述密封腔具有较小的介电常数，所述密封腔位于导电结构与栅极结构之间，从而所述导电结构与栅极结构之间的电容减小，提升了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明实施例中半导体结构的剖面结构示意图。
请参考图2，提供衬底200。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述衬底200为平面型衬底。在其他实施例中，所述衬底包括基底和位于基底上的若干鳍部结构，所述衬底上还具有隔离层，所述隔离层位于所述鳍部结构的部分侧壁，且所述隔离层的顶部表面低于所述鳍部结构的顶部表面。
请继续参考图2，在衬底200上形成栅极结构201、位于栅极结构201两侧衬底200内的源漏掺杂区202和第一介质层203，所述第一介质层203位于栅极结构202侧壁和顶部。
所述栅极结构201包括栅介质层(未图示)和位于栅介质层上的栅极层(未图示)；所述栅介质层的材料包括氧化铪或氧化铝，所述栅极层的材料包括金属钨。
在本实施例中，还包括：在栅极结构201顶部形成覆盖层(未标示)；在栅极结构201侧壁形成侧墙(未标示)。
所述覆盖层用于保护所述栅极结构201的顶部，所述侧墙用于保护所述栅极结构201的侧壁。
在其他实施例中，能够不形成所述覆盖层。
所述栅极结构201、源漏掺杂区202、覆盖层、侧墙以及第一介质层203的形成方法包括：在衬底200上形成伪栅极结构(未图示)；在伪栅极结构侧壁形成侧墙；在伪栅极结构两侧的衬底200内形成源漏掺杂区202；在衬底200上形成第一介质层203，所述第一介质层203位于伪栅极结构侧壁；去除所述伪栅极结构，在第一介质层203内形成栅极开口(未图示)；在栅极开口内和第一介质层203上形成栅极结构材料层(未图示)；平坦化所述栅极结构材料层，直至暴露出第一介质层203顶部表面，形成初始栅极结构(未图示)；回刻蚀所述初始栅极结构，形成栅极结构201，在栅极结构201顶部的第一介质层203内形成凹槽(未图示)；在所述凹槽内形成覆盖层。
所述栅极结构201包括：栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。在本实施例中，所述栅极结构201还包括功函数层(未图示)，所述功函数层位于所述栅介质层和栅极层之间。
所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括N型功函数材料或P型功函数材料，所述N型功函数材料包括钛铝，所述P型功函数材料包括氮化钛或氮化钽。
所述第一介质层203的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一介质层203的材料包括氧化硅。
所述侧墙的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述侧墙的材料包括氮化硅。
所述覆盖层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述覆盖层的材料包括氮化硅。
所述栅极结构201的数量为多个，本实施例的图中示意性地给出两个栅极结构201。
请参考图3，在第一介质层203内形成开口204，所述开口204暴露出源漏掺杂区202表面。
所述开口204的形成方法包括：在第一介质层203上和栅极结构201上形成图形化层(未图示)，所述图形化层暴露出源漏掺杂区202上的第一介质层203表面；以所述图形化层为掩膜刻蚀所述第一介质层203，直至暴露出所述源漏掺杂区202表面，在所述第一介质层203内形成开口204。
在本实施例中，所述开口204位于相邻栅极结构201之间的第一介质层203内，所述开口204暴露出第一介质层203。从而所述栅极结构201侧壁的第一介质层203能够对所述栅极结构201起到进一步的保护作用，从而减少形成开口204的过程中对所述侧墙以及栅极结构201造成损伤的情况。
在其他实施例中，所述开口位于相邻的栅极结构之间且暴露出栅极结构侧壁表面的侧墙。从而后续在开口侧壁形成牺牲层，再在开口内形成导电结构，然后去除导电结构，在导电结构与栅极结构之间形成密闭腔，所述密闭腔使得所述栅极结构与导电结构之间的介电常数更小，从而所述导电结构与栅极结构之间的电容能进一步减小，提升了半导体结构的性能。
请参考图4，在所述开口204侧壁表面形成牺牲层205。
在本实施例中，在所述开口204侧壁表面形成牺牲层205的同时，还在所述开口204底部表面形成所述牺牲层205。
在本实施例中，所述牺牲层205的材料包括无定形硅。一方面，所述开口204侧壁表面的牺牲层205的材料与所述第一介质层203、后续形成的阻挡层以及导电结构具有较大的刻蚀选择比，从而所述开口204侧壁表面的牺牲层205能够在去除干净的同时，所述去除工艺对所述第一介质层203、阻挡层以及导电结构损伤较小，能够形成尺寸均匀的凹槽，使得导电结构与栅极结构201之间的电容减小程度均匀；另一方面，所述开口204底部的牺牲层205能够与后续形成的金属层反应形成电接触层。
所述牺牲层205在开口204侧壁和在开口204底部具有不同的作用，然后能够采用一种工艺同时形成，从而能够简化生产流程，提高了生产效率。
在本实施例中，形成所述牺牲层205的工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成厚度较薄且致密度较好的牺牲层205，有利于后续形成尺寸均匀度较好的凹槽，以及形成结构致密的电接触层。
在本实施例中，所述牺牲层205的厚度范围为2纳米～3纳米。若所述牺牲层205的厚度太厚，则所述牺牲层205会占据开口204的空间，使得后续形成的电接触层的尺寸较小，从而使得电接触层的电阻较大，不利于半导体结构的性能提升；若所述牺牲层205的厚度太小，则后续在去除所述牺牲层205时不易去除干净，从而较难形成密闭腔。
请继续参考图4，在形成牺牲层205之后，在所述牺牲层205上形成阻挡层206。
所述阻挡层206用于保护后续形成的导电结构，避免去除开口204侧壁的牺牲层205时，所述去除工艺对导电结构造成损伤。
所述阻挡层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述阻挡层206的材料包括氮化硅。
形成所述阻挡层206的方法包括：在所述开口204侧壁表面和底部表面形成阻挡材料层(未图示)；回刻蚀所述阻挡材料层，直至暴露出开口204底部表面的牺牲层205，形成所述阻挡层206。
在本实施例中，形成阻挡材料层的工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成结构致密且厚度较薄的阻挡材料层。
在本实施例中，所述阻挡层206的厚度范围为3纳米～4纳米。若所述阻挡层206的厚度太厚，则会占据开口204的空间，使得后续形成的电接触层的尺寸较小，从而使得电接触层的电阻较大，不利于半导体结构的性能提升；若所述阻挡层206的厚度太小，则所述阻挡层206对后续形成的导电结构的保护作用不够。
在其他实施例中，能够不形成所述阻挡层。
接下来，形成阻挡层206之后，在开口204底部形成电接触层208。所述电接触层的形成过程请参考图5和图6。
请参考图5，在开口204底部表面形成金属层207，所述金属层207位于牺牲层205上。
在本实施例中，所述金属层207的材料包括钛。
形成所述金属层207的工艺包括脉冲式等离子选择性沉积工艺，所述脉冲式等离子选择性沉积工艺包括多次循环的第一阶段和第二阶段。
所述第一阶段的工艺参数包括：反应气体为四氯化钛气体、氢气和氩气的混合气体；四氯化钛气体的流量范围为2sccm～100sccm，氢气的流量范围为200sccm～4000sccm，氩气的流量范围为100sccm～2000sccm；第一离子源功率范围为100瓦～2000瓦，偏压功率范围为0瓦；压强为0.2托～50托；温度为300摄氏度～600摄氏度；多次所述第一阶段的反应时长为总反应时长的5％～95％。
所述第二阶段的工艺参数包括：反应气体为四氯化钛气体、氢气和氩气的混合气体；四氯化钛气体的流量范围为2sccm～100sccm，氢气的流量范围为200sccm～4000sccm，氩气的流量范围为100sccm～2000sccm；第一离子源功率范围为100瓦～2000瓦，偏压功率范围为50瓦～500瓦；压强为0.2托～50托；温度为300摄氏度～600摄氏度。
所述第一阶段为沉积阶段，偏压功率为0，所述沉积阶段在开口204底部和侧壁表面都沉积有金属层材料；所述第二阶段为刻蚀阶段，偏压功率范围为50瓦～500瓦，所述刻蚀阶段去除沉积在开口204侧壁表面的金属层材料。多次循环的第一阶段和第二阶段使得开口204侧壁表面的金属层材料得以去除，以实现金属层207只形成于开口204底部。
在本实施例中，多次循环的第一阶段和第二阶段的总时长为10分钟～40分钟。
所述脉冲式等离子选择性沉积工艺能够在平行于衬底200表面的平面形成金属层207，所述金属层207位于开口204底部和第一介质层203上的牺牲层205表面，避免所述金属层207也位于开口204侧壁上的阻挡层206上时，位于开口204侧壁上的金属层207占据了一部分开口204的位置，一方面，使得后续在开口204内形成的导电结构横截面积变小，从而增大了导电结构的电阻；另一方面，所述金属层207的电阻较大，从而位于开口204侧壁上的金属层207对半导体结构的性能造成影响。
请参考图6，对所述金属层207进行退火处理，形成所述电接触层208。
所述电接触层208的材料包括含金属层材料和牺牲层材料的化合物。
在本实施例中，所述电接触层208的材料包括金属硅化物，所述金属硅化物包括钛硅。
所述电接触层208能够减小后续形成的导电结构与源漏掺杂区202的接触电阻，同时能够保护所述源漏掺杂区202，避免后续去除开口204侧壁牺牲层205的工艺对源漏掺杂区202造成损伤；同时，所述电接触层208由金属层207与位于开口204底部的牺牲层205反应形成，所述牺牲层205在开口侧壁和在开口底部具有不同的作用，然后能够采用一种工艺同时形成，能够简化工艺流程，提升了生产效率。
请参考图7，形成电接触层208之后，在开口204内形成导电结构209。
在本实施例中，所述导电结构209位于阻挡层206上。
所述导电结构209的形成方法包括：在开口204内和第一介质层203上形成导电材料层(未图示)；平坦化所述导电材料层和第一介质层203上的电接触层208，直至暴露出第一介质层203表面，形成所述导电结构209。
所述导电结构209的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
请参考图8，形成导电结构209之后，去除所述牺牲层205，在导电结构209和第一介质层203之间形成凹槽210。
在本实施例中，所述凹槽210位于第一介质层203和阻挡层206之间。
在其他实施例中，所述凹槽侧壁暴露出栅极结构侧壁表面，或者所述凹槽侧壁暴露出导电结构侧壁表面，或者所述凹槽侧壁暴露出栅极结构侧壁表面和导电结构侧壁表面。
去除所述开口204侧壁的牺牲层205的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，去除所述开口204侧壁的牺牲层205的工艺包括各向同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的刻蚀气体包括氩气和氦气中的一种、三氟化氮气体和氨气的混合气体。
所述各向同性干法刻蚀工艺能够在去除干净所述牺牲层205的同时，对电接触层208损伤较小。
所述牺牲层205材料的刻蚀速率与所述第一介质层203的刻蚀速率不同；所述牺牲层205材料的刻蚀速率与所述阻挡层206材料的刻蚀速率不同；所述牺牲层205材料的刻蚀速率与所述电接触层208材料的刻蚀速率不同；所述牺牲层205材料的刻蚀速率与所述导电结构209材料的刻蚀速率不同。从而去除所述开口204侧壁的牺牲层205的工艺能够对所述第一介质层203、牺牲层205以及电接触层208的损伤较小，能够形成尺寸均匀性较好的凹槽210。
请参考图9，去除所述牺牲层205之后，在第一介质层203上和导电结构209上形成第二介质层211，所述第二介质层211封闭所述凹槽210成为密封腔。
所述第二介质层211的形成方法包括：在第一介质层203上、导电结构209上和凹槽210上形成介质材料层(未图示)；平坦化所述介质材料层，形成所述第二介质层211。
所述第二介质层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第二介质层211的材料包括氧化硅。
形成所述介质层材料层的工艺包括化学气相沉积工艺、原子层沉积工艺或热处理工艺。在本实施例中，形成所述介质层材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速在凹槽210上形成介质材料层，从而能够将所述凹槽210封闭成为密封腔。
至此，所述导电结构209和栅极结构201之间具有密封腔，所述密封腔具有较小的介电常数，从而所述导电结构209与栅极结构201之间的电容减小，从而能够减小所述导电结构209与栅极结构201之间的相互干扰，提升了半导体结构的性能。
相应地，本发明实施例还提供一种半导体结构，请继续参考图9，包括：
衬底200；
位于衬底200上的栅极结构201、源漏掺杂区202和第一介质层203，所述源漏掺杂区202位于栅极结构201两侧的衬底200内，所述第一介质层203位于栅极结构201顶部和侧壁；
位于第一介质层203内的导电结构209，所述导电结构209位于源漏掺杂区202上；
位于导电结构209和第一介质层203之间的凹槽210；
位于第一介质层203上和导电结构209上的第二介质层211，所述第二介质层211封闭所述凹槽210成为密封腔。
在本实施例中，还包括：位于导电结构209和源漏掺杂区202之间的电接触层208。
在本实施例中，所述电接触层208的材料包括金属硅化物。
在本实施例中，所述电接触层208的材料包括钛硅。
在本实施例中，还包括：位于导电结构209侧壁的阻挡层206；所述密封腔位于阻挡层206和第一介质层203之间。
在本实施例中，所述阻挡层206的材料包括氮化硅。
在本实施例中，所述阻挡层206的厚度范围为3纳米～4纳米。
在本实施例中，所述栅极结构201包括栅介质层(未图示)和位于栅介质层上的栅极层(未图示)；所述栅介质层的材料包括氧化铪或氧化铝，所述栅极层的材料包括金属钨。
在本实施例中，还包括：位于栅极结构201顶部的覆盖层(未标示)；位于栅极结构201侧壁的侧墙(未标示)。
在本实施例中，所述栅极结构201的数量为多个；所述开口位于相邻的栅极结构201之间且暴露出栅极结构侧壁表面。
在其他实施例中，所述凹槽210侧壁暴露出栅极结构201侧壁表面。
所述半导体结构，所述导电结构209和第一介质层203之间具有凹槽210，位于第一介质层203上和导电结构209上的第二介质层211封闭所述凹槽210成为密封腔。所述密封腔位于导电结构209与栅极结构201之间，所述密封腔具有较小的介电常数，从而所述导电结构209与栅极结构201之间的电容减小，从而能够减小所述导电结构209与栅极结构201之间的相互干扰，提升了半导体结构的性能。
进一步，所述导电结构209侧壁具有阻挡层206，所述密封腔位于阻挡层206和第一介质层203之间。从而所述阻挡层206能够保护所述导电结构209，避免在形成密封腔的过程中受到损伤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (33)
1.一种半导体结构，其特征在于，包括：
衬底；
位于衬底上的栅极结构、源漏掺杂区和第一介质层，所述源漏掺杂区位于栅极结构两侧的衬底内，所述第一介质层位于栅极结构顶部和侧壁；
位于第一介质层内的导电结构，所述导电结构位于源漏掺杂区上；
位于导电结构和第一介质层之间的凹槽；
位于第一介质层上和导电结构上的第二介质层，所述第二介质层封闭所述凹槽成为密封腔。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于导电结构和源漏掺杂区之间的电接触层。
3.如权利要求2所述的半导体结构，其特征在于，所述电接触层的材料包括金属硅化物。
4.如权利要求3所述的半导体结构，其特征在于，所述电接触层的材料包括钛硅。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于导电结构侧壁的阻挡层；所述密封腔位于阻挡层和第一介质层之间。
6.如权利要求5所述的半导体结构，其特征在于，所述阻挡层的材料包括氮化硅。
7.如权利要求5所述的半导体结构，其特征在于，所述牺牲层的厚度范围为2纳米～3纳米；所述阻挡层的厚度范围为3纳米～4纳米。
8.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅介质层的材料包括氧化铪或氧化铝，所述栅极层的材料包括金属钨。
9.如权利要求8所述半导体结构，其特征在于，还包括：位于栅极结构顶部的覆盖层；位于栅极结构侧壁的侧墙。
10.如权利要求8所述半导体结构，其特征在于，所述凹槽侧壁暴露出栅极结构侧壁表面；所述密封腔位于阻挡层和栅极结构之间。
11.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在衬底上形成栅极结构、位于栅极结构两侧衬底内的源漏掺杂区和第一介质层，所述第一介质层位于栅极结构侧壁和顶部；
在第一介质层内形成开口，所述开口暴露出源漏掺杂区表面；
在所述开口侧壁表面形成牺牲层；
形成牺牲层之后，在开口内形成导电结构；
形成导电结构之后，去除所述牺牲层，在导电结构和第一介质层之间形成凹槽；
去除所述牺牲层之后，在第一介质层上和导电结构上形成第二介质层，所述第二介质层封闭所述凹槽成为密封腔。
12.如权利要求11所述半导体结构的形成方法，其特征在于，在形成牺牲层之后，形成导电结构之前，还包括：在所述牺牲层上形成阻挡层；所述导电结构位于阻挡层上。
13.如权利要求12所述半导体结构的形成方法，其特征在于，形成阻挡层之后，在开口内形成导电结构之前，还包括：在开口底部形成电接触层。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述电接触层的形成方法包括：在开口底部表面形成金属层；对所述金属层进行退火处理，形成所述电接触层。
15.如权利要求14所述半导体结构的形成方法，其特征在于，所述金属层的材料包括钛。
16.如权利要求15所述半导体结构的形成方法，其特征在于，形成所述金属层的工艺包括脉冲式等离子选择性沉积工艺，所述脉冲式等离子选择性沉积工艺包括多次循环的第一阶段和第二阶段。
17.如权利要求16所述半导体结构的形成方法，其特征在于，所述第一阶段的工艺参数包括：反应气体为四氯化钛气体、氢气和氩气的混合气体；四氯化钛气体的流量范围为2sccm～100sccm，氢气的流量范围为200sccm～4000sccm，氩气的流量范围为100sccm～2000sccm；第一离子源功率范围为100瓦～2000瓦，偏压功率范围为0瓦；压强为0.2托～50托；温度为300摄氏度～600摄氏度；多次所述第一阶段的反应时长为总反应时长的5％～95％。
18.如权利要求16所述半导体结构的形成方法，其特征在于，所述第二阶段的工艺参数包括：反应气体为四氯化钛气体、氢气和氩气的混合气体；四氯化钛气体的流量范围为2sccm～100sccm，氢气的流量范围为200sccm～4000sccm，氩气的流量范围为100sccm～2000sccm；第一离子源功率范围为100瓦～2000瓦，偏压功率范围为50瓦～500瓦；压强为0.2托～50托；温度为300摄氏度～600摄氏度。
19.如权利要求14所述半导体结构的形成方法，其特征在于，在所述开口侧壁表面形成牺牲层的同时，还包括：在所述开口底部表面形成所述牺牲层；所述金属层位于牺牲层上；所述电接触层的材料包括含金属层材料和牺牲层材料的化合物。
20.如权利要求14所述半导体结构的形成方法，其特征在于，所述电接触层的材料包括金属硅化物。
21.如权利要求12所述半导体结构的形成方法，其特征在于，去除所述开口侧壁的牺牲层的工艺包括各向同性干法刻蚀工艺。
22.如权利要求21所述半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺的刻蚀气体包括氩气和氦气中的一种、三氟化氮气体和氨气的混合气体。
23.如权利要求21所述半导体结构的形成方法，其特征在于，所述牺牲层材料的刻蚀速率与所述第一介质层的刻蚀速率不同；所述牺牲层材料的刻蚀速率与所述阻挡层材料的刻蚀速率不同；所述牺牲层材料的刻蚀速率与所述电接触层材料的刻蚀速率不同；所述牺牲层材料的刻蚀速率与所述导电结构材料的刻蚀速率不同。
24.如权利要求23所述半导体结构的形成方法，其特征在于，所述牺牲层的材料包括无定形硅。
25.如权利要求23所述半导体结构的形成方法，其特征在于，所述阻挡层的材料包括氮化硅。
26.如权利要求11所述半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺包括原子层沉积工艺。
27.如权利要求12所述半导体结构的形成方法，其特征在于，形成所述阻挡层的方法包括：在所述开口侧壁表面和底部表面形成阻挡材料层；回刻蚀所述阻挡材料层，直至暴露出开口底部表面，形成所述阻挡层。
28.如权利要求27所述半导体结构的形成方法，其特征在于，形成阻挡材料层的工艺包括原子层沉积工艺。
29.如权利要求12所述半导体结构的形成方法，其特征在于，所述牺牲层的厚度范围为2纳米～3纳米；所述阻挡层的厚度范围为3纳米～4纳米。
30.如权利要求11所述半导体结构的形成方法，其特征在于，所述栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅介质层的材料包括氧化铪或氧化铝，所述栅极层的材料包括金属钨。
31.如权利要求30所述半导体结构的形成方法，其特征在于，还包括：位于栅极结构顶部的覆盖层；位于栅极结构侧壁的侧墙。
32.如权利要求11所述半导体结构的形成方法，其特征在于，所述栅极结构的数量为多个；所述开口位于相邻的栅极结构之间且暴露出栅极结构侧壁表面。
33.如权利要求32所述半导体结构的形成方法，其特征在于，所述凹槽侧壁暴露出栅极结构侧壁表面。
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| Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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