CN114496774A - 晶圆背面减薄方法 - Google Patents

晶圆背面减薄方法 Download PDF

Info

Publication number
CN114496774A
CN114496774A CN202210084168.XA CN202210084168A CN114496774A CN 114496774 A CN114496774 A CN 114496774A CN 202210084168 A CN202210084168 A CN 202210084168A CN 114496774 A CN114496774 A CN 114496774A
Authority
CN
China
Prior art keywords
wafer
front surface
thinning
protective film
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210084168.XA
Other languages
English (en)
Inventor
潘嘉
郁新举
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202210084168.XA priority Critical patent/CN114496774A/zh
Publication of CN114496774A publication Critical patent/CN114496774A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明公开了一种晶圆背面减薄方法包括如下步骤：步骤一、在具有台阶形貌的晶圆的正面表面贴上背面研磨保护膜。步骤二、对背面研磨保护膜的正面表面进行平坦化。步骤三、将晶圆固定放置在减薄机台的晶圆支撑盘上，晶圆通过背面研磨保护膜的平整的正面表面和晶圆支撑盘形成无缝隙且平整的接触。步骤四、对晶圆进行背面减薄，背面减薄过程中晶圆支撑盘提供的支撑力在晶圆面内分布均匀。步骤五、去除背面研磨保护膜。本发明能消除晶圆正面台阶形貌对背面减薄的不利影响，防止由于晶圆的受力不均产生的微裂缝和研磨速率差异，从而实现对晶圆的均匀减薄。

Description

晶圆背面减薄方法
技术领域
本发明涉及一种半导体集成电路的制造方法，特别是涉及一种晶圆背面减薄方法。
背景技术
在半导体集成电路中，一些半导体器件需要用到晶圆背面减薄工艺，用于降低晶圆的半导体衬底如硅衬底的厚度，半导体衬底的厚度降低，则半导体衬底的导电性能和散热性能会变化，从而能提高半导体器件的性能。
晶圆背面减薄工艺往往是在晶圆正面工艺完成之后进行，这样在进行背面减薄之前，需要在晶圆正面粘贴背面研磨保护膜(Backside Grinding tape，BG tape)，利用背面研磨保护膜实现在背面减薄中对晶圆的正面工艺结构进行保护。
随着，半导体器件的要求越来越高，背面减薄后的半导体衬底的厚度也会越来越小，如小于100微米。晶圆的正面工艺结构往往会在晶圆的正面表面产生台阶形貌，随着背面减薄后的半导体衬底的厚度的减少，晶圆背面减薄工艺的控制变得更加困难，往往在背面减薄过程中出现微裂纹，这种微裂纹容易在后续工艺中进一步扩大并从而容易产生晶圆破片。
发明内容
本发明所要解决的技术问题是提供一种晶圆背面减薄方法，能消除晶圆正面台阶形貌对背面减薄的不利影响，防止由于晶圆的受力不均产生的微裂缝和研磨速率差异，从而实现对晶圆的均匀减薄。
为解决上述技术问题，本发明提供的晶圆背面减薄方法包括如下步骤：
步骤一、提供完成正面工艺的晶圆，所述晶圆的正面表面具有由正面工艺带来的台阶形貌，在所述晶圆的正面表面贴上背面研磨保护膜；所述晶圆的正面表面的台阶形貌使所述背面研磨保护膜的正面表面为不平整的凸凹形貌。
步骤二、对所述背面研磨保护膜的正面表面进行平坦化使所述背面研磨保护膜的正面表面具有平整形貌。
步骤三、将所述晶圆固定放置在减薄机台的晶圆支撑盘上，所述晶圆通过所述背面研磨保护膜的正面表面和所述晶圆支撑盘接触，所述背面研磨保护膜的正面表面的平整形貌使得所述背面研磨保护膜的正面表面和所述晶圆支撑盘形成无缝隙且平整的接触。
步骤四、采用所述减薄机台的研磨头对所述晶圆进行背面减薄，所述背面研磨保护膜的正面表面和所述晶圆支撑盘之间的接触结构使得在所述背面减薄过程中所述晶圆支撑盘提供的支撑力在所述晶圆面内分布均匀，从而使得所述晶圆的背面表面各位置受力均匀，能消除由所述晶圆的背面表面各位置受力不均而产生的研磨速率差异和微缺陷。
步骤五、去除所述背面研磨保护膜。
进一步的改进是，步骤一中，所述晶圆由半导体衬底组成。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，步骤一中，所述正面工艺包括：
在所述半导体衬底中形成半导体器件的正面结构；
形成金属互连结构，所述金属互连结构将所述半导体器件的正面结构的各掺杂区引出；所述金属互连结构包括图形化的金属层、层间膜和穿过所述层间膜的通孔，所述通孔实现不同所述金属层之间的连接；所述金属层的图形化结构会使得所述半导体衬底的正面表面具有所述台阶形貌。
进一步的改进是，所述金属互连结构形成之后，还包括形成聚酰亚胺(Polyimide，PI)并对所述聚酰亚胺进行图形；图形化后的所述聚酰亚胺具有台阶结构从而使得所述半导体衬底的正面表面具有所述台阶形貌。
进一步的改进是，所述半导体器件包括功率器件，所述功率器件包括有源区、过渡区和终端区，所述终端区环绕在所述有源区的周侧，所述过渡区位于所述有源区和所述终端区之间，在所述有源区中形成有器件单元结构，在所述终端区中形成有终端结构。
进一步的改进是，所述有源区通过形成于所述半导体衬底表面的场氧化层定义，所述场氧化层将所述有源区的所述半导体衬底表面露出，所述场氧化层覆盖部分所述过渡区，所述场氧化层从所述过渡区向所述终端区延伸从而将所述终端区表面全部覆盖或者仅将所述终端区的外侧部分区域露出；所述场氧化层在所述过渡区顶部形成台阶结构并从而使得所述半导体衬底的正面表面具有所述台阶形貌。
进一步的改进是，所述功率器件包括IGBT。
进一步的改进是，所述背面研磨保护膜采用蓝膜。
进一步的改进是，步骤二中采用硬质材料对所述背面研磨保护膜进行切削实现对所述背面研磨保护膜的正面表面的平坦化。
进一步的改进是，所述硬质材料包括金刚石。
进一步的改进是，步骤三中，所述晶圆支撑盘通过静电吸附或真空吸附的方式固定所述晶圆。
进一步的改进是，步骤四中，所述背面减薄为太鼓减薄，所述太鼓减薄使所述晶圆的中间区域减薄以及所述晶圆的边缘未减薄并形成支撑环。
进一步的改进是，所述背面减薄后，所述晶圆的中间减薄区域的厚度为100微米以下。
进一步的改进是，所述背面减薄采用机械研磨实现。
本发明根据背面研磨保护膜粘贴在具有台阶形貌的晶圆正面表面之后背面研磨保护膜的正面表面也具有凸凹形貌的特点，在进行背面减薄之前，增加了对背面研磨保护膜的正面表面进行平坦化工艺，平坦化后背面研磨保护膜能和减薄机台的晶圆支撑盘的背面实现很好接触，这种接触是无缝隙且平整接触，这样在背面减薄过程中，能使晶圆各位置处的支撑力均匀，从而能实现受力均匀的研磨并能防止受力不均而产生的研磨速率差异和微缺陷，并进而能防止晶圆在后续工艺中产生裂片。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1C是现有晶圆背面减薄方法各步骤中的器件结构示意图；
图2是本发明实施例晶圆背面减薄方法的流程图；
图3A-图3E是本发明实施例晶圆背面减薄方法各步骤中的器件结构示意图；
图4A是采用现有晶圆背面减薄方法背面减薄后过渡区的SEM照片；
图4B是采用现有晶圆背面减薄方法背面减薄后有源区的SEM照片；
图5A是采用本发明实施例晶圆背面减薄方法背面减薄后过渡区的SEM照片；
图5B是采用本发明实施例晶圆背面减薄方法背面减薄后有源区的SEM照片。
具体实施方式
现有晶圆背面减薄方法：
本发明实施例晶圆背面减薄方法是在对现有晶圆背面减薄方法进行分析的基础上得到的，在进行详细描述本发明实施例方法之前，先对现有方法进行如下分析：
如图1A至图1C所示，是现有晶圆背面减薄方法各步骤中的器件结构示意图；现有晶圆背面减薄方法包括如下步骤：
步骤一、如图1A所示，提供完成正面工艺的晶圆101，所述晶圆101的正面表面具有由正面工艺带来的台阶形貌。
通常，所述晶圆101由半导体衬底组成。
所述半导体衬底包括硅衬底。
所述正面工艺包括：
在所述半导体衬底中形成半导体器件的正面结构。
形成金属互连结构，所述金属互连结构将所述半导体器件的正面结构的各掺杂区引出；所述金属互连结构包括图形化的金属层、层间膜和穿过所述层间膜的通孔，所述通孔实现不同所述金属层之间的连接；所述金属层的图形化结构会使得所述半导体衬底的正面表面具有所述台阶形貌。
所述金属互连结构形成之后，还包括形成聚酰亚胺102并对所述聚酰亚胺102进行图形；图形化后的所述聚酰亚胺102具有台阶结构从而使得所述半导体衬底的正面表面具有所述台阶形貌。
所述半导体器件包括功率器件，所述功率器件包括有源区、过渡区和终端区，所述终端区环绕在所述有源区的周侧，所述过渡区位于所述有源区和所述终端区之间，在所述有源区中形成有器件单元结构，在所述终端区中形成有终端结构。所述聚酰亚胺102通常覆盖部分所述过渡区和覆盖所述终端区，以实现对半导体器件进行保护。
所述有源区通过形成于所述半导体衬底表面的场氧化层定义，所述场氧化层将所述有源区的所述半导体衬底表面露出，所述场氧化层覆盖部分所述过渡区，所述场氧化层从所述过渡区向所述终端区延伸从而将所述终端区表面全部覆盖或者仅将所述终端区的外侧部分区域露出；所述场氧化层在所述过渡区顶部形成台阶结构并从而使得所述半导体衬底的正面表面具有所述台阶形貌。
所述功率器件包括IGBT。也能为：所述功率器件为MOS功率器件。
器件单元结构根据所述功率器件的类型进行具体设置。
对于MOS功率器件，器件单元结构包括源区、栅极结构和漂移区。漏区通常设置在背面。
对于IGBT，正面工艺结构中，器件单元结构包括发射区、栅极结构和漂移区。集电区设置在背面。
步骤二、如图1B所示，在所述晶圆101的正面表面贴上背面研磨保护膜103；所述晶圆101的正面表面的台阶形貌使所述背面研磨保护膜103的正面表面为不平整的凸凹形貌。
通常，所述背面研磨保护膜103采用蓝膜。
步骤三、如图1C所示，将所述晶圆101固定放置在减薄机台的晶圆支撑盘104上。
通常，所述晶圆支撑盘104通过静电吸附或真空吸附的方式固定所述晶圆101。所述晶圆支撑盘104为吸盘(Chuck Table)
采用所述减薄机台的研磨头105对所述晶圆101进行背面减薄。
在背面减薄过程中，所述晶圆支撑盘104会旋转，如旋转线106所示。所述研磨头105也会旋转，如旋转线107所示。所述研磨头105还会施加向下的压力，如箭头线108所示。
由图1C所示可知，箭头线109所示区域对应于所述背面研磨保护膜103的凹区，在所述背面研磨保护膜103的凹区处，所述晶圆支撑盘104和所述晶圆101的接触不是很好，这样所述晶圆支撑盘104对所述晶圆101提供的支撑力会小于其他接触较好的区域即所述背面研磨保护膜103的凸区。虽然，所述研磨头105提供的压力是相同的，但是由于晶圆不会上下一定，故晶圆101受到的由向下的压力和向上的支撑力是相等，所以，在箭头线109对应的区域的所述晶圆101的背面受到的所述研磨头105的压力会降低，箭头线109对应的区域的所述晶圆101的背面研磨速率会降低；所述背面研磨保护膜103的凹区小于所述背面研磨保护膜103的凸区的压力，使得在所述背面研磨保护膜103的凹区和凸区界面处容易产生微裂纹，进行观察可以发现，微裂纹和所述背面研磨保护膜103的凹区和凸区界面自对准。由于所述背面研磨保护膜103的凹区的所述晶圆101的背面研磨速率低于所述背面研磨保护膜103的凸区的所述晶圆101的背面研磨速率，故背面减薄完成后，所述背面研磨保护膜103的凹区的所述晶圆101的厚度会大于所述背面研磨保护膜103的凸区的所述晶圆101的厚度，使得晶圆101的减薄后的厚度不均匀。
步骤四、去除所述背面研磨保护膜103。
所述晶圆背面减薄后，会进行后续背面工艺，背面工艺包括：
进行背面离子注入形成背面离子注入区；
对所述背面离子注入区进行退火激活如进行低温热退火激活或进行激光退火激活。
形成背面金属层以形成背面电极。
本发明实施例晶圆背面减薄方法：
如图2所示，是本发明实施例晶圆背面减薄方法的流程图；如图3A至图3E所示，是本发明实施例晶圆背面减薄方法各步骤中的器件结构示意图；本发明实施例晶圆背面减薄方法包括如下步骤：
步骤一、如图3A所示，提供完成正面工艺的晶圆201，所述晶圆201的正面表面具有由正面工艺带来的台阶形貌。
本发明实施例中，所述晶圆201由半导体衬底组成。
所述半导体衬底包括硅衬底。
所述正面工艺包括：
在所述半导体衬底中形成半导体器件的正面结构。
形成金属互连结构，所述金属互连结构将所述半导体器件的正面结构的各掺杂区引出；所述金属互连结构包括图形化的金属层、层间膜和穿过所述层间膜的通孔，所述通孔实现不同所述金属层之间的连接；所述金属层的图形化结构会使得所述半导体衬底的正面表面具有所述台阶形貌。
所述金属互连结构形成之后，还包括形成聚酰亚胺202并对所述聚酰亚胺202进行图形；图形化后的所述聚酰亚胺202具有台阶结构从而使得所述半导体衬底的正面表面具有所述台阶形貌。
所述半导体器件包括功率器件，所述功率器件包括有源区、过渡区和终端区，所述终端区环绕在所述有源区的周侧，所述过渡区位于所述有源区和所述终端区之间，在所述有源区中形成有器件单元结构，在所述终端区中形成有终端结构。所述聚酰亚胺202通常覆盖部分所述过渡区和覆盖所述终端区，以实现对半导体器件进行保护。
所述有源区通过形成于所述半导体衬底表面的场氧化层定义，所述场氧化层将所述有源区的所述半导体衬底表面露出，所述场氧化层覆盖部分所述过渡区，所述场氧化层从所述过渡区向所述终端区延伸从而将所述终端区表面全部覆盖或者仅将所述终端区的外侧部分区域露出；所述场氧化层在所述过渡区顶部形成台阶结构并从而使得所述半导体衬底的正面表面具有所述台阶形貌。
在一些实施例中，所述功率器件为IGBT。其他实施例中也能为：所述功率器件为MOS功率器件。
器件单元结构根据所述功率器件的类型进行具体设置。
对于MOS功率器件，器件单元结构包括源区、栅极结构和漂移区。漏区通常设置在背面。
对于IGBT，正面工艺结构中，器件单元结构包括发射区、栅极结构和漂移区。集电区设置在背面。
如图3B所示，在所述晶圆201的正面表面贴上背面研磨保护膜203；所述晶圆201的正面表面的台阶形貌使所述背面研磨保护膜203的正面表面为不平整的凸凹形貌。
在一些实施例中，所述背面研磨保护膜203采用蓝膜。
步骤二、如图3C所示，对所述背面研磨保护膜203的正面表面进行平坦化使所述背面研磨保护膜203的正面表面具有平整形貌。
本发明实施例中，步骤二中采用硬质材料对所述背面研磨保护膜203进行切削实现对所述背面研磨保护膜203的正面表面的平坦化。
所述硬质材料包括金刚石。
步骤三、如图3D所示，将所述晶圆201固定放置在减薄机台的晶圆支撑盘上，所述晶圆201通过所述背面研磨保护膜203的正面表面和所述晶圆支撑盘接触，所述背面研磨保护膜203的正面表面的平整形貌使得所述背面研磨保护膜203的正面表面和所述晶圆支撑盘形成无缝隙且平整的接触。
本发明实施例中，所述晶圆支撑盘通过静电吸附或真空吸附的方式固定所述晶圆201。所述晶圆支撑盘为吸盘(Chuck Table)
步骤四、如图3D所示，采用所述减薄机台的研磨头对所述晶圆201进行背面减薄，所述背面研磨保护膜203的正面表面和所述晶圆支撑盘之间的接触结构使得在所述背面减薄过程中所述晶圆支撑盘提供的支撑力在所述晶圆201面内分布均匀，从而使得所述晶圆201的背面表面各位置受力均匀，能消除由所述晶圆201的背面表面各位置受力不均而产生的研磨速率差异和微缺陷。
本发明实施例中，所述背面减薄为太鼓减薄，所述太鼓减薄使所述晶圆201的中间区域减薄以及所述晶圆201的边缘未减薄并形成支撑环。
所述背面减薄后，所述晶圆201的中间减薄区域的厚度为100微米以下。
所述背面减薄采用机械研磨实现。
步骤五、如图3E所示，去除所述背面研磨保护膜203。
所述晶圆背面减薄后，会进行后续背面工艺，背面工艺包括：
进行背面离子注入形成背面离子注入区；
对所述背面离子注入区进行退火激活如进行低温热退火激活或进行激光退火激活。
形成背面金属层以形成背面电极。
本发明实施例根据背面研磨保护膜203粘贴在具有台阶形貌的晶圆201正面表面之后背面研磨保护膜203的正面表面也具有凸凹形貌的特点，在进行背面减薄之前，增加了对背面研磨保护膜203的正面表面进行平坦化工艺，平坦化后背面研磨保护膜203能和减薄机台的晶圆支撑盘204的背面实现很好接触，这种接触是无缝隙且平整接触，这样在背面减薄过程中，能使晶圆201各位置处的支撑力均匀，从而能实现受力均匀的研磨并能防止受力不均而产生的研磨速率差异和微缺陷，并进而能防止晶圆201在后续工艺中产生裂片。
如图4A所示，是采用现有晶圆背面减薄方法背面减薄后过渡区的SEM照片；图4A显示了半导体衬底301，形成于半导体衬底301之上的金属互连结构302，在过渡区中形成有聚酰亚胺303，聚酰亚胺303覆盖部分所述过渡区，可以看出，所述聚酰亚胺303形成有一个台阶。
如图4B所示，是采用现有晶圆背面减薄方法背面减薄后有源区的SEM照片。有源区中不含有所述聚酰亚胺303。
从图4A和图4B中能得到如下表一的尺寸：
表一
Figure BDA0003477510510000081
Figure BDA0003477510510000091
表一中，Transition表示过渡区，Cell表示有源区即器件单元区。
Silicon表示半导体衬底301，Metal表示金属互连结构302，PI表示聚酰亚胺303，Metal+PI表示金属互连结构302和聚酰亚胺303的叠加层。
uniformity difference表示厚度均匀度差值。
第四行表示厚度测量值，由于半导体衬底301的正面表面是相同的，故背面减薄工艺仅会对半导体衬底301的背面表面产生影响。可以看出，过渡区的半导体衬底301的厚度为74.2μm，有源区半导体衬底301的厚度为79.2μm，二者相差5微米，故uniformitydifference>5μm。也即，没有覆盖所述聚酰亚胺303的有源区的研磨速率会小于覆盖所述聚酰亚胺303的过渡区的研磨速率。这是由于在覆盖所述聚酰亚胺303后，有源区顶部会产生凹区形成的。
如图5A所示，是采用本发明实施例晶圆背面减薄方法背面减薄后过渡区的SEM照片；图5A中晶圆上的结构和图4A相同，仅是背面减薄工艺不同。如图5B所示，是采用本发明实施例晶圆背面减薄方法背面减薄后有源区的SEM照片。
从图5A和图5B中能得到如下表二的尺寸：
表二
Figure BDA0003477510510000092
由表二可以看出，过渡区的半导体衬底301的厚度为55.6μm，有源区半导体衬底301的厚度为56.9μm，二者相差1.3微米，故uniformity difference＜5μm。也即，采用本发明实施例方法后，没有覆盖所述聚酰亚胺303的有源区的研磨速率和覆盖所述聚酰亚胺303的过渡区的研磨速率基本相等。这是由于本发明实施例在粘贴所述聚酰亚胺303后对所述聚酰亚胺303进行了平坦化，从而消除了所述聚酰亚胺303的凸凹表面形貌的不利影响。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种晶圆背面减薄方法，其特征在于，包括如下步骤：
步骤一、提供完成正面工艺的晶圆，所述晶圆的正面表面具有由正面工艺带来的台阶形貌，在所述晶圆的正面表面贴上背面研磨保护膜；所述晶圆的正面表面的台阶形貌使所述背面研磨保护膜的正面表面为不平整的凸凹形貌；
步骤二、对所述背面研磨保护膜的正面表面进行平坦化使所述背面研磨保护膜的正面表面具有平整形貌；
步骤三、将所述晶圆固定放置在减薄机台的晶圆支撑盘上，所述晶圆通过所述背面研磨保护膜的正面表面和所述晶圆支撑盘接触，所述背面研磨保护膜的正面表面的平整形貌使得所述背面研磨保护膜的正面表面和所述晶圆支撑盘形成无缝隙且平整的接触；
步骤四、采用所述减薄机台的研磨头对所述晶圆进行背面减薄，所述背面研磨保护膜的正面表面和所述晶圆支撑盘之间的接触结构使得在所述背面减薄过程中所述晶圆支撑盘提供的支撑力在所述晶圆面内分布均匀，从而使得所述晶圆的背面表面各位置受力均匀，能消除由所述晶圆的背面表面各位置受力不均而产生的研磨速率差异和微缺陷；
步骤五、去除所述背面研磨保护膜。
2.如权利要求1所述的晶圆背面减薄方法，其特征在于：步骤一中，所述晶圆由半导体衬底组成。
3.如权利要求2所述的晶圆背面减薄方法，其特征在于：所述半导体衬底包括硅衬底。
4.如权利要求2所述的晶圆背面减薄方法，其特征在于：步骤一中，所述正面工艺包括：
在所述半导体衬底中形成半导体器件的正面结构；
形成金属互连结构，所述金属互连结构将所述半导体器件的正面结构的各掺杂区引出；所述金属互连结构包括图形化的金属层、层间膜和穿过所述层间膜的通孔，所述通孔实现不同所述金属层之间的连接；所述金属层的图形化结构会使得所述半导体衬底的正面表面具有所述台阶形貌。
5.如权利要求4所述的晶圆背面减薄方法，其特征在于：所述金属互连结构形成之后，还包括形成聚酰亚胺并对所述聚酰亚胺进行图形；图形化后的所述聚酰亚胺具有台阶结构从而使得所述半导体衬底的正面表面具有所述台阶形貌。
6.如权利要求4所述的晶圆背面减薄方法，其特征在于：所述半导体器件包括功率器件，所述功率器件包括有源区、过渡区和终端区，所述终端区环绕在所述有源区的周侧，所述过渡区位于所述有源区和所述终端区之间，在所述有源区中形成有器件单元结构，在所述终端区中形成有终端结构。
7.如权利要求6所述的晶圆背面减薄方法，其特征在于：所述有源区通过形成于所述半导体衬底表面的场氧化层定义，所述场氧化层将所述有源区的所述半导体衬底表面露出，所述场氧化层覆盖部分所述过渡区，所述场氧化层从所述过渡区向所述终端区延伸从而将所述终端区表面全部覆盖或者仅将所述终端区的外侧部分区域露出；所述场氧化层在所述过渡区顶部形成台阶结构并从而使得所述半导体衬底的正面表面具有所述台阶形貌。
8.如权利要求6所述的晶圆背面减薄方法，其特征在于：所述功率器件包括IGBT。
9.如权利要求1所述的晶圆背面减薄方法，其特征在于：所述背面研磨保护膜采用蓝膜。
10.如权利要求1或9所述的晶圆背面减薄方法，其特征在于：步骤二中采用硬质材料对所述背面研磨保护膜进行切削实现对所述背面研磨保护膜的正面表面的平坦化。
11.如权利要求10所述的晶圆背面减薄方法，其特征在于：所述硬质材料包括金刚石。
12.如权利要求1所述的晶圆背面减薄方法，其特征在于：步骤三中，所述晶圆支撑盘通过静电吸附或真空吸附的方式固定所述晶圆。
13.如权利要求2所述的晶圆背面减薄方法，其特征在于：步骤四中，所述背面减薄为太鼓减薄，所述太鼓减薄使所述晶圆的中间区域减薄以及所述晶圆的边缘未减薄并形成支撑环。
14.如权利要求13所述的晶圆背面减薄方法，其特征在于：所述背面减薄后，所述晶圆的中间减薄区域的厚度为100微米以下。
15.如权利要求13所述的晶圆背面减薄方法，其特征在于：所述背面减薄采用机械研磨实现。
CN202210084168.XA 2022-01-19 2022-01-19 晶圆背面减薄方法 Pending CN114496774A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210084168.XA CN114496774A (zh) 2022-01-19 2022-01-19 晶圆背面减薄方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210084168.XA CN114496774A (zh) 2022-01-19 2022-01-19 晶圆背面减薄方法

Publications (1)

Publication Number Publication Date
CN114496774A true CN114496774A (zh) 2022-05-13

Family

ID=81474718

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210084168.XA Pending CN114496774A (zh) 2022-01-19 2022-01-19 晶圆背面减薄方法

Country Status (1)

Country Link
CN (1) CN114496774A (zh)

Similar Documents

Publication Publication Date Title
US6524890B2 (en) Method for manufacturing semiconductor device having element isolation structure
JP3334139B2 (ja) 研磨装置
JP2003332271A (ja) 半導体ウエハおよび半導体装置の製造方法
CN108807257B (zh) 静电吸附夹盘及其制造方法、以及半导体装置的制造方法
US11610812B2 (en) Multi-wafer capping layer for metal arcing protection
US11127635B1 (en) Techniques for wafer stack processing
US20240079268A1 (en) Multi-wafer capping layer for metal arcing protection
CN111564362B (zh) 晶圆边缘处理方法
JP2008520106A (ja) 半導体ウェーハに一つまたはそれ以上の金属ダマシン構造を形成するための方法
CN1761047A (zh) 使用化学机械研磨法制造半导体元件的内连线结构的方法
CN114496774A (zh) 晶圆背面减薄方法
US20230005756A1 (en) Semiconductor device and method of manufacturing a semiconductor device using multiple cmp processes
JP5466370B2 (ja) 半導体チップの製造方法
WO2001063655A1 (fr) Dispositif de polissage chimiomecanique, dispositif formant un cablage damasquine et procede de formation d'un cablage damasquine
JP4465760B2 (ja) 縦型半導体装置の製造方法
JP4325242B2 (ja) 半導体装置の製造方法
JP5444648B2 (ja) 半導体装置の製造方法
CN110534423B (zh) 半导体器件及其制作方法
TW200403122A (en) Polishing method, polishing apparatus, and method for producing semiconductor device
CN117524870B (zh) 一种晶圆加工方法及晶圆
JP4724729B2 (ja) 半導体装置の製造方法
CN109243977B (zh) 一种半导体器件及其制造方法和电子装置
JP2004119573A (ja) 半導体装置の製造方法およびフィルム貼付装置
TW202125703A (zh) 絕緣層上覆矽的製造方法
JP2924821B2 (ja) 半導体集積回路の製造装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination