CN114450890A - 分段电阻器数模转换器 - Google Patents

Abstract

一种模数转换器(ADC)包括具有电阻器网络的数模转换器(DAC，408)。电阻器网络包括第一段和第二段(B0‑B9，T1‑T15)。第一段(B0‑B9，T1‑T15)包括耦合在第一电源电压节点和第一组电阻器(R)之间的第一开关(SW)。第二段(T13，T14)包括耦合在第一电源电压节点和第二组电阻器(450)之间的第二开关(SW)。第一段包括与第二电阻器串联耦合的第三开关。第三开关和第二电阻器的串联组合与第一组电阻器中的至少一个电阻器并联耦合。第二段包括与第三电阻器串联耦合的第四开关。第四开关和第三电阻器的串联组合与第二组电阻器中的至少一个电阻器并联耦合。

Description

分段电阻器数模转换器

背景技术

一种类型的模数转换器(ADC)是逐次逼近寄存器(SAR)ADC。SAR ADC以迭代方式确定输出数字代码，从最高有效位(MSB)开始，然后是下一个最高有效位，依此类推，直到确定最低有效位(LSB)。SAR ADC的每个周期都会将输入模拟信号与阈值电压进行比较，阈值电压会在每次连续迭代时重置。在第一个周期中，阈值电压设置为输入电压范围的中点，如果输入电压高于阈值电压，则确定MSB为“1”，如果输入电压低于阈值电压，则确定MSB为“0”。一旦MSB已知，如果MSB被确定为1，则阈值电压在周期中重置为在前一个中点电压和最大输入电压之间范围内的中点，或者如果MSB被确定为0，则阈值电压在周期中重置为在0V(即输入电压范围的下限)和前一个中点电压之间范围内的中点。该过程重复，每个周期重置阈值电压，直到确定LSB。此时，已确定完整的数字输出代码。

SAR ADC包括用于将数字值转换为阈值电压的数模转换器(DAC)，阈值电压通过比较器与模拟输入信号进行比较。提供给DAC的数字值在每个周期发生变化，因此来自DAC的模拟输出阈值电压也在每个周期发生变化，如上所述。

发明内容

在一个示例中，一种模数转换器(ADC)包括具有电阻器网络的数模转换器(DAC)。电阻器网络包括第一段和第二段。第一段包括耦合在第一电源电压节点和第一组电阻器之间的第一开关。第二段包括耦合在第一电源电压节点和第二组电阻器之间的第二开关。第一段包括与第二电阻器串联耦合的第三开关。第三开关和第二电阻器的串联组合与第一组电阻器中的至少一个电阻器并联耦合。第二段包括与第三电阻器串联耦合的第四开关。第四开关和第三电阻器的串联组合与第二组电阻器中的至少一个电阻器并联耦合。

附图说明

对于各种示例的详细描述，现在将参考附图，其中：

图1图示了基于逐次逼近寄存器(SAR)的模数转换器(ADC)的示例。

图2示出了在图1的SAR ADC中使用的基于电阻器的数模转换器(DAC)的示例实施方式。

图3示出了包括其中使用图1的SAR ADC的集成电路(IC)的服务器计算机的示例。

图4示出了在图1的SAR ADC中使用的基于电阻器的DAC的另一个示例实施方式。

图5示出了在SAR ADC的DAC中使用的单位电阻器的示例实施方式。

图6图示了串联连接的(如图5中)两个单位电阻器。

图7包括如图6中基于电阻器的DAC的两个相邻段的电路模型。

图8示出了在图1的SAR ADC中使用的基于电阻器的DAC的又一个示例实施方式。

图9包括如图8中基于电阻器的DAC的两个相邻段的电路模型。

图10示出了图示图2的基于电阻器的DAC的段的稳定时间段的时序图。

图11示出了基于电阻器的DAC的个别段的替代示例和图示稳定时间段的时序图。

图12示出了用于减少由于DAC内的开关电阻失配而导致的一对串联连接的电阻器的积分非线性的示例实施方式。

具体实施方式

图1示出了SAR ADC 100的示例实施方式。示例SAR ADC 100包括采样保持电路102、比较器104、SAR 106和DAC 108。采样保持电路102采样并保持输入电压VIN，然后由比较器104将输入电压VIN与来自DAC 108的阈值电压109进行比较。来自比较器104的输出是高电平还是低电平，这取决于VIN是大于还是小于DAC的输出电压。每个周期中来自比较器104的输出表示输出数字代码的下一个最高有效位。输出数字代码存储在SAR 106中，并可作为数字输出代码110从中检索。SAR 106还向DAC 108提供数字值107。DAC 108将数字值107转换为要提供给比较器104的模拟阈值电压109。随着转换过程的每个周期更新数字值107，直到确定了数字输出代码110的所有位。

图2示出了DAC 108的示例实施方式。在该示例中，DAC 108包括电阻器网络和二进制-温度转换器235。电阻器网络包括多个二进制段210和多个温度段240。在该示例中，每个二进制段210包括一个开关SW和两个串联的电阻器R。如图所示，另一个电阻器R将一个二进制段210连接到二进制段210。每个电阻器R被称为“单位”电阻器。二进制段210的架构可以被称为R-2R电阻器网络。每个温度段240还包括一个开关SW和两个串联的电阻器R，但没有连接在温度段240之间的附加电阻器。

每个开关SW将该段的相应串联接法的电阻器耦合到参考电压(VREF)或接地(VGND)。在该示例中，DAC 108包括10个二进制段210和15个温度段240。图2的示例中的DAC108是14位DAC，其中来自SAR 106的数字值107的10个最低有效位[B9:B0]控制二进制段210的开关SW，如236处所示。二进制位例如是“1”导致对应的开关将VREF耦合到该段的电阻器，而二进制位为“0”导致对应的开关将VGND耦合到该段的电阻器。数字值107的高四位由二进制至温度转换器235转换为15位温度代码以控制15个温度段T1至T15的开关SW。在每个周期中，基于数字值107的高四位的值，一个(或没有)温度位为高(将该段的电阻器耦合到VREF)，其余为低(将这些段的电阻器耦合到VGND)。将温度段240连接在一起的节点N1将阈值电压109从DAC 108提供给比较器104。

图3示出了服务器300(或其他类型的计算机)的示例，服务器300包括脉宽调制器(PWM)集成电路(IC)301、多个功率级320、多个电感器L1、中央处理单元(CPU)390和存储器392。也可以包括其他部件。PWM IC 301包括多相PWM。在PWM IC 301内提供多个PWM控制电路310，并且每个PWM控制电路310耦合到对应的功率级320。每个功率级320可以包括例如连接在电源节点和地之间的一对晶体管。每个功率级320耦合到对应的电感器L1。如图所示，电感器L1连接在一起以产生到CPU 390的电源电压(VOUT)。该电源电压还可用于为服务器300内的其他设备(例如存储器392)供电。每个PWM控制电路310控制对应功率级320内的每个晶体管何时接通和断开，从而调节到CPU 390的电压。

每个功率级320产生电流感测(CS)信号和温度感测(TS)信号。CS信号表示相应功率级320的电流。CS信号由加法器345加在一起以生成组合电流(IMON)。TS信号指示相应功率级320的温度。TS信号连接在一起作为到PWM IC 301的单个输入以提供指示最热功率级320的信号。

在图3的示例中的PWM IC 301还包括SAR ADC 350，SAR ADC 350可用于将多个模拟信号355中的任何一个转换为数字值357。这种模拟信号355的示例包括到PWM IC 300的输入电压(VIN)、IMON信号、TEMP信号等。通信接口360(例如，符合电源管理总线(“PMBus”)协议)耦合到SAR ADC350并且可以将数字值355传输到外部设备。

DAC的差分非线性(DNL)是描述对应于相邻输入数字值的两个模拟电压之间的偏差的度量并且测量数模转换过程中的误差。在一些应用中(例如，PWM IC 301)，一个SARADC 350用于数字化多个不同的模拟信号。因此，对于不同的电压范围，可以对SAR ADC 355施加不同的DNL要求。例如，对于模拟信号355之一，SAR ADC的DAC的DNL要求可以是14位转换器和1.5V至1.75V的电压范围和在1.92V的DAC内的参考电压(VREF)的二分之一LSB DNL。其他模拟信号355可能具有不太严格的DNL要求。

除了SAR ADC对特定电压范围具有一定的DNL要求之外，SAR ADC的DAC的稳定时间限制了SAR ADC的转换速度。稳定时间是在节点N1上的电压保证已经达到其最终电压电平之前必须经过的开关SW的状态变化之后的时间。较长的稳定时间意味着较慢的数模转换。另一个需要考虑的问题是开关SW的导通电阻，它可能大到足以导致相对较大的积分非线性(INL)。下面描述的DAC解决了这三个问题中的一个或多个，即(1)特定电压范围的DNL要求，(2)稳定时间，以及(3)开关导通电阻对INL的影响。结果，服务器300内的模数转换过程将具有更少的误差(对于模拟信号355中的至少一个或多个)，具有更快的稳定时间，和/或具有更低的INL而不增加开关尺寸(如下所述)。在一个示例中，CPU 390读取IMON、TEMP、VIN等的数字化值，并且根据这些参数中的一个或多个的大小，修改其操作环境。例如，如果电流或温度超过相应的阈值，CPU 390可导致其操作频率或操作电压降低。CPU 390可以通过接口360向PWM IC 301提交信号或消息以引起VOUT的变化。因此，例如IMON的数字化值越准确(由于改进的DNL性能)，对CPU操作环境的控制就越有效。在该示例中，SAR ADC 350内的DAC被配置为具有针对IMON信号的信号范围的预定DNL，使得服务器300可以更有效地监视和控制其操作环境。

当具有二进制段210的所有开关SW改变状态时，基于电阻器网络的DAC的DNL在从一个数字值到下一个数字值的转变时更差。例如，对于14位的DAC，对于数字值1023(十进制)，最低阶10位都是“1”，因此控制二进制段210的所有10个开关SW以将那些段中的电阻器R连接到VREF。下一个相邻的数字值是1024，这意味着所有的最低阶10位都是“0”，因此控制二进制段210的所有10个开关SW以将电阻器R连接到VGND。二进制段210内的所有10个开关SW的状态变化也发生在从2047到2048、3071到3072等的转变中——每次最低阶10位从全“1”变为全“0”。

如果电阻器R的电阻都完全相同，则DAC的DNL会更低。然而，在实践中，基于电阻器的DAC并不包括其所有电阻器的相同电阻。DAC 108内的电阻器的电阻可以建模为R(1+σ)，其中σ是电阻器的失配系数。对于给定的电阻器尺寸，在DAC的电阻器两端的电阻器失配通常是随机的。也就是说，包含DAC的IC制造商将保证特定尺寸的所有电阻器的失配系数(σ)的特定值。由于这个原因，示例DAC 108内的电阻器都具有相同的尺寸并因此具有相同的面积(面积是指沿通过电阻器的电流路径的电阻器的横截面积)。单位电阻器R的失配系数σ本质上是高斯的。失配系数σ与电阻器面积的平方根成反比。例如，两个串联连接的单位电阻器R的有效电阻为

因此，增加电阻器的面积会导致有效失配系数(即

)的降低，而DAC内电阻器的失配系数的降低会导致期望的DNL降低。

如上所述，对于DAC的特定电压范围，可能期望具有较低的DNL。在上面的示例中，对于14位转换器和1.5V至1.75V的电压范围和1.92V的参考电压(VREF)，二分之一LSB DNL的DNL可能是期望的。对于具有1.92V参考电压的14位DAC(10个二进制位和15个温度位)，在1.5V到1.75V的范围内，主要数字值转换(其中所有10个二进制段210开关SW改变状态)发生在1.56V和1.68V的DAC模拟输出电压下。当控制T13开关SW将其电阻器连接到VREF(产生1.56V)时，以及当控制T14开关SW将其电阻器连接到VREF(产生1.68V)时，就会产生这些电压。

图4示出了DAC 408的示例实施方式，DAC 408具有类似于图2中的DAC 108的架构，但是图2中的将二进制段210连接到温度段240的单个单位电阻器R实施为图4中单位电阻器R的四个实例(在401处示出)，并且图2中T13和T14的温度段中的两个单位电阻器R中的每一个在图4的示例中被替换为两组并联的四个串联连接的单位电阻器R(在450处示出)。401处的四个单位电阻R包括两个串联连接的电阻器402和两个串联连接的电阻器403。串联连接的电阻器402与串联连接的电阻器403并联连接。节点N1和N3之间产生的有效电阻仍然是单个单位电阻器R的电阻，但是这组电阻器402和403的面积是单个单位电阻器面积的四倍。类似地，附图标记450图示了四个串联连接的单位电阻器R，其具有4R的组合电阻。当每四个串联的单位电阻器与另一组四个串联连接的单位电阻器R并联连接时，该段产生的有效电阻为2R。

因此，节点N1和N2之间的有效电阻仍然是R，并且在T13和T14温度段内，有效电阻仍然是2R。然而，401处的四个单位电阻器的总面积是单位电阻器R的面积(A)的四倍(即4A)，因此401处的两组并联的串联连接的单位电阻器的有效电阻为R(1+σ/2)，因此与单个单位电阻器相比，电阻失配更小。此外，在450处T13和T14温度段中的八个单位电阻器的总面积是如图2所示串联的两个单位电阻器的面积的四倍。有利地，在450处，两组并联的串联连接的单位电阻器的有效电阻为2R(1+σ’/2)，而对于图2中的两个串联连接的单位电阻器，每个此类段的有效电阻为2R(1+σ’)，其中σ’是两个串联的单位电阻器的有效失配系数。因此，与图2中的对应电阻相比，图4中401和450处的有效电阻的电阻失配更小。

DAC 408因此在对应于感兴趣的模拟输出电压的某些数字值处具有较低的DNL，并且在其他数字值处可能具有较高的DNL。考虑到被数字化的特定模拟信号及其使用，DNL对于其他数字值可能更高不会对使用DAC 408的SAR ADC的性能产生不利影响。

图5示出了单个单位电阻器R的示例实施方式。在该示例中，单位电阻器是二氧化硅(或其他类型的电介质)层502内的多晶硅502的电阻。电介质层502形成在掺杂(例如、n掺杂)阱520上，并且掺杂阱520形成在衬底518(例如p掺杂衬底)内。电触点530和535(例如，通孔)被提供到多晶硅502的相对端。电阻515表示多晶硅502的电阻。电触点540也被提供到n阱520内的n掺杂区域545。N掺杂区域545具有比n阱520更高的掺杂浓度。在所示示例中，阱520和区域545是n掺杂的，但是在其他示例中它们可以是p掺杂的。在一个示例中，区域545是p掺杂的并且衬底518是n掺杂的，从而形成p-n结。为了避免正向偏置在p掺杂区域545和n掺杂衬底518之间形成的p-n结，施加到衬底的相同电压也施加到电触点545。该电压在图5中显示为PBKG。n阱520也可以连接到PBKG电压。

图5中的电容器C表示在多晶硅502和n阱520之间形成的寄生体电容。寄生电容沿多晶硅502和下面的n阱520的长度分布，但可以在数学上建模为两个电容相同的电容器C，如多晶硅502的相对端所示。

图6图示了两个串联连接的基于多晶硅的单位电阻器。如图所示，一个电阻器的电触点530连接到另一个电阻器的电触点535。右侧基于多晶硅的电阻器上的电触点535与左侧基于多晶硅的电阻器的电触点530之间的有效电阻为2R。电容器560和562表示寄生电容C，它们通过导体558并联电连接并且两个n阱520都被偏置在相同的电压PBKG。

图7示出了DAC 108的两个二进制或温度段210、240的电路模型715，电路模型715包括电容器C1的寄生电容。每个段包括两个串联的单位电阻器R，如上所述。电容器C连接在电阻器R的每一端和PBKG电压之间。附图标记702和704指示2C电容器，其表示如上文关于图6所述的相邻电阻器之间的电容器560和562的并联组合。

电路模型715在图7中被重新绘制为表示720，以更容易地图示DAC的分布式RC网络。由于基于多晶硅的单位电阻器R的寄生电容，DAC的稳定时间是R和C乘积的函数。

图8图示了DAC 808，其架构类似于图2，但每个单位电阻器R的电触点540(其连接到n阱520并因此连接到电容器C的一个端子)连接到对应的开关SW而不是连接到PBKG电压。通过给定段810或840的开关SW，单位电阻器的电触点540根据开关的状态连接到VREF或VGND。如图所示，二进制段810之间以及二进制段810和温度段840之间的电阻器具有连接到PBKG的电触点540。在图8的DAC 808中，单位电阻器放置在与连接相邻二进制段810的电阻器和二进制与温度段之间的电阻器分开的阱中以及在与IC中的其他结构的阱分开的阱中。

作为将电触点540连接到开关SW的结果，电路模型从图7中所示的模型715/720改变为图9中所示的模型910/920/930。由于电触点540与开关SW的连接，图7中的电容器770在图8中被短路，因此在图9中未示出。图9中的组合并联2C电容器连接在每个段中的上电阻器两端，如在电路模型920中更好地图示。在每个段的底部处的下电容器C连接在串联连接的单位电阻器两端，如在电路模型920中更好地图示。每个段包括两个串联连接的单位电阻器R、在两个单位电阻器两端的电容器C和在单位电阻器之一两端的2C电容器。每个段的阻抗相同并且在电路模型930中表示为阻抗Z。电路模型930图示了温度段是分压器并且在阻抗Z之间的节点931上的电压是VREF/2。

在DAC中使用的电阻器包括n阱520，其与用于连接相邻二进制段810的电阻器以及在二进制和温度段之间的电阻器的n阱分开，并且也与IC中的其他结构的阱分开。通过使用分开的n阱并将这些阱连接到开关节点，当接通特定的温度支路时，每个这样的温度支路包括匹配阻抗网络，如上文关于图9所解释的。开关状态中的任何变化将不依赖于R和C，从而导致比图2的示例更快的稳定时间。

再次参考图2，每个开关SW将其段连接到VREF或VGND。每个开关SW可以实现为一对晶体管，例如p型金属氧化物半导体场效应晶体管(PMOS)和n型金属氧化物半导体场效应晶体管(NMOS)。PMOS晶体管连接到VREF，当接通时，将VREF连接到串联连接的电阻器。NMOS晶体管连接到VGND，当接通时，将VGND连接到串联连接的电阻器。一般而言，面对温度或VREF电压等变化，IC上PMOS晶体管的导通电阻在它们之间一致地跟踪。类似地，IC上NMOS晶体管的导通电阻也在它们之间一致地跟踪。

PMOS和NMOS晶体管呈现在PMOS和NMOS晶体管之间的导通电阻将不会跨工艺和温度跟踪的约束。可以看出，由于开关电阻失配导致的INL等于：

其中在方程式(1)中的R'是单个温度段的电阻(例如，本文所述示例中的2R)，INL_SWITCH是由于开关电阻失配导致的INL贡献。由于开关电阻失配而降低INL的一种方法是为单位电阻器R选择较大的电阻。然而，较大的电阻会导致较长的稳定时间，通常R的值由DAC的稳定要求来判断。替代地，可以通过增加PMOS和NMOS晶体管的尺寸来减小INL_SWITCH，这会导致它们的导通电阻值更小。然而，不幸的是，增加晶体管的尺寸会导致更大面积的DAC。

图10和图11描述了减少INL的不同机制。图10图示了单个段1010(例如，二进制段或温度段)。电阻器R表示实现目标稳定时间t的段的电阻。也就是说，当开关1012被配置为将电阻器R连接到VREF时，节点1015上的电压由于从VGND到VREF的突然变化应该在时间t内稳定下来。

图11示出了一种实施方式，其中电阻器R被经由开关1111并联耦合的两个电阻器R2和R3代替。R2可以实现为基于多晶硅的电阻器，例如图5中所示的电阻器，R3可以实现为具有相对高的片电阻率和相对小的宽度(与电阻器R2相比)的基于多晶硅的电阻器。稳定时间段t(也称为操作时间段)分为两部分——t1和t2。在t1期间，开关1111闭合，R2和R3的并联组合的有效电阻分别小于R2或R3，且小于R。在t2期间，开关1111断开，只有大于R的电阻器R2接收电流。通过这种布置，稳定时间通常保持不变(t)，因为在t1期间使用R2||R3(小于R)，而在t2期间使用R2。最终稳定发生在R2(大于R)，因此根据上述方程式(1)，R’越大，INL越小。

下面的方程式图示了如何选择电阻器R2和R3的值的示例。开关1111接通时间t1并且R2和R3的并联组合(有效电阻R1)通过开关1012耦合到VREF。R1的有效体电容(例如，如图5所图示的R2的寄生电容)为C。时间间隔t1内的充电方程式为：

其中V1是中间电压值(即t1结束时在R1两端的电压)，Vx是时间段t2结束时的最终电压。

在时间tl之后，开关1111断开(关断)，并且电阻值变为R2。根据以下方程式，从中间电压V1到最终电压值(VF)发生最终稳定：

根据方程式(6)，通过在时间t1中使用电阻器R1和在时间t2中使用电阻器R2，可以在时间t1+t2中获得目标稳定的R值。例如，假设目标稳定时间需要60KΩ的电阻。电阻器R2可以是一个100KΩ的电阻器，R3可以是另一个100KΩ的电阻器。当开关1111闭合时，R2和R3的并联组合的有效电阻为50KΩ。如果开关1111接通时间2t/3并关断时间t/3，则稳定时间将与在整个时间段t内使用单个60KΩ时相同。因为在时间段t结束时的电阻是100KΩ，所以INL会减小，而不会增加对于开关1012使用的晶体管的尺寸。

在一个示例中，图2中的每个单位电阻器R可以如图11的示例中所示实施。在另一示例中，如图12所图示的，开关111和电阻器R5可以连接在每对串联连接的单位电阻器R4两端，而不是连接在每个个别的单位电阻器两端。如上所述，每个电阻器R4的电阻都大于图2中的R，2*R4和R5的有效并联电阻小于R。

在整个说明书中使用术语“耦合”。该术语可以涵盖实现与本公开的说明书一致的功能关系的连接、通信或信号路径。例如，如果设备A生成信号以控制设备B执行动作，则在第一示例中，设备A耦合至设备B，或者在第二示例中，如果中间部件C不会显著改变设备A和设备B之间的功能关系，则设备A通过中间部件C耦合到设备B，使得设备B经由由设备A生成的控制信号由设备A控制。

Claims (20)

1.一种模数转换器即ADC，包括：

数模转换器即DAC，其包括电阻器网络，所述电阻器网络包括第一段和第二段，所述第一段包括耦合在第一电源电压节点和第一组电阻器之间的第一开关，并且所述第二段包括耦合在所述第一电源电压节点和第二组电阻器之间的第二开关；

其中所述第一段包括与第二电阻器串联耦合的第三开关，所述第三开关和所述第二电阻器的串联组合与所述第一组电阻器中的至少一个电阻器并联耦合；以及

其中所述第二段包括与第三电阻器串联耦合的第四开关，所述第四开关和所述第三电阻器的串联组合与所述第二组电阻器中的至少一个电阻器并联耦合。

2.根据权利要求1所述的ADC，其中所述第三开关和所述第二电阻器的所述串联组合与所述第一组电阻器中的至少两个电阻器的串联组合并联耦合，并且其中所述第四开关和所述第三电阻器的所述串联组合与所述第二组电阻器中的至少两个电阻器的串联组合并联耦合。

3.根据权利要求1所述的ADC，其中所述第一段包括二进制段并且所述第二段包括温度段，并且所述电阻器网络还包括耦合在所述二进制段和所述温度段之间的第三组电阻器，所述第三组电阻器包括串联耦合的第四电阻器和第五电阻器、串联耦合的第六电阻器和第七电阻器，所述第四电阻器和所述第五电阻器的串联组合与所述第六电阻器和所述第七电阻器的串联组合并联耦合。

4.根据权利要求1所述的ADC，其中所述第二组电阻器包括：

串联耦合在所述第二开关和所述DAC的输出节点之间的第四电阻器、第五电阻器、第六电阻器和第七电阻器；以及

串联耦合的第八电阻器、第九电阻器、第十电阻器和第十一电阻器，并且所述第四电阻器至所述第七电阻器的串联组合与所述第八电阻器至所述第十一电阻器的串联组合并联耦合。

5.根据权利要求4所述的ADC，其中所述第一组电阻器包括比所述第二组电阻器更少的电阻器。

6.根据权利要求1所述的ADC，其中所述第一组电阻器中的每个电阻器包括：

形成在n阱上的多晶硅电阻器；

p掺杂衬底；

具有比所述n阱更高掺杂浓度的n掺杂区域；

到所述n掺杂区域的电连接，所述电连接耦合到所述第一开关。

7.根据权利要求1所述的ADC，还包括耦合到所述DAC的输出节点的比较器，并且包括耦合到所述比较器的输出和所述DAC的输入的寄存器。

8.一种模数转换器即ADC，包括：

数模转换器即DAC，其包括电阻器网络，所述电阻器网络包括多个二进制段和多个温度段；

其中第一温度段包括第一开关和串联耦合在所述第一开关和所述DAC的输出节点之间的单位电阻器对；以及

其中第二温度段包括第二开关和耦合在所述第二开关和所述输出节点之间的多于两个的单位电阻器。

9.根据权利要求8所述的ADC，其中所述第二温度段包括耦合在所述第二开关和所述输出节点之间的8个单位电阻器。

10.根据权利要求9所述的ADC，其中所述8个单位电阻器中的4个串联耦合，所述8个单位电阻器中的另外4个也串联耦合，两个串联的单位电阻器彼此并联耦合。

11.根据权利要求8所述的ADC，其中所述第一温度段包括与第二电阻器串联耦合的第三开关，所述第三开关和所述第二电阻器的串联组合与所述第一温度段的对应单位电阻器对中的至少一个并联耦合。

12.根据权利要求9所述的ADC，其中所述第二段包括与第三电阻器串联耦合的第四开关，所述第四开关和所述第三电阻器的串联组合与所述第二温度段的所述单位电阻器中的至少一个并联耦合。

13.根据权利要求8所述的ADC，其中所述多个二进制段中的第一二进制段包括多个单位电阻器和与第二电阻器串联耦合的第三开关，所述第三开关和所述第二电阻器的串联组合与所述第一二进制段的所述多个单位电阻器中的至少一个单位电阻器并联耦合。

14.根据权利要求8所述的ADC，其中所述第一温度段和所述第二温度段中的每个单位电阻器包括：

形成在n阱上的多晶硅电阻器；

p掺杂衬底；

具有比所述n阱更高掺杂浓度的n掺杂区域；

到所述n掺杂区域的电连接，所述电连接耦合到相应的第一开关或第二开关。

15.一种模数转换器即ADC，包括：

数模转换器即DAC，其包括电阻器网络，所述电阻器网络包括多个段，所述多个段包括第一段，所述第一段包括第一开关和第一组电阻器，所述第一开关耦合在电源电压节点和所述第一组电阻器之间；

其中所述第一段还包括与第二电阻器串联耦合的第二开关，所述第二开关和所述第二电阻器的串联组合与所述第一组电阻器中的至少一个电阻器并联耦合，并且其中当所述第一开关被控制以在操作时间段内将电源电压施加到所述第一组电阻器，所述第二开关被配置为在小于所述操作时间段的时间内闭合，然后在所述操作时间段的剩余时间内关断。

16.根据权利要求15所述的ADC，其中所述第二开关和所述第二电阻器的所述串联组合与所述第一组电阻器中的至少两个电阻器的串联组合并联耦合。

17.根据权利要求15所述的ADC，其中所述多个段包括第二段，所述第二段包括第三开关和第二组电阻器，所述第三开关耦合在所述电源电压节点和所述第二组电阻器之间，并且所述电阻器网络还包括耦合在所述二进制段和所述温度段之间的第三组电阻器，所述第三组电阻器包括串联耦合的第四电阻器和第五电阻器、串联耦合的第六电阻器和第七电阻器，并且所述第四电阻器和所述第五电阻器的串联组合与所述第六电阻器和所述第七电阻器的串联组合并联耦合。

18.根据权利要求17所述的ADC，其中所述第一组电阻器包括比所述第二组电阻器更多的电阻器，并且所述第一组电阻器具有与所述第二组电阻器相同的有效电阻。

19.根据权利要求1所述的ADC，其中所述第一组电阻器包括：

串联耦合在所述第一开关和所述DAC的输出节点之间的第四电阻器、第五电阻器、第六电阻器和第七电阻器；以及

串联耦合的第八电阻器、第九电阻器、第十电阻器和第十一电阻器，并且所述第四电阻器至所述第七电阻器的串联组合与所述第八电阻器至所述第十一电阻器的串联组合并联耦合。

20.根据权利要求15所述的ADC，其中所述第一组电阻器中的每个电阻器包括：

形成在n阱上的多晶硅电阻器；

p掺杂衬底；

具有比所述n阱更高掺杂浓度的n掺杂区域；

到所述n掺杂区域的电连接，所述电连接耦合到所述第一开关。

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