CN114384341A - 自检测电路系统、自检测芯片及电路系统自检测方法 - Google Patents

Abstract

本发明公开一种自检测电路系统，包括：芯片，包括：第一芯片管脚及第二芯片管脚；第一检测电路，包括电源端、检测电阻及第一开关，电源端依次通过检测电阻及第一开关连接第一芯片管脚；第二检测电路，包括第二开关及芯片地端，第二芯片管脚通过第二开关连接芯片地端；电压采样电路，一端通过检测电阻连接电源端，另一端连接芯片地端；以及，电路板，包括芯片夹具及第三开关，芯片夹具设有第一电路板管脚及第二电路板管脚，第一电路板管脚通过第三开关与第二电路板管脚连接；控制器，控制第三开关并且与芯片进行通信；其中，芯片收容于夹具，芯片管脚连接对应的电路板管脚，结构简单，检测效果好。本发明还公开自检测芯片及电路系统自检测方法。

Description

自检测电路系统、自检测芯片及电路系统自检测方法

技术领域

本发明涉及芯片检测领域，尤其是涉及一种能够自行检测的自检测电路系统，自检测电路系统中的自检测芯片，以及基于该自检测电路系统的线路系统自检测方法。

背景技术

随着科学技术的发展，电子设备越来越多进入人们的生活，芯片作为电子设备的核心部件，其功能性及稳定性决定电子设备能否满足人们实际使用需求，对于芯片的研究越来越受关注。

在制造过程中，多引脚芯片一般需要对其晶圆进行CP(chip probe)测试以及对封装后的芯片进行FT(final test)测试。CP测试通过测试夹具上的探针加信号激励给晶圆芯片的PAD管脚，然后测试芯片的功能及性能；FT测试通过将芯片放入测试夹具中并给芯片施加一定压力让芯片PIN管脚跟测试夹具管脚接触良好，然后测试芯片的功能及性能。在使用过程中，管脚是否接触良好也是保证电子设备功能正常的必要条件。

现有，对芯片管脚的连接检测，常规手段是通过外部检测设备或仪器进行检测，耗费时间和人力。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明提出一种能自主检测连接状态的自检测电路系统，自检测电路系统中的自检测芯片，以及基于该自检测电路系统的线路系统自检测方法。

本发明的实施例提供一种自检测电路系统，包括：

芯片，所述芯片包括：

第一芯片管脚及第二芯片管脚；

第一检测电路，包括电源端、检测电阻及第一开关，所述电源端依次通过所述检测电阻及所述第一开关连接所述第一芯片管脚；

第二检测电路，包括第二开关及芯片地端，所述第二芯片管脚通过所述第二开关连接所述芯片地端；

电压采样电路，所述电压采样电路的一端通过所述检测电阻连接所述电源端，另一端连接所述芯片地端；

电路板，所述电路板包括芯片夹具及第三开关，所述芯片夹具设有第一电路板管脚及第二电路板管脚，所述第一电路板管脚通过所述第三开关与所述第二电路板管脚连接；以及，

控制器，控制电路板上的第三开关并且与芯片进行通信；

其中，所述芯片收容于所述夹具，所述第一芯片管脚连接所述第一电路板管脚，所述第二芯片管脚连接所述第二电路板管脚。

优选地，所述芯片还包括第一GPIO电路及第二GPIO电路，所述第一GPIO电路连接所述第一芯片管脚，所述第二GPIO电路连接所述第二芯片管脚。

优选地，所述芯片还包括第三芯片管脚及第三检测电路，所述第三检测电路包括第四开关及芯片地端，所述第三芯片管脚通过所述第四开关连接所述芯片地端；

所述电路板还包括第五开关，所述夹具还设有第三电路板管脚，所述第一电路板管脚还通过所述第五开关连接所述第三电路板管脚，所述第三芯片管脚连接所述第三电路板管脚，所述控制器控制电路板上的第五开关与芯片进行通信。

优选地，所述芯片还包括第三GPIO电路，所述第三GPIO电路连接所述第三芯片管脚。

优选地，所述第一GPIO电路在第一开关导通时为高阻态，在第一开关断开时可配置为输出或输入或高阻态，所述第二GPIO电路在第二开关导通时为高阻态，在第二开关断开时可配置为输出或输入或高阻态，所述第三GPIO电路在第四开关导通时为高阻态，在第四开关断开时可配置为输出或输入或高阻态。

本发明的实施例还提供一种自检测芯片，包括：

第一芯片管脚及第二芯片管脚；

第一检测电路，包括电源端、检测电阻及第一开关，所述电源端依次通过所述检测电阻及所述第一开关连接所述第一芯片管脚；

第二检测电路，包括第二开关及芯片地端，所述第二芯片管脚通过所述第二开关连接所述芯片地端；以及，

电压采样电路，所述电压采样电路的一端通过所述检测电阻连接所述电源端，另一端连接所述芯片地端。

优选地，所述自检测芯片还包括第一GPIO电路及第二GPIO电路，所述第一GPIO电路连接所述第一芯片管脚，所述第二GPIO电路连接所述第二芯片管脚。

优选地，所述自检测芯片还包括第三芯片管脚及第三检测电路，所述第三检测电路包括第四开关及芯片地端，所述第三芯片管脚通过所述第四开关连接所述芯片地端。

优选地，所述自检测芯片还包括第三GPIO电路，所述第三GPIO电路连接所述第三芯片管脚。

本发明的实施例还提供一种电路系统自检测方法，所述电路系统自检测方法应用于根据如上所述的自检测电路系统，所述电路系统自检测方法包括：

控制器控制所述芯片的第一GPIO电路和第二GPIO电路输出高电阻；

控制器控制所述芯片第一开关、第二开关及所述电路板的第三开关导通；

检测所述电压采样单元两端的电压差值；

确定所述电压差值小于预设阈值，输出第一芯片管脚和第二芯片管脚接触正常检测结果；或者，确定所述电压差值不小于所述预设阈值，输出第一芯片管脚和第二芯片管脚接触异常检测结果；

控制器控制所述芯片第一开关和第二开关及所述电路板的第三开关断开；

及/或，所述电路系统自检测方法包括：

控制所述芯片的第一GPIO电路和第三GPIO电路输出高电阻；

控制所述芯片第一开关和第四开关及所述电路板的第五开关导通；

检测所述电压采样单元两端的电压差值；

确定所述电压差值小于预设阈值，输出第一芯片管脚和第三芯片管脚接触正常检测结果；或者，确定所述电压差值不小于所述预设阈值，输出第一芯片管脚和第三芯片管脚接触异常检测结果；

控制所述芯片第一开关和第四开关及所述电路板的第五开关断开。

本发明的上述自检测电路系统及自检测芯片，通过在芯片设置第一检测电路及第二电测电路，芯片与电路板连接后，检测电路、芯片管脚、电路板管脚组成完整串联电路，再分别对第一检测电路及第二检测电路的电压检测点进行电压采集，通过检测其电压差值并进一步判断电压差值的范围实现阻抗检测，当电压差值较小时，表明对应的芯片管脚与电路板管脚的接触阻抗较小，不影响正常功能；上述自检测芯片及自检测电路系统结构简单，具有良好的检测效果。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对本发明范围的限定。

图1是本发明实施例提供的自检测电路系统的框架结构示意图；

图2是本发明另一实施例提供的自检测电路系统的框架结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图详细描述根据本发明的水平校准方法实施例的。

本发明的实施例提供一种自检测电路系统，应用于电子设备(例如导航设备、智能机顶盒、计算机设备、服务器、手机等)的测试系统，所述自检测电路系统200包括芯片及电路板，所述芯片可以是定位芯片、音视频芯片、通信芯片、电源芯片、驱动芯片、解码芯片等等。可以理解，芯片组装到电路板后实现上述具体功能，芯片及电路板通过本发明实施例的方案进行自检测，检测正常后，正常进入工作状态。

请参考图1，本发明实施例提供一种自检测电路系统300，包括：

芯片100，所述芯片100包括：

第一芯片管脚10及第二芯片管脚15；

第一检测电路20，包括电源端21、检测电阻22及第一开关23，所述电源端21依次通过所述检测电阻22及所述第一开关23连接所述第一芯片管脚10；

第二检测电路30，包括第二开关31及芯片地端32，所述第二芯片管脚15通过所述第二开关31连接所述芯片地端32；

电压采样电路40，所述电压采样电路40的一端通过所述检测电阻22连接所述电源端21，另一端连接所述芯片地端32；

电路板200，所述电路板包括芯片夹具201及第三开关202，所述芯片夹具201设有第一电路板管脚203及第二电路板管脚204，所述第一电路板管脚203通过所述第三开关202与所述第二电路板管脚204连接；以及，

控制器250，控制电路板200上的第三开关202并且与芯片100进行通信；

其中，所述芯片100收容于所述夹具201，所述第一芯片管脚10连接所述第一电路板管脚203，所述第二芯片管脚15连接所述第二电路板管脚204。

具体而言，控制器250控制电路板200上的第三开关202并且与芯片10进行通信包括：所述控制器250直接先与所述芯片100通信，再控制所述第三开关202导通或关闭，或所述控制器250直接先控制所述第三开关202导通或关闭，再与所述芯片100通信。

本实施例中，芯片100收容于夹具201，所述芯片100的芯片管脚与夹具201的电路板管脚对应连接，并相应产生接触阻抗。具体地，所述电源端21、所述检测电阻22、所述第一开关23、所述第一芯片管脚10、接触阻抗Rx1、所述第一电路板管脚203、所述第三开关202、所述第二电路板管脚204、接触阻抗Rx2、所述第二芯片管脚15、所述第二开关31及所述芯片地端32依次连接形成串联电路；电压采样电路40检测检测电阻22第二端与芯片地端32的电压差，若电压差小于预设阈值，则接触阻抗Rx1+Rx2阻止较小，即芯片管脚与电路板管脚接触良好，否则接触不良。

一般的，接触阻抗Rx1和Rx2值为0～0.5欧姆则为接触良好；0.5～2欧姆认为接触不良但不影响芯片功能，只会影响芯片性能；2欧姆～无穷大认为接触不良，不但芯片性能受影响，可能一些功能也会失效。一般的，Rx1+Rx2<1欧姆则为接触良好。

一般的，检测电阻22的阻值可以设置为100～200欧姆。

进一步地，所述芯片还包括第一GPIO电路50及第二GPIO电路55，所述第一GPIO电路50连接所述第一芯片管脚10，所述第二GPIO电路55连接所述第二芯片管脚15。本实施例中，芯片管脚实际为GPIO管脚，电源端21也可以是GPIO电路的供电电源，比如3.3V或者1.8V或者5V等。

请参考图2，优选地，所述芯片100还包括第三芯片管脚60及第三检测电路70，所述第三检测电路70包括第四开关71及芯片地端72，所述第三芯片管脚60通过所述第四开关71连接所述芯片地端72。

所述电路板200还包括第五开关205，所述夹具201还设有第三电路板管脚206，所述第一电路板管脚203还通过所述第五开关205连接所述第三电路板管脚206，所述第三芯片管脚60连接所述第三电路板管脚206；所述控制器250控制电路板200上的第五开关205与芯片100进行通信。

所述控制器250直接先与所述芯片100通信后，再控制所述第五开关205导通或关闭；或所述控制器250直接先控制所述第五开关205导通或关闭，再与所述芯片100通信。

本实施例中，芯片100收容于夹具201，所述芯片100的芯片管脚与夹具201的电路板管脚对应连接，并相应产生接触阻抗。具体地，所述电源端21、所述检测电阻22、所述第一开关23、所述第一芯片管脚10、接触阻抗Rx1、所述第一电路板管脚203、所述第三开关202、所述第二电路板管脚204、接触阻抗Rx2、所述第二芯片管脚15、所述第二开关31及所述芯片地端32依次连接形成第一串联电路；所述电源端21、所述检测电阻22、所述第一开关23、所述第一芯片管脚10、接触阻抗Rx1、所述第一电路板管脚203、所述第五开关205、所述第三电路板管脚206、接触阻抗Rx3、所述第三芯片管脚60、所述第四开关71及所述芯片地端72依次连接形成串联电路，其中芯片地端72实际与芯片地端32相同，电压采样电路40检测检测电阻22第二端与第二接地端31的电压差，若电压差小于预设阈值，则接触阻抗Rx1、Rx3阻止较小，即芯片管脚与电路板管脚接触良好，否则接触不良。

在本实施例中，所述第三芯片管脚60、所述第三检测电路70、所述第五开关205以及所述第三电路板管脚206对应设置为一组，可以理解，所述芯片100具有三个芯片管脚；在其他实施例中，根据芯片100的管脚数量的不同，例如所述芯片100具有四个芯片管脚，相应地，所述第三芯片管脚60、所述第三检测电路70、所述第五开关205以及所述第三电路板管脚206对应设置为二组；例如所述芯片100具有五个芯片管脚，相应地，所述第三芯片管脚60、所述第三检测电路70、所述第五开关205以及所述第三电路板管脚206对应设置为三组；等等，依此方式进行设置多个类似所述第三芯片管脚60、所述第三检测电路70、所述第五开关205以及所述第三电路板管脚206的其他管脚。

进一步地，所述芯片100还包括第三GPIO电路80，所述第三GPIO电路80连接所述第三芯片管脚60。

进一步地，所述第一GPIO电路50在第一开关23导通时为高阻态，在第一开关23断开时可配置为输出或输入或高阻态；所述第二GPIO电路55在第二开关31导通时为高阻态，在第二开关31断开时可配置为输出或输入或高阻态；所述第三GPIO电路80在第四开关71导通时为高阻态，在第四开关71断开时可配置为输出或输入或高阻态。

可以理解，上述的自检测电路系统300，其中的芯片100可与电路板200拆分，装配到另一个电路板也可以实现同样的检测方案。

本发明的实施例还提供一种自检测芯片，包括：

第一芯片管脚10及第二芯片管脚15；

第一检测电路20，包括电源端21、检测电阻22及第一开关23，所述电源端21依次通过所述检测电阻22及所述第一开关23连接所述第一芯片管脚10；

第二检测电路30，包括第二开关31及芯片地端32，所述第二芯片管脚15通过所述第二开关31连接所述芯片地端32；以及，

电压采样电路40，所述电压采样电路40的一端通过所述检测电阻22连接所述电源端21，另一端连接所述芯片地端32。

进一步地，所述芯片还包括第一GPIO电路50及第二GPIO电路55，所述第一GPIO电路50连接所述第一芯片管脚10，所述第二GPIO电路55连接所述第二芯片管脚15。

进一步地，所述芯片100还包括第三芯片管脚60及第三检测电路70，所述第三检测电路70包括第四开关71及芯片地端72，所述第三芯片管脚60通过所述第四开关71连接所述芯片地端72。

进一步地，所述芯片100还包括第三GPIO电路80，所述第三GPIO电路80连接所述第三芯片管脚60。

可以理解，本发明的实施例还提供一种基于上述自检测电路系统的检测方法，电路系统自检测方法包括：

控制器控制所述芯片的第一GPIO电路和第二GPIO电路输出高电阻；

控制器控制所述芯片第一开关、第二开关及所述电路板的第三开关导通；

检测所述电压采样单元两端的电压差值；

确定所述电压差值小于预设阈值，输出第一芯片管脚和第二芯片管脚接触正常检测结果；或者，确定所述电压差值不小于所述预设阈值，输出第一芯片管脚和第二芯片管脚接触异常检测结果；

控制器控制所述芯片第一开关和第二开关及所述电路板的第三开关断开；

及/或，所述电路系统自检测方法包括：

控制所述芯片的第一GPIO电路和第三GPIO电路输出高电阻；

控制所述芯片第一开关和第四开关及所述电路板的第五开关导通；

检测所述电压采样单元两端的电压差值；

确定所述电压差值小于预设阈值，输出第一芯片管脚和第三芯片管脚接触正常检测结果；或者，确定所述电压差值不小于所述预设阈值，输出第一芯片管脚和第三芯片管脚接触异常检测结果；

控制所述芯片第一开关和第四开关及所述电路板的第五开关断开。

本实施例中，跟据上述的自检测电路系统，可以选择性地导通第一检测电路和第二检测电路进行检测，或者导通第一检测电路和第三检测电路进行检测；或者先导通第一检测电路和第二检测电路进行检测后，再导通第一检测电路和第三检测电路进行检测。

本发明的上述自检测芯片及自检测电路系统，通过在芯片设置第一检测电路及第二电测电路，芯片与电路板连接后，检测电路、芯片管脚、电路板管脚组成完整串联电路，再分别对第一检测电路及第二检测电路的电压检测点进行电压采集，通过检测其电压差值并进一步判断电压差值的范围实现阻抗检测，当电压差值较小时，表明对应的芯片管脚与电路板管脚的接触阻抗较小，不影响正常功能；上述自检测芯片及自检测电路系统结构简单，具有良好的检测效果。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内，因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种自检测电路系统，其特征在于，包括：

芯片，所述芯片包括：

第一芯片管脚及第二芯片管脚；

第一检测电路，包括电源端、检测电阻及第一开关，所述电源端依次通过所述检测电阻及所述第一开关连接所述第一芯片管脚；

第二检测电路，包括第二开关及芯片地端，所述第二芯片管脚通过所述第二开关连接所述芯片地端；

电压采样电路，所述电压采样电路的一端通过所述检测电阻连接所述电源端，另一端连接所述芯片地端；

电路板，所述电路板包括芯片夹具及第三开关，所述芯片夹具设有第一电路板管脚及第二电路板管脚，所述第一电路板管脚通过所述第三开关与所述第二电路板管脚连接；以及，

控制器，控制电路板上的第三开关并且与芯片进行通信；

其中，所述芯片收容于所述夹具，所述第一芯片管脚连接所述第一电路板管脚，所述第二芯片管脚连接所述第二电路板管脚。

2.根据权利要求1所述的自检测电路系统，其特征在于，所述芯片还包括第一GPIO电路及第二GPIO电路，所述第一GPIO电路连接所述第一芯片管脚，所述第二GPIO电路连接所述第二芯片管脚。

3.根据权利要求2所述的自检测电路系统，其特征在于，所述芯片还包括第三芯片管脚及第三检测电路，所述第三检测电路包括第四开关及芯片地端，所述第三芯片管脚通过所述第四开关连接所述芯片地端；

所述电路板还包括第五开关，所述夹具还设有第三电路板管脚，所述第一电路板管脚还通过所述第五开关连接所述第三电路板管脚，所述第三芯片管脚连接所述第三电路板管脚，所述控制器控制电路板上的第五开关。

4.根据权利要求3所述的自检测电路系统，其特征在于，所述芯片还包括第三GPIO电路，所述第三GPIO电路连接所述第三芯片管脚。

5.根据权利要求4所述的自检测电路系统，其特征在于，所述第一GPIO电路在第一开关导通时为高阻态，在第一开关断开时可配置为输出或输入或高阻态，所述第二GPIO电路在第二开关导通时为高阻态；在第二开关断开时可配置为输出或输入或高阻态；所述第三GPIO电路在第四开关导通时为高阻态，在第四开关断开时可配置为输出或输入或高阻态。

6.一种自检测芯片，其特征在于，包括：

第一芯片管脚及第二芯片管脚；

第一检测电路，包括电源端、检测电阻及第一开关，所述电源端依次通过所述检测电阻及所述第一开关连接所述第一芯片管脚；

第二检测电路，包括第二开关及芯片地端，所述第二芯片管脚通过所述第二开关连接所述芯片地端；以及，

电压采样电路，所述电压采样电路的一端通过所述检测电阻连接所述电源端，另一端连接所述芯片地端。

7.根据权利要求6所述的自检测芯片，其特征在于，还包括第一GPIO电路及第二GPIO电路，所述第一GPIO电路连接所述第一芯片管脚，所述第二GPIO电路连接所述第二芯片管脚。

8.根据权利要求7所述的自检测芯片，其特征在于，还包括第三芯片管脚及第三检测电路，所述第三检测电路包括第四开关及芯片地端，所述第三芯片管脚通过所述第四开关连接所述芯片地端。

9.根据权利要求8所述的自检测芯片，其特征在于，还包括第三GPIO电路，所述第三GPIO电路连接所述第三芯片管脚。

10.一种电路系统自检测方法，其特征在于，所述电路系统自检测方法应用于根据权利要求2-5任一项所述的自检测电路系统，所述电路系统自检测方法包括：

控制器控制所述芯片的第一GPIO电路和第二GPIO电路输出高电阻；

控制器控制所述芯片第一开关、第二开关及所述电路板的第三开关导通；

检测所述电压采样单元两端的电压差值；

确定所述电压差值小于预设阈值，输出第一芯片管脚和第二芯片管脚接触正常检测结果；或者，确定所述电压差值不小于所述预设阈值，输出第一芯片管脚和第二芯片管脚接触异常检测结果；

控制器控制所述芯片第一开关和第二开关及所述电路板的第三开关断开；

及/或，所述电路系统自检测方法包括：

控制所述芯片的第一GPIO电路和第三GPIO电路输出高电阻；

控制所述芯片第一开关和第四开关及所述电路板的第五开关导通；

检测所述电压采样单元两端的电压差值；

确定所述电压差值小于预设阈值，输出第一芯片管脚和第三芯片管脚接触正常检测结果；或者，确定所述电压差值不小于所述预设阈值，输出第一芯片管脚和第三芯片管脚接触异常检测结果；

控制所述芯片第一开关和第四开关及所述电路板的第五开关断开。

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