CN210465609U

CN210465609U - 一种芯片测试系统

Info

Publication number: CN210465609U
Application number: CN201920989527.XU
Authority: CN
Inventors: 郭志祥; 陈学锋
Original assignee: Changjiang Electronics Technology Chuzhou Co Ltd
Current assignee: Changjiang Electronics Technology Chuzhou Co Ltd
Priority date: 2019-06-26
Filing date: 2019-06-26
Publication date: 2020-05-05
Anticipated expiration: 2029-06-26

Abstract

本实用新型公开了一种芯片测试系统，属于芯片测试领域。是检测芯片测试过程中接触是否良好的完全方法。针对现有技术中存在的检测不全面、V/I源不能复用、需要用到较多测试机继电器控制位和更多硬件和人力资源的问题。本实用新型提供了一种芯片测试系统，通过选定的V/I源施加1mA电流，测试电压值，通过R＝V/I换算成电阻，如果系统中有走线连接阻抗偏大或IC管脚处有Kelvin接触不良的情况R则偏大，这种接触不良就被检测出来了。实现检测全面、V/I源复用、较少的测试机继电器控制位和程序开发时较少的硬件和人力资源。

Description

一种芯片测试系统

技术领域

本实用新型涉及芯片测试领域，更具体地说，涉及一种芯片测试系统。

背景技术

现有技术测试CONT是在D/B上形成回路，电路上提供激励的线路称作force，进行测量的线路称作sense，分别为激励线路和测量线路。D7F/D7S测试此时的电压值，根据R＝V/I，即可得到此回路的电阻值。如果IC管脚Force或Sense端有接触不良，R的值就会偏大，如果超出设定的判限，就判定为失效。R的判限根据实际情况一般设置0～50欧姆阻抗。超过50欧姆阻抗即表明接触不良。

如中国专利申请，申请号201811294239.9，公开日2019年2月15日，公开了一种芯片测试装置及方法，芯片测试板上安装有芯片测试底座，芯片通过芯片测试底座将引脚引出，微控制器通过芯片测试底座连接芯片各引脚；芯片测试板上还包括电源电路、OSC频率放大电路、分频器电路、AD转换电路、SD卡存储电路、TFT彩屏显示电路。针对不同封装的芯片，只需要制作新的芯片测试底座即可对芯片进行测试。此发明的芯片测试装置及方法，调试周期短，只需要一个月左右，针对不同封装的芯片，需要制作新的测试夹具。

结合现有技术和现有方案，现有方案具有上述缺点：

1，测试机L/B到测试板D/B之间的接触点、连接排线线没法被检测到接触的好坏。被检测点受限，不全面。

2，测试接触到的V/I源只能单一使用，不能重复利用。

3，需要用到较多的继电器控制位，如这里用到了K1～K4 4个，如有其它测试回路需要用到更多的继电器控制位，已用的4个就不能重复使用了。

4，因不同的产品，测试回路不一样，D/B是不共用的，所以每开发一个程序，制作新的D/B，都需要在各自的D/B上layout测试CONT的回路，制作实物时每块D/B还需要焊接测试CONT的回路，需要更多硬件和人力资源。

实用新型内容

1.要解决的技术问题

针对现有技术中存在的检测不全面、V/I源不能复用、需要用到较多测试机继电器控制位和更多硬件和人力资源的问题。本发明提供了一种芯片测试系统，它可以实现检测全面、V/I源复用、较少的测试机继电器控制位和程序开发时较少的硬件和人力资源。

2.技术方案

本实用新型的目的通过以下技术方案实现。

本方案的整体的测试电路系统，测试CONT是否良好是在L/B上形成回路，测试IC各管脚与Handler金手指接触电阻。

一种芯片测试系统，包括测试机、连接排线、测试IC的测试版，测试机通过连接排线与测试版连接，测试版与芯片接触板进行连接，芯片在测试的时候设置在芯片接触板上。

更进一步的，测试机上设置有控制回路，用于控制各回路的开启和关闭。

更进一步的，所述的测试机上包括若干V/I源，V/I源分别使用Force和Sense进行Kelvin连接，各V/I源的Force和Sense是用继电器控制连通。该方法是L/B上选定一V/I源，通过继电器把其它V/I源的Force和Sense串接起来，通过连接排线，IC芯片的管脚接触短接，最终连通到GND。电流采样的走线与采样电阻的两端相连，保证采样得到的电压是被采样电流在采样电阻上形成的压降，避免被采样电流在电流板走线上的压降导致的误差。

更进一步的，测试机上有测试机引出的V/I源定义接口，和测试板上的V/I源定义接口，回路控制继电器，回路控制继电器控制不同芯片引脚的控制回路。测试CONT也应用了各管脚所分配的V/I源的走线，所以可以对V/I源的走线阻抗和接触点阻抗进行检测。

更进一步的，其中一个回路控制继电器通过主机的CBIT控制位K1控制开关，测试机上包括MOS管，为减少使用继电器控制位，选择用MOS充当开关来控制多路继电器。ICXF和ICXS之间初始状态是不连接的，当IC管脚接触时就实现了连接，如果接触不良，接触电阻就偏大超出预卡控的范围。

更进一步的，所述的MOS管G级通过上拉电阻与电源连接，S级接地，D级通过若干并联电阻连接电源。

更进一步的，测试机通过连接排线与测试板板上的Force和Sense连接，用于检测对应点的阻抗。一旦电流流经的线路有接触不良的情况，就会通过测试结果反馈出来。

一种芯片测试方法，步骤如下，

测试开启，主机CBIT控制位K1动作控制Relay6继电器闭合；

Relay6继电器闭合使得MOS管导通，使得Relay1～Relay5闭合；

此时测试机V/I源7T7F/T7S被接入测试CONT回路中，并使用激励1mA电流流经继电器Relay1，后进入继电器Relay2；

电流流经Relay2的1路控制开关Relay2-1，电路顺序流经各个IC管脚用到的V/I源的Force和Sense，以及IC各管脚的Force和Sense的接触点，并接地，形成一个回路。

同时V/I源7T7F/T7S复用测量电压值V，通过R＝V/I换算成电阻；

判断，如果系统中有走线连接阻抗偏大或IC管脚处有Kelvin接触不良的情况R则偏大，如果超出设定的判限，就判定为失效。R的判限根据实际情况一般设置0～50Ω，超过50Ω即表明接触不良，接触不良就被检测出。

更进一步的，测试采用的激励电流为1mA，检测的接触阻抗阈值设置为0～50oHm。

3.有益效果

相比于现有技术，本实用新型的优点在于：

(1)本方案提供了一种非常全面的检测各接触点的接触状况，测试机L/B V/I源的Force和Sense线接触点、连接排线上承载的Force和Sense线、测试板D/B的Force和Sense线接触点、IC各管脚Force或Sense接触点等如有接触不良均可被检测到，尤其可以检测测试过程中使用较多的而且容易被忽略的连接排线的好坏，可以判断接触不良点是在芯片还是在测试的系统上，有效防止误判断的产生。

(2)本方案的测试CONT的V/I源，通过用继电器的切换，可重复正常用于其它项目的测试，即不占用测试机V/I源，可以有效减少体积，减少继电器的使用。

(3)通过用MOS代替继电器的控制位，减少对测试机继电器控制位的需求，比如同样是测试6PIN IC的CONT现有技术需要4个控制位，而本发明只要1个控制位。

(4)本方案的测试机的L/B是通用的，不随IC的更换而改变的，一旦测试CONT控制回路Layout到L/B上，可以适用所有的产品，不需要每开发一个程序，制作或增加新的DUT，在DUT上焊接测试CONT的回路，兼容性好，可以节约硬件和人力资源；

(5)接触电阻R的测试方式简单化，V/I源施加电流I，测试回路电压V，R＝V/I。

附图说明

图1为本发明测试系统电路整体结构示意图；

图2为测试机电路结构示意图；

图3结合为本发明测试系统电路结构回路控制图；

图4为本发明方法等效电路图；

图5为本发明方法实施流程图。

具体实施方式

下面结合说明书附图和具体的实施例，对本实用新型作详细描述。

实施例1

本方案中DUT Board(后文简称D/B)，D/B表示测试版，Loard Board(后文简称L/B)表示测试机，V/I源为电流电压源，图1、图2、图3和图4中，

TXF表示测试机引出的V/I源定义接口的第X路V/I源的Force，TXS表示测试机引出的V/I源定义接口的第X路V/I源的Sense；

LXF表示测试机提供的定义到L/B上的第X路V/I源的Force，LXS表示测试机提供的定义到L/B上的第X路V/I源的Sense；

DXF表示测试机提供的定义到D/B上的第X路V/I源的Force，DXS表示测试机提供的定义到D/B上的第X路V/I源的Sense；

ICXF表示IC第X个管脚的Force；ICXS表示IC第X个管脚的Sense。

K1，K2，K3，K4表示继电器控制位。

图4中Rpin1，Rpin2，Rpin3，Rpin4，Rpin5，Rpin6表示IC各管脚的接触阻抗。

本方案包括整套系统包括测试机，V/I源接口定义到L/B上，连接排线、测试IC的测试版，即D/B和被测试的IC芯片，测试机通过连接排线与测试版连接，测试版与芯片接触板进行连接，芯片在测试的时候设置在芯片接触板上。

所述的测试机上设置有控制回路，用于控制各回路的开启和关闭。测试机的V/I源都是分Kelvin连接的，分为Force和Sense，该方法是L/B上选定一V/I源，通过继电器把其它V/I源的Force和Sense串接起来，通过连接排线，IC芯片的管脚接触短接，最终连通到GND。

本发明测试CONT是否良好是在L/B上设计控制回路，如图2和3。

L/B上有主机引出的V/I源定义接口，和L/B上V/I源定义接口，回路控制继电器Relay1～Relay6。MOS作为控制开关用，用于控制Relay1～Relay5，Relay6通过主机的CBIT控制位K1控制开关。5V提供给继电器工作电压，10K电阻是上拉电阻，用于MOS的通断限流作用。具体的电压和电阻值会根据选取的信号发生改变，此处的5V和10K只是一种实施方式。

D/B上没有设计控制回路，只是分配给IC各管脚的V/I资源。本方案中，在测试机L/B上设计控制回路。D/B上就不需要专门的测试CONT回路。L/B作为通用的硬件资源，可以测试更多种类IC的CONT。

L/B和D/B之间是通过连接排线，实现一对一连接，如L/B上V/I源定义接口与D/B上V/I源定义接口都是24PIN接口，那么排线就用24PIN排线，如果接口不同，那么可以选择不同的排线进行连接，把主机V/I源从L/B上引到D/B上，然后引到IC各管脚。测试机的L/B是通用的，不随IC的更换而改变的，一旦测试CONT控制回路Layout到L/B上，可以适用所有的产品，不需要每开发一个程序，制作或增加新的DUT，在DUT上焊接测试CONT的回路，兼容性好，可以节约硬件和人力资源。

IC各管脚用的V/I源分Kelvin即Force和Sense，V/I源1Force分配到IC管脚1，V/I源2分配到IC管脚2，V/I源3分配到IC管脚3，V/I源4分配到IC管脚4，V/I源5分配到IC管脚5，V/I源6分配到IC管脚6，且都是Kelvin连接。Kelvin连接的方式为，电流采样的走线与采样电阻的两端相连，保证采样得到的电压是被采样电流在采样电阻上形成的压降，避免被采样电流在电流板走线上的压降导致的误差。各V/I源的Force和Sense是用继电器控制连通。

V/I源7通过Relay1复用，当Relay1不闭合时，V/I源7可以用于测试其它项目，当Relay1闭合时用于测试CONT。为减少使用继电器控制位，选择用MOS充当开关来控制多路继电器，减少对测试机继电器控制位的需求，比如同样是测试6PIN IC的CONT现有技术需要4个控制位，而本发明只要1个控制位。

ICXF和ICXS之间初始状态是不连接的，当IC管脚接触时就实现了连接，如果接触不良，接触电阻就偏大超出预卡控的范围。

测试CONT也应用了各管脚所分配的V/I源的走线，所以可以对V/I源的走线阻抗和接触点阻抗进行检测。测试CONT的V/I源的电流流经IC各管脚用到的V/I源的Force和Sense，以及IC各管脚的Force和Sense的接触点，一旦电流流经的线路有接触不良的情况，就会通过测试结果反馈出来。可以同时检测L/B上V/I源的Force和Sense线的通断情况、连接排线的通断情况、D/B的上V/I源的Force和Sense线的通断情况、检测IC芯片各管脚接触阻抗。通过上述测试系统，可以方便排查测试机L/B V/I源的Force和Sense线接触点、连接排线上承载的Force和Sense线、测试板D/B的Force和Sense线接触点、IC各管脚Force或Sense接触点接触不良。

实施例2

基于上述芯片测试系统的测试方法如图4、5所示。如图4是测试CONT的等效电路图，结合图5实施的流程图。本实施例采用的针对于6个引脚芯片进行测试，IC的PIN1～PIN6脚分别分配资源V/I1L/B～V/I6L/B，对应设计的是相应的回路控制。基于不同引脚数量的芯片对应的芯片测试板也相应的发生一定的变化。

测试开启，主机CBIT控制位K1动作控制Relay6继电器闭合；

Relay6继电器闭合使得MOS管导通，MOS1D和S端导通，MOS1D端连接的各测试CONT回路控制继电器的CBIT端通过MOS1S端(S端与GND相连)接到GND，使得Relay1～Relay5闭合；

此时测试机V/I源7T7F/T7S被接入测试CONT回路中，并使用激励1mA电流流经继电器Relay1，后进入继电器Relay2；选定的V/I源施加1mA电流，测试电压值，通过R＝V/I换算成电阻，如果系统中有走线连接阻抗偏大或IC管脚处有Kelvin接触不良的情况R则偏大，这种接触不良就被检测出来了，是综合结果，太小，测的结果可能会有不稳定情况，太大，担心影响产品的性能以及损坏产品。

电流流经Relay2的1路控制开关Relay2-1，电路顺序流经各个IC管脚用到的V/I源的Force和Sense，以及IC各管脚的Force和Sense的接触点，电流流经L/B V/I源的Force线->连接排线上承载的Force线->D/B上的Force线->金手指承载的Force线->金手指的接触点->金手指承载的Sense线->D/B上的Sense线->连接排线上承载的Sense线->L/B上的Sense线->最后流到GND形成测试回路。

同时V/I源7T7F/T7S复用测量电压值V，通过R＝V/I换算成电阻；使用Relay1控制其复用。Relay1不测试CONT时，与其它V/I源一样，连接到L/BtoD/B接口，Relay1闭合时，V/I源7T7F/T7S用于测试CONT。

具体的电流流经的IC各管脚的Force和Sense的接触点的线路如下，

电流流经V/I源1T1F->V/I源1L1F->V/I源1连接排线Force->V/I源1D1F->IC管脚1Force端接触点->IC管脚1Sense端接触点->V/I源1D1S->V/I源1连接排线Sense->V/I源1L1S->V/I源1T1S电流->Relay2-2->电流流经V/I源2T2F->V/I源2L2F->V/I源2连接排线Force->V/I源2D2F->IC管脚2Force端接触点->IC管脚2Sense端接触点->V/I源2D2S->V/I源2连接排线Sense->V/I源2L2S->V/I源2T2S->Relay3-1->电流流经V/I源3T3F->V/I源3L3F->V/I源3连接排线Force->V/I源3D3F->IC管脚3Force端接触点->IC管脚3Sense端接触点->V/I源3D3S->V/I源3连接排线Sense->V/I源3L3S->V/I源3T3S->Relay3-2->电流流经V/I源4T4F->V/I源4L4F->V/I源4连接排线Force->V/I源4D4F->IC管脚4Force端接触点->IC管脚4Sense端接触点->V/I源4D4S->V/I源4连接排线Sense->V/I源4L4S->V/I源4T4S->Relay4-1->电流流经V/I源5T5F->V/I源5L5F->V/I源5连接排线Force->V/I源5D5F->IC管脚5Force端接触点->IC管脚5Sense端接触点->V/I源5D5S->V/I源5连接排线Sense->V/I源5L5S->V/I源5T5S->Relay4-2->电流流经V/I源6T6F->V/I源6L6F->V/I源6连接排线Force->V/I源6D6F->IC管脚6Force端接触点->IC管脚6Sense端接触点->V/I源6D6S->V/I源6连接排线Sense->V/I源6L6S->V/I源6T6S->Relay5-1最后通到GND形成测试回路。

本方案通过完整的测试，测试机L/B V/I源的Force和Sense线接触点、连接排线上承载的Force和Sense线、测试板D/B的Force和Sense线接触点、IC各管脚Force或Sense接触点等如有接触不良均可被检测到，尤其可以检测测试过程中使用较多的而且容易被忽略的连接排线的好坏，可以判断接触不良点是在芯片还是在测试的系统上，有效防止误判断的产生

以上示意性地对本发明创造及其实施方式进行了描述，该描述没有限制性，在不背离本发明的精神或者基本特征的情况下，能够以其他的具体形式实现本发明。附图中所示的也只是本发明创造的实施方式之一，实际的结构并不局限于此，权利要求中的任何附图标记不应限制所涉及的权利要求。所以，如果本领域的普通技术人员受其启示，在不脱离本创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本专利的保护范围。此外，“包括”一词不排除其他元件或步骤，在元件前的“一个”一词不排除包括“多个”该元件。产品权利要求中陈述的多个元件也可以由一个元件通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims

1.一种芯片测试系统，其特征在于，包括测试机、连接排线、测试IC的测试板，测试机通过连接排线与测试板连接，测试板与芯片接触板进行连接，芯片在测试的时候设置在芯片接触板上。

2.根据权利要求1所述的一种芯片测试系统，其特征在于，测试机上设置有控制回路，用于控制各回路的开启和关闭。

3.根据权利要求1所述的一种芯片测试系统，其特征在于，所述的测试机上包括若干V/I源，V/I源分别使用Force和Sense进行Kelvin连接，该方法是L/B上选定一V/I源，通过继电器把其它V/I源的Force和Sense串接起来，通过连接排线，IC芯片的管脚接触短接，最终连通到GND。

4.根据权利要求1或2或3所述的一种芯片测试系统，其特征在于，测试机上有测试机引出的V/I源定义接口，和测试板上的V/I源定义接口，回路控制继电器，回路控制继电器控制不同芯片引脚的控制回路。

5.根据权利要求4所述的一种芯片测试系统，其特征在于，其中一个回路控制继电器通过主机的CBIT控制位K1控制开关，测试机上包括MOS管，MOS管作为控制开关用，用于控制其余回路控制继电器。

6.根据权利要求5所述的一种芯片测试系统，其特征在于，所述的MOS管G级通过上拉电阻与电源连接，S级接地，D级通过若干并联电阻连接电源。

7.根据权利要求1所述的一种芯片测试系统，其特征在于，测试机通过连接排线与测试板上的Force和Sense连接，用于检测对应点的阻抗。