CN114361240A - 超结沟槽栅mosfet结构及其形成方法 - Google Patents

Abstract

超结沟槽栅MOSFET结构及其形成方法，其中超结沟槽栅MOSFET的形成方法，包括：提供衬底，衬底包括漂移区，衬底包括相对的第一面和第二面，第一面暴露出所述漂移区；在漂移区内形成栅极结构和体掺杂区；在栅极结构一侧的漂移区内形成第一辅助掺杂区，第一辅助掺杂区顶部到所述第一面的距离大于体掺杂区底部到第一面的距离，第一辅助掺杂区在第一面具有第一投影图形；分别在栅极结构两侧的漂移区内形成第二辅助掺杂区和第三辅助掺杂区，第二辅助掺杂区位于第一辅助掺杂区和所述体掺杂区之间，第二辅助掺杂区在第一面具有第二投影图形，且第二投影图形在所述第一投影图形范围内。从而降低了光刻工艺难度，提高工艺的微缩能力。

Description

超结沟槽栅MOSFET结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及超结沟槽栅MOSFET结构及其形成方法。

背景技术

沟槽栅MOSFET器件广泛用于功率转换电路，常用于功率开关器件。为了改善中高压(50V～200V)沟槽栅的导通电阻，超结-沟槽栅概念被提了出来。

现有技术中，为了改善超结-沟槽栅器件的特性，通过单次厚胶高深宽比的光刻工艺注入漂移区形成注入区。

然而在上述方法中，为了使注入区尽量靠近衬底，需要高注入能量进行注入。而注入能量越大，光刻胶的深宽比需要越大，从而增加了工艺难度。

发明内容

本发明解决的技术问题是提供超结沟槽栅MOSFET结构及其形成方法，通过多次光刻工艺形成辅助掺杂区，在保持器件的击穿电压/导通电阻性能的情况下，降低了光刻图形层的深宽比，从而降低了光刻工艺难度，进一步提高工艺的微缩能力。

为解决上述技术问题，本发明的技术方案提供一种超结沟槽栅MOSFET的形成方法，包括：提供衬底，所述衬底包括漂移区，所述衬底包括相对的第一面和第二面，所述第一面暴露出所述漂移区；在所述漂移区内形成栅极结构和体掺杂区，所述体掺杂区与所述栅极结构的侧壁接触，且所述栅极结构底部到所述第一面的距离大于所述体掺杂区底部到第一面的距离；在所述栅极结构一侧的漂移区内形成第一辅助掺杂区，所述第一辅助掺杂区顶部到所述第一面的距离大于所述体掺杂区底部到第一面的距离，所述第一辅助掺杂区在第一面具有第一投影图形；分别在所述栅极结构两侧的漂移区内形成第二辅助掺杂区和第三辅助掺杂区，所述第二辅助掺杂区位于所述第一辅助掺杂区和所述体掺杂区之间，所述第二辅助掺杂区在第一面具有第二投影图形，且所述第二投影图形在所述第一投影图形范围内。

可选的，所述第一辅助掺杂区的形成方法包括：在所述体掺杂区上和部分栅极结构上形成第一图形化层，所述第一图形化层内具有第一图形开口，所述第一图形开口在垂直于所述第一面方向的对称轴与相邻所述栅极结构在垂直于所述第一面方向的对称轴重合，且所述第一图形开口位于所述体掺杂区上和所述栅极结构上；以所述第一图形化层为掩膜，采用第一离子注入工艺形成所述第一辅助掺杂区。

可选的，所述第一图形化层的深宽比的范围包括：3:1～8:1。

可选的，所述第一离子注入工艺的参数包括：注入能量大于或等于1000KeV。

可选的，还包括：在第一离子注入工艺之后，进行第一退火处理。

可选的，所述第二辅助掺杂区和第三辅助掺杂区的形成方法包括：在所述栅极结构上和部分所述体掺杂区上形成第二图形化层，所述第二图形化层内具有第二图形开口和第三图形开口，所述第二图形开口和第三图形开口分别在垂直于所述第一面方向的对称轴与相邻所述栅极结构在垂直于所述第一面方向的对称轴重合，且所述第二图形开口和第三图形开口分别位于所述栅极结构两侧的部分所述体掺杂区上；以所述第二图形化层为掩膜，采用第二离子注入工艺形成所述第二辅助掺杂区和第三辅助掺杂区。

可选的，所述第二图形化层的深宽比的范围包括：4:1～8:1。

可选的，所述第二图形化层的厚度小于第一图形化层的厚度。

可选的，所述第二离子注入工艺的参数包括：注入能量小于或等于1500KeV。

可选的，还包括：在第二离子注入工艺之后，进行第二退火处理。

可选的，所述栅极结构的形成方法包括：在所述漂移区上形成第四图形化层，所述第四图形化层内具有第五图形开口，所述第五图形开口位于所述漂移区上；以所述第四图形化层为掩膜，刻蚀所述漂移区，形成第一凹槽，所述第一凹槽的底部表面为凹陷的弧面；在形成第一凹槽之后，在所述第一凹槽内壁上形成栅介质层；在形成所述栅介质层之后，在所述栅介质层的内壁上形成栅极层。

可选的，所述衬底还包括漏端掺杂层，所述第二面暴露出所述漏端掺杂层；所述漂移区位于所述漏端掺杂层上。

可选的，在形成所述体掺杂区之后和在形成第一辅助掺杂区之前，还包括：在所述体掺杂区内形成源漏掺杂区，所述源漏掺杂区与所述栅极结构的侧壁接触，且所述源漏掺杂区底部到所述第一面的距离小于所述体掺杂区底部到第一面的距离。

可选的，所述源漏掺杂区与所述体掺杂区的导电类型相反。

可选的，还包括：分别在所述栅极结构两侧的体掺杂区内和源漏掺杂区内形成导电插塞和接触掺杂区，所述导电插塞底部到第一面的距离大于所述源漏掺杂区底部到第一面的距离，且所述导电插塞底部到第一面的距离小于所述体掺杂区底部到第一面的距离，所述接触掺杂区包围所述导电插塞低于所述源漏掺杂区底部的表面。

可选的，所述导电插塞和接触掺杂区的形成方法包括：在所述源漏掺杂区上形成第三图形化层，所述第三图形化层内具有第四图形开口，所述第四图形开口分别位于所述栅极结构两侧的部分所述体掺杂区上；以图形化的所述第三图形化层为掩膜，在所述源漏掺杂区和所述体掺杂区内形成导电插塞开口；在形成所述导电插塞开口之后，在所述导电插塞开口底部的所述体掺杂区内进行第三离子注入工艺和第三退火处理后形成所述接触掺杂区；在形成接触掺杂区之后，在所述导电插塞开口内填充导电层形成导电插塞。

可选的，所述接触掺杂区与所述体掺杂区的导电类型相同。

可选的，还包括：在所述栅极结构上形成绝缘层；在所述绝缘层和所述源漏掺杂区上形成第一导电结构。

可选的，在所述第二面表面形成第二导电结构。

可选的，所述体掺杂区的导电类型与所述漂移区的导电类型相反。

可选的，所述第一辅助掺杂区与第二辅助掺杂区的导电类型相同，且所述第一辅助掺杂区与第二辅助掺杂区的导电类型与所述漂移区的导电类型相反。

相应的，本发明技术方案还提供一种超结沟槽栅MOSFET结构，其特征在于，包括：衬底，所述衬底包括漂移区，所述衬底包括相对的第一面和第二面；位于所述衬底内的漂移区，所述第一面暴露出所述漂移区；位于所述漂移区内的栅极结构和体掺杂区，所述体掺杂区与所述栅极结构的侧壁接触，且所述栅极结构底部到所述第一面的距离大于所述体掺杂区底部到第一面的距离；位于所述漂移区内的第一辅助掺杂区，所述第一辅助掺杂区顶部到所述第一面的距离大于所述体掺杂区底部到第一面的距离，所述第一辅助掺杂区在第一面具有第一投影图形，所述第一辅助掺杂区在垂直于所述第一面的对称轴与相邻所述栅极结构在垂直于所述第一面的对称轴重合；位于所述栅极结构两侧的漂移区内的第二辅助掺杂区和第三辅助掺杂区，所述第二辅助掺杂区位于所述第一辅助掺杂区和所述体掺杂区之间，所述第二辅助掺杂区在第一面具有第二投影图形，且所述第二投影图形在所述第一投影图形范围内，所述第二辅助掺杂区和所述第三辅助掺杂区在垂直于所述第一面的对称轴与相邻所述栅极结构在垂直于所述第一面的对称轴重合。

可选的，所述栅极结构包括：位于所述漂移区内的栅介质层；位于所述漂移区内所述栅介质层上的栅极层。

可选的，还包括：位于所述衬底内的漏端掺杂层，所述第二面暴露出所述漏端掺杂层；所述漂移区位于所述漏端掺杂层上。

可选的，还包括：位于所述体掺杂区内的源漏掺杂区，所述源漏掺杂区与所述栅极结构的侧壁接触，且所述源漏掺杂区底部到所述第一面的距离小于所述体掺杂区底部到第一面的距离。

可选的，所述源漏掺杂区与所述体掺杂区的导电类型相反。

可选的，还包括，位于所述栅极结构两侧的所述体掺杂区内和所述源漏掺杂区内的导电插塞和接触掺杂区，所述导电插塞底部到第一面的距离大于所述源漏掺杂区底部到第一面的距离，且所述导电插塞底部到第一面的距离小于所述体掺杂区底部到第一面的距离，所述接触掺杂区包围所述导电插塞低于所述源漏掺杂区底部的表面。

可选的，所述接触掺杂区与所述体掺杂区的导电类型相同。

可选的，还包括，位于所述栅极结构上的绝缘层；位于所述绝缘层和所述源漏掺杂区上的第一导电结构。

可选的，还包括，位于所述第二面表面的第二导电结构。

可选的，所述体掺杂区的导电类型与所述漂移区的导电类型相反。

可选的，所述第一辅助掺杂区与第二辅助掺杂区的导电类型相同，且所述第一辅助掺杂区与第二辅助掺杂区的导电类型与所述漂移区的导电类型相反。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案提供的一种超结沟槽栅MOSFET的形成方法中，通过多次光刻工艺组合的方式分别在漂移区内形成第一辅助掺杂区和在所述第一辅助掺杂区与体掺杂区之间的漂移区内形成第二辅助掺杂区和第三辅助掺杂区。由于可以通过所述第一辅助掺杂区和所述第二辅助掺杂区以及第三辅助掺杂区分别耗尽靠近衬底第二面的部分以及靠近衬底第一面的部分，因此，在能保持器件的击穿电压/导通电阻性能的情况下，由于采用薄胶加厚胶的组合实现更低的深宽比，每次光刻工艺中图形层的深宽比可以降低，从而，在保持器件的击穿电压/导通电阻性能的情况下，降低了光刻工艺难度，进一步提高工艺的微缩能力。

相应的，本发明技术方案还提供的一种超结沟槽栅MOSFET结构中，通过多次注入形成位于所述漂移区内的第一辅助掺杂区和位于所述第一辅助掺杂区和体掺杂区之间的第二辅助掺杂区和第三辅助掺杂区，在器件的击穿电压/导通电阻性能不变的情况下，降低工艺难度，进一步提高工艺的微缩能力。

附图说明

图1为一种超结沟槽栅MOSFET结构中辅助掺杂区的形成方法示意图；

图2至图14为本发明实施例中超结沟槽栅MOSFET形成过程的结构示意图。

具体实施方式

需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。

如背景技术所述，为了使注入区尽量靠近衬底，需要高注入能量进行注入。而注入能量越大，光刻胶的深宽比需要越大，从而增加了工艺难度。现结合一种超结沟槽栅MOSFET结构中辅助掺杂区的形成方法进行说明分析。

图1为一种超结沟槽栅MOSFET结构中辅助掺杂区的形成方法示意图。辅助掺杂区103的形成方法包括：在所述体掺杂区106上和部分栅极结构120上形成图形化层121，所述图形化层121内具有图形开口122，所述图形开口122位于两个所述栅极结构120之间的所述体掺杂区106上，所述图形化层121的深宽比为h/w；以所述图形化层121为掩膜，采用离子注入工艺在漂移区102内形成辅助掺杂区103。

为了改善所述半导体结构的特性，用于辅助所述漂移区102耗尽的辅助掺杂区103的底端会尽可能地靠近衬底101。为了使辅助掺杂区103尽量靠近衬底101，需要高注入能量进行注入。

在本实施例中，注入能量大于或等于2500KeV。

在本实施例中，所述图形化层121的深宽比h/w的范围包括10:1～15:1。

然而注入能量越大，所述图形化层121的深宽比h/w需要越大，从而增加了工艺难度。

为解决所述技术问题，本发明技术方案通过多次光刻工艺组合的方式分别在漂移区内形成第一辅助掺杂区和在所述第一辅助掺杂区与体掺杂区之间的漂移区内形成第二辅助掺杂区和第三辅助掺杂区。由于可以通过所述第一辅助掺杂区和所述第二辅助掺杂区以及第三辅助掺杂区分别耗尽靠近衬底第二面的部分以及靠近衬底第一面的部分，因此，在能保持器件的击穿电压/导通电阻性能的情况下，由于采用薄胶加厚胶的组合实现更低的深宽比，每次光刻工艺中图形层的深宽比可以降低，从而，在保持器件的击穿电压/导通电阻性能的情况下，降低了光刻工艺难度，进一步提高工艺的微缩能力。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图14为本发明实施例中超结沟槽栅MOSFET形成过程的结构示意图。

请参考图2，提供衬底200，所述衬底200包括漂移区201，所述衬底200包括相对的第一面A和第二面B，所述第一面A暴露出所述漂移区201。

在本实施例中，所述衬底200的材料为硅。

在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

所述漂移区201的导电类型包括：N型和P型。在本实施例中，所述漂移区201的导电类型为N型。

在本实施例中，所述漂移区201的掺杂浓度范围包括：5×e¹⁵cm^-3至1×e¹⁷cm^-3。

在其他实施例中，所述漂移区的掺杂浓度也可以为：靠近衬底第二面部分漂移区的掺杂浓度范围包括1×e¹⁶cm^-3至1×e¹⁷cm^-3，并且靠近衬底第一面部分漂移区的掺杂浓度范围包括3×e¹⁵cm^-3至3×e¹⁶cm^-3。

在本实施例中，所述衬底200还包括漏端掺杂层，所述第二面B暴露出所述漏端掺杂层；所述漂移区201位于所述漏端掺杂层上。

所述漏端掺杂层的导电类型和所述漂移区201的导电类型相同。所述漏端掺杂层的导电类型包括：N型和P型。在本实施例中，所述漏端掺杂层的导电类型为高掺杂N型。

接下来，在所述漂移区201内形成栅极结构。所述栅极结构的形成方法具体请参考图3至图5。

请参考图3，在所述漂移区201上形成第四图形化层213，所述第四图形化层213内具有第五图形开口214，所述第五图形开口214位于所述漂移区201上。

所述第四图形化层213用于形成后续的第一凹槽。

在本实施例中，所述第四图形化层213的材料包括光刻胶。

请参考图4，以所述第四图形化层213为掩膜，刻蚀所述漂移区201，形成第一凹槽215，所述第一凹槽215的底部表面为凹陷的弧面。

刻蚀所述所述漂移区201形成第一凹槽215的方法包括干法刻蚀工艺。

所述第一凹槽215用于形成后续的栅极结构。

请参考图5，在形成第一凹槽215之后，在所述第一凹槽215内壁上形成栅介质层211；在形成所述栅介质层211之后，在所述栅介质层211的内壁上形成栅极层212。

所述栅介质层211用于隔离后续的栅极层和所述漂移区201。

在本实施例中，所述栅介质层211的材料包括氧化物。

在本实施例中，所述栅极层212的材料包括多晶硅。

请参考图6，在形成所述栅极结构210之后，在所述漂移区201内形成体掺杂区202。所述体掺杂区202与所述栅极结构210的侧壁接触，且所述栅极结构210底部到所述第一面A的距离大于所述体掺杂区202底部到第一面A的距离。

所述体掺杂区202的导电类型与所述漂移区201的导电类型相反。在本实施例中，所述体掺杂区202的导电类型为P型。

所述体掺杂区202的形成工艺包括离子注入工艺。

请参考图7，在形成所述体掺杂区202之后，在所述体掺杂区202内形成源漏掺杂区203，所述源漏掺杂区203与所述栅极结构210的侧壁接触，且所述源漏掺杂区203底部到所述第一面A的距离小于所述体掺杂区202底部到第一面的A距离。

所述源漏掺杂区203与所述体掺杂区202的导电类型相反。在本实施例中，所述源漏掺杂区203的导电类型为重掺杂N型。

所述源漏掺杂区203的形成工艺包括离子注入工艺。

接下来，在部分所述栅极结构210之间的漂移区201内形成第一辅助掺杂区。所述第一辅助掺杂区的形成方法具体请参考图8。

请参考图8，在所述体掺杂区202上和部分栅极结构210上形成第一图形化层221，所述第一图形化层221内具有第一图形开口222，所述第一图形开口222在垂直于所述第一面A方向的对称轴与相邻所述栅极结构210在垂直于所述第一面A方向的对称轴重合，且所述第一图形开口222位于所述体掺杂区202上和所述栅极结构210上；以所述第一图形化层221为掩膜，采用第一离子注入工艺形成所述第一辅助掺杂区220。

请继续参考图8，所述第一辅助掺杂区220顶部到所述第一面A的距离大于所述体掺杂区202底部到第一面A的距离，所述第一辅助掺杂区220在第一面A具有第一投影图形。

所述第一图形化层221的深宽比为h1/w1。

在本实施例中，所述第一图形化层221的深宽比h1/w1的范围包括：3:1～8:1。

在本实施例中，所述第一图形化层221的厚度大于或等于2.5μm。

在本实施例中，所述第一离子注入工艺的参数包括：注入能量大于或等于1000KeV。

所述第一图形化层221用于形成所述第一辅助掺杂区220。

所述第一图形化层221的材料包括光刻胶、氮化物和氧化物的组合中的一者。在本实施例中，所述第一图形化层221的材料为光刻胶。

在本实施例中，所述第一离子注入工艺的离子包括硼。

所述第一辅助掺杂区220的导电类型与所述漂移区201的导电类型相反。

在本实施例中，所述第一辅助掺杂区220的导电类型为P型。

接下来，在第一离子注入工艺之后，进行第一退火处理。

接下来，分别在所述栅极结构两侧的漂移区内形成第二辅助掺杂区和第三辅助掺杂区。所述第二辅助掺杂区和所述第三辅助掺杂区的形成方法具体请参考图9。

请参考图9，在所述栅极结构210上和部分所述体掺杂区202上形成第二图形化层231，所述第二图形化层231内具有第二图形开口232和第三图形开口233，所述第二图形开口232和第三图形开口233分别在垂直于所述第一面A方向的对称轴与相邻所述栅极结构210在垂直于所述第一面A方向的对称轴重合，且所述第二图形开口232和第三图形开口233分别位于所述栅极结构210两侧的部分所述体掺杂区202上；以所述第二图形化层231为掩膜，采用第二离子注入工艺形成所述第二辅助掺杂区230和第三辅助掺杂区240。

请继续参考图9，所述第二辅助掺杂区230位于所述第一辅助掺杂区220和所述体掺杂区202之间，所述第二辅助掺杂区230在第一面A具有第二投影图形，且所述第二投影图形在所述第一投影图形范围内。

所述第二图形化层231的深宽比为h2/w2。

在本实施例中，所述第二图形化层231的深宽比h2/w2的范围包括：4:1～8:1。

在本实施例中，所述第二离子注入工艺的参数包括：注入能量小于或等于1500KeV。

所述第二图形化层231用于形成所述第二辅助掺杂区230。

所述第二图形化层231的材料包括光刻胶、氮化物和氧化物的组合中的一者。在本实施例中，所述第二图形化层231的材料为光刻胶。

在本实施例中，所述第二离子注入工艺的离子包括硼。

所述第一辅助掺杂区220与第二辅助掺杂区230和第三辅助掺杂区240的导电类型相同，且第二辅助掺杂区230和第三辅助掺杂区240的导电类型与所述漂移区201的导电类型相反。

在本实施例中，所述第二辅助掺杂区230的导电类型为P型。

在本实施例中，所述第三辅助掺杂区240的导电类型为P型。

所述第二图形化层231的厚度小于所述第一图形化层221的厚度。

在本实施例中，所述第二图形化层231的厚度小于或等于3μm。

通过多次光刻工艺组合的方式分别在漂移区201内形成第一辅助掺杂区220和在所述第一辅助掺杂区220与体掺杂区202之间的漂移区201内形成第二辅助掺杂区230和第三辅助掺杂区240。由于可以通过所述第一辅助掺杂区220和所述第二辅助掺杂区230以及第三辅助掺杂区240分别耗尽靠近衬底200第二面B的部分以及靠近衬底200第一面A的部分，因此，在能保持器件的击穿电压/导通电阻性能的情况下，由于采用薄胶加厚胶的组合实现更低的深宽比，每次光刻工艺中图形层的深宽比可以降低，从而，在保持器件的击穿电压/导通电阻性能的情况下，降低了光刻工艺难度，进一步提高工艺的微缩能力。

需要说明的是，在形成所述第一辅助掺杂区220之前，还可以多次形成其他辅助掺杂区，所述其他辅助掺杂区位于所述第一辅助掺杂区220和所述第二面B之间。

接下来，在第二离子注入工艺之后，进行第二退火处理。

接下来，分别在所述栅极结构210两侧的体掺杂区202内和源漏掺杂区203内形成导电插塞和接触掺杂区。所述导电插塞和接触掺杂区的形成方法具体请参考图10至图12。

请参考图10，在所述源漏掺杂区203上形成第三图形化层206，所述第三图形化层206内具有第四图形开口207，所述第四图形开口207分别位于所述栅极结构210两侧的部分所述体掺杂区202上；以图形化的所述第三图形化层206为掩膜，在所述源漏掺杂区203和所述体掺杂区202内形成导电插塞开口208。

所述第三图形化层206用于形成后续的导电插塞。

所述第三图形化层206的材料包括光刻胶、氮化物和氧化物的组合中的一者。在本实施例中，所述第三图形化层206的材料为光刻胶。

所述导电插塞开口208的形成工艺包括干法刻蚀工艺。

请参考图11，在形成所述导电插塞开口208之后，在所述导电插塞开口208底部的所述体掺杂区202内进行第三离子注入工艺和第三退火处理后形成所述接触掺杂区205。

所述接触掺杂区205与所述体掺杂区202的导电类型相同。

在本实施例中，所述接触掺杂区205的导电类型为重掺杂P型。

请参考图12，在形成接触掺杂区205之后，在所述导电插塞开口208内填充导电层形成导电插塞204。

所述导电插塞204的材料包括金属。

在本实施例中，所述导电插塞204的材料为钨。

请继续参考图12，所述导电插塞底204部到第一面A的距离大于所述源漏掺杂区203底部到第一面A的距离，且所述导电插塞204底部到第一面A的距离小于所述体掺杂区202底部到第一面A的距离，所述接触掺杂区205包围所述导电插塞204低于所述源漏掺杂区203底部的表面。

请参考图13，在形成所述导电插塞204和接触掺杂区205之后，在所述栅极结构210上形成绝缘层251；在所述绝缘层251和所述源漏掺杂区203上形成第一导电结构250。

所述第一导电结构250的材料包括金属。

请参考图14，在形成第一导电结构250之后，在所述第二面B表面形成第二导电结构252。

所述第二导电结构252的材料包括金属。

所述第一导电结构250和所述第二导电结构252用于所述超结沟槽栅MOSFET器件的源漏端金属层。

相应的，本发明实施例还提供一种采用上述方法形成的超结沟槽栅MOSFET结构。请继续参考图14，包括：

衬底200，所述衬底200包括漂移区201，所述衬底200包括相对的第一面A和第二面B；位于所述衬底200内的漂移区201，所述第一面A暴露出所述漂移区201。

在本实施例中，所述衬底200的材料为硅。

在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

所述漂移区201的导电类型包括：N型和P型。在本实施例中，所述漂移区201的导电类型为N型。

在本实施例中，所述漂移区201的掺杂浓度范围包括：5×e¹⁵cm^-3至1×e¹⁷cm^-3。

在其他实施例中，所述漂移区的掺杂浓度也可以为：靠近衬底第二面部分漂移区的掺杂浓度范围包括1×e¹⁶cm^-3至1×e¹⁷cm^-3，并且靠近衬底第一面部分漂移区的掺杂浓度范围包括3×e¹⁵cm^-3至3×e¹⁶cm^-3。

请继续参考图14，所述超结沟槽栅MOSFET结构还包括，位于所述漂移区201内的栅极结构210和体掺杂区202，所述体掺杂区202与所述栅极结构210的侧壁接触，且所述栅极结构210底部到所述第一面A的距离大于所述体掺杂区202底部到第一面A的距离。

所述体掺杂区202的导电类型与所述漂移区201的导电类型相反。在本实施例中，所述体掺杂区202的导电类型为P型。

请继续参考图14，所述栅极结构210包括：位于所述漂移区201内的栅介质层211；位于所述漂移区201内所述栅介质层211上的栅极层212。

所述栅介质层211用于隔离所述栅极层212和所述漂移区201。

在本实施例中，所述栅介质层211的材料包括氧化物。

在本实施例中，所述栅极层212的材料包括多晶硅。

请继续参考图14，所述超结沟槽栅MOSFET结构还包括，位于所述栅极结构210一侧的漂移区201内的第一辅助掺杂区220，所述第一辅助掺杂区220顶部到所述第一面A的距离大于所述体掺杂区202底部到第一面A的距离，所述第一辅助掺杂区220在第一面A具有第一投影图形，所述第一辅助掺杂区220在垂直于所述第一面A的对称轴与相邻所述栅极结构210在垂直于所述第一面A的对称轴重合。

所述第一辅助掺杂区220的导电类型与所述漂移区201的导电类型相反。

在本实施例中，所述第一辅助掺杂区220的导电类型为P型。

请继续参考图14，所述超结沟槽栅MOSFET结构还包括，位于所述栅极结构210两侧的漂移区201内的第二辅助掺杂区230和第三辅助掺杂区240，所述第二辅助掺杂区230位于所述第一辅助掺杂区220和所述体掺杂区202之间，所述第二辅助掺杂区230在第一面A具有第二投影图形，且所述第二投影图形在所述第一投影图形范围内，所述第二辅助掺杂区230和所述第三辅助掺杂区240在垂直于所述第一面A的对称轴与相邻所述栅极结构210在垂直于所述第一面A的对称轴重合。

所述第一辅助掺杂区220与第二辅助掺杂区230和第三辅助掺杂区240的导电类型相同，且第二辅助掺杂区230和第三辅助掺杂区240的导电类型与所述漂移区201的导电类型相反。

在本实施例中，所述第二辅助掺杂区230的导电类型为P型。

在本实施例中，所述第三辅助掺杂区240的导电类型为P型。

通过多次注入形成位于所述漂移区201内的第一辅助掺杂区220和位于所述第一辅助掺杂区220和体掺杂区202之间的第二辅助掺杂区230和第三辅助掺杂区240，在器件的击穿电压/导通电阻性能不变的情况下，降低工艺难度，进一步提高工艺的微缩能力。

请继续参考图14，所述超结沟槽栅MOSFET结构还包括：位于所述衬底200内的漏端掺杂层，所述第二面B暴露出所述漏端掺杂层；所述漂移区201位于所述漏端掺杂层上。

所述漏端掺杂层的导电类型和所述漂移区201的导电类型相同。所述漏端掺杂层的导电类型包括：N型和P型。在本实施例中，所述漏端掺杂层的导电类型为高掺杂N型。

请继续参考图14，所述超结沟槽栅MOSFET结构还包括：位于所述体掺杂区202内的源漏掺杂区203，所述源漏掺杂区203与所述栅极结构210的侧壁接触，且所述源漏掺杂区203底部到所述第一面A的距离小于所述体掺杂区202底部到第一面A的距离。

所述源漏掺杂区203与所述体掺杂区202的导电类型相反。在本实施例中，所述源漏掺杂区203的导电类型为重掺杂N型。

请继续参考图14，所述超结沟槽栅MOSFET结构还包括，位于所述栅极结构210两侧的所述体掺杂区202内和所述源漏掺杂区203内的导电插塞204和接触掺杂区205，所述导电插塞204底部到第一面A的距离大于所述源漏掺杂区203底部到第一面A的距离，且所述导电插塞204底部到第一面A的距离小于所述体掺杂区202底部到第一面A的距离，所述接触掺杂区205包围所述导电插塞204低于所述源漏掺杂区203底部的表面。

所述接触掺杂区205与所述体掺杂区202的导电类型相同。

在本实施例中，所述接触掺杂区205的导电类型为重掺杂P型。

所述导电插塞204的材料包括金属。

在本实施例中，所述导电插塞204的材料为钨。

请继续参考图14，所述超结沟槽栅MOSFET结构还包括，位于所述栅极结构210上的绝缘层251；位于所述绝缘层251和所述源漏掺杂区203上的第一导电结构250。

所述第一导电结构250的材料包括金属。

请继续参考图14，还包括，位于所述第二面B表面的第二导电结构252。

所述第二导电结构252的材料包括金属。

所述第一导电结构250和所述第二导电结构252用于所述超结沟槽栅MOSFET器件的源漏端金属层。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (32)

1.一种超结沟槽栅MOSFET的形成方法，其特征在于，包括：

提供衬底，所述衬底包括漂移区，所述衬底包括相对的第一面和第二面，所述第一面暴露出所述漂移区；

在所述漂移区内形成栅极结构和体掺杂区，所述体掺杂区与所述栅极结构的侧壁接触，且所述栅极结构底部到所述第一面的距离大于所述体掺杂区底部到第一面的距离；

在所述栅极结构一侧的漂移区内形成第一辅助掺杂区，所述第一辅助掺杂区顶部到所述第一面的距离大于所述体掺杂区底部到第一面的距离，所述第一辅助掺杂区在第一面具有第一投影图形；

分别在所述栅极结构两侧的漂移区内形成第二辅助掺杂区和第三辅助掺杂区，所述第二辅助掺杂区位于所述第一辅助掺杂区和所述体掺杂区之间，所述第二辅助掺杂区在第一面具有第二投影图形，且所述第二投影图形在所述第一投影图形范围内。

2.如权利要求1所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第一辅助掺杂区的形成方法包括：在所述体掺杂区上和部分栅极结构上形成第一图形化层，所述第一图形化层内具有第一图形开口，所述第一图形开口在垂直于所述第一面方向的对称轴与相邻所述栅极结构在垂直于所述第一面方向的对称轴重合，且所述第一图形开口位于所述体掺杂区上和所述栅极结构上；以所述第一图形化层为掩膜，采用第一离子注入工艺形成所述第一辅助掺杂区。

3.如权利要求2所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第一图形化层的深宽比的范围包括：3:1～8:1。

4.如权利要求2所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第一离子注入工艺的参数包括：注入能量大于或等于1000KeV。

5.如权利要求2所述的超结沟槽栅MOSFET的形成方法，其特征在于，还包括：在第一离子注入工艺之后，进行第一退火处理。

6.如权利要求2所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第二辅助掺杂区和第三辅助掺杂区的形成方法包括：在所述栅极结构上和部分所述体掺杂区上形成第二图形化层，所述第二图形化层内具有第二图形开口和第三图形开口，所述第二图形开口和第三图形开口分别在垂直于所述第一面方向的对称轴与相邻所述栅极结构在垂直于所述第一面方向的对称轴重合，且所述第二图形开口和第三图形开口分别位于所述栅极结构两侧的部分所述体掺杂区上；以所述第二图形化层为掩膜，采用第二离子注入工艺形成所述第二辅助掺杂区和第三辅助掺杂区。

7.如权利要求2所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第二图形化层的深宽比的范围包括：4:1～8:1。

8.如权利要求6所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第二图形化层的厚度小于第一图形化层的厚度。

9.如权利要求6所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第二离子注入工艺的参数包括：注入能量小于或等于1500KeV。

10.如权利要求6所述的超结沟槽栅MOSFET的形成方法，其特征在于，还包括：在第二离子注入工艺之后，进行第二退火处理。

11.如权利要求1所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述栅极结构的形成方法包括：在所述漂移区上形成第四图形化层，所述第四图形化层内具有第五图形开口，所述第五图形开口位于所述漂移区上；以所述第四图形化层为掩膜，刻蚀所述漂移区，形成第一凹槽，所述第一凹槽的底部表面为凹陷的弧面；在形成第一凹槽之后，在所述第一凹槽内壁上形成栅介质层；在形成所述栅介质层之后，在所述栅介质层的内壁上形成栅极层。

12.如权利要求1所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述衬底还包括漏端掺杂层，所述第二面暴露出所述漏端掺杂层；所述漂移区位于所述漏端掺杂层上。

13.如权利要求1所述的超结沟槽栅MOSFET的形成方法，其特征在于，在形成所述体掺杂区之后和在形成第一辅助掺杂区之前，还包括：在所述体掺杂区内形成源漏掺杂区，所述源漏掺杂区与所述栅极结构的侧壁接触，且所述源漏掺杂区底部到所述第一面的距离小于所述体掺杂区底部到第一面的距离。

14.如权利要求13所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述源漏掺杂区与所述体掺杂区的导电类型相反。

15.如权利要求13所述的超结沟槽栅MOSFET的形成方法，其特征在于，还包括：分别在所述栅极结构两侧的体掺杂区内和源漏掺杂区内形成导电插塞和接触掺杂区，所述导电插塞底部到第一面的距离大于所述源漏掺杂区底部到第一面的距离，且所述导电插塞底部到第一面的距离小于所述体掺杂区底部到第一面的距离，所述接触掺杂区包围所述导电插塞低于所述源漏掺杂区底部的表面。

16.如权利要求15所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述导电插塞和接触掺杂区的形成方法包括：在所述源漏掺杂区上形成第三图形化层，所述第三图形化层内具有第四图形开口，所述第四图形开口分别位于所述栅极结构两侧的部分所述体掺杂区上；以图形化的所述第三图形化层为掩膜，在所述源漏掺杂区和所述体掺杂区内形成导电插塞开口；在形成所述导电插塞开口之后，在所述导电插塞开口底部的所述体掺杂区内进行第三离子注入工艺和第三退火处理后形成所述接触掺杂区；在形成接触掺杂区之后，在所述导电插塞开口内填充导电层形成导电插塞。

17.如权利要求15所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述接触掺杂区与所述体掺杂区的导电类型相同。

18.如权利要求13所述的超结沟槽栅MOSFET的形成方法，其特征在于，还包括：在所述栅极结构上形成绝缘层；在所述绝缘层和所述源漏掺杂区上形成第一导电结构。

19.如权利要求1所述的超结沟槽栅MOSFET的形成方法，其特征在于，在所述第二面表面形成第二导电结构。

20.如权利要求1所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述体掺杂区的导电类型与所述漂移区的导电类型相反。

21.如权利要求1所述的超结沟槽栅MOSFET的形成方法，其特征在于，所述第一辅助掺杂区与第二辅助掺杂区的导电类型相同，且所述第一辅助掺杂区与第二辅助掺杂区的导电类型与所述漂移区的导电类型相反。

22.一种超结沟槽栅MOSFET结构，其特征在于，包括：

衬底，所述衬底包括漂移区，所述衬底包括相对的第一面和第二面；

位于所述衬底内的漂移区，所述第一面暴露出所述漂移区；

位于所述漂移区内的栅极结构和体掺杂区，所述体掺杂区与所述栅极结构的侧壁接触，且所述栅极结构底部到所述第一面的距离大于所述体掺杂区底部到第一面的距离；

位于所述漂移区内的第一辅助掺杂区，所述第一辅助掺杂区顶部到所述第一面的距离大于所述体掺杂区底部到第一面的距离，所述第一辅助掺杂区在第一面具有第一投影图形，所述第一辅助掺杂区在垂直于所述第一面的对称轴与相邻所述栅极结构在垂直于所述第一面的对称轴重合；

位于所述栅极结构两侧的漂移区内的第二辅助掺杂区和第三辅助掺杂区，所述第二辅助掺杂区位于所述第一辅助掺杂区和所述体掺杂区之间，所述第二辅助掺杂区在第一面具有第二投影图形，且所述第二投影图形在所述第一投影图形范围内，所述第二辅助掺杂区和所述第三辅助掺杂区在垂直于所述第一面的对称轴与相邻所述栅极结构在垂直于所述第一面的对称轴重合。

23.如权利要求22所述的超结沟槽栅MOSFET结构，其特征在于，所述栅极结构包括：位于所述漂移区内的栅介质层；位于所述漂移区内所述栅介质层上的栅极层。

24.如权利要求22所述的超结沟槽栅MOSFET结构，其特征在于，还包括：位于所述衬底内的漏端掺杂层，所述第二面暴露出所述漏端掺杂层；所述漂移区位于所述漏端掺杂层上。

25.如权利要求22所述的超结沟槽栅MOSFET结构，其特征在于，还包括：位于所述体掺杂区内的源漏掺杂区，所述源漏掺杂区与所述栅极结构的侧壁接触，且所述源漏掺杂区底部到所述第一面的距离小于所述体掺杂区底部到第一面的距离。

26.如权利要求25所述的超结沟槽栅MOSFET结构，其特征在于，所述源漏掺杂区与所述体掺杂区的导电类型相反。

27.如权利要求25所述的超结沟槽栅MOSFET结构，其特征在于，还包括，位于所述栅极结构两侧的所述体掺杂区内和所述源漏掺杂区内的导电插塞和接触掺杂区，所述导电插塞底部到第一面的距离大于所述源漏掺杂区底部到第一面的距离，且所述导电插塞底部到第一面的距离小于所述体掺杂区底部到第一面的距离，所述接触掺杂区包围所述导电插塞低于所述源漏掺杂区底部的表面。

28.如权利要求27所述的超结沟槽栅MOSFET结构，其特征在于，所述接触掺杂区与所述体掺杂区的导电类型相同。

29.如权利要求25所述的超结沟槽栅MOSFET结构，其特征在于，还包括，位于所述栅极结构上的绝缘层；位于所述绝缘层和所述源漏掺杂区上的第一导电结构。

30.如权利要求22所述的超结沟槽栅MOSFET结构，其特征在于，还包括，位于所述第二面表面的第二导电结构。

31.如权利要求22所述的超结沟槽栅MOSFET结构，其特征在于，所述体掺杂区的导电类型与所述漂移区的导电类型相反。

32.如权利要求22所述的超结沟槽栅MOSFET结构，其特征在于，所述第一辅助掺杂区与第二辅助掺杂区的导电类型相同，且所述第一辅助掺杂区与第二辅助掺杂区的导电类型与所述漂移区的导电类型相反。

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