CN114361125A - 半导体装置和制造半导体装置的方法 - Google Patents

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松田吉雄
江详烨
金炳辰
金吉江
贝俊明
李胜吴
宋洋合
中岛美希
长泽和昌
中村慎吾
苏菲·奥尔森
金进勇
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Abstract

一种半导体装置及一种制造半导体装置的方法。在一个实例中，电子装置包括：第一衬底，所述第一衬底包括基底；电子组件，所述电子组件在所述第一衬底上方并且包括顶侧和底侧、在所述顶侧上的第一端子和第二端子，以及在所述底侧上的第三端子，其中所述第三端子与所述第一衬底耦合。所述电子装置进一步包括：第二衬底，所述第二衬底在所述电子组件上方；以及包封物，所述包封物在所述第一衬底上方，接触所述电子组件的侧边并且接触所述第二衬底。第一引线与所述第一衬底的所述基底耦合并且在所述第一衬底的所述基底上方延伸，所述第二衬底的第二引线耦合到所述电子组件的所述第一端子，并且所述第一引线和所述第二引线从所述包封物的顶侧暴露。本文中还公开其它实例和相关方法。

Description

半导体装置和制造半导体装置的方法
技术领域
本公开大体上涉及电子装置，且更确切地说，涉及半导体装置以及用于制造半导体装置的方法。
背景技术
先前的半导体封装和用于形成半导体封装的方法是不适当的，例如，导致成本过高、可靠性降低、性能相对较低或封装大小过大。通过比较此类方法与本公开并参考图式，本领域的技术人员将显而易见常规和传统方法的其它限制和缺点。
发明内容
本揭露的各种态样提供一种电子装置，其包括：第一衬底，所述第一衬底包括基底；电子组件，所述电子组件在所述第一衬底上方并且包括：顶侧和底侧；在所述顶侧上的第一端子和第二端子，以及在所述底侧上的第三端子，其中所述第三端子与所述第一衬底耦合；第二衬底，所述第二衬底在所述电子组件上方；以及包封物，所述包封物在所述第一衬底上方、接触所述电子组件的侧边并且接触所述第二衬底；其中：第一引线与所述第一衬底的所述基底耦合并且在所述第一衬底的所述基底上方延伸；所述第二衬底的第二引线耦合到所述电子组件的所述第一端子；以及所述第一引线和所述第二引线从所述包封物的顶侧暴露。所述电子装置进一步包括所述第二衬底的第三引线，所述第三引线与所述第二端子耦合并且从所述包封物的所述顶侧暴露。在所述电子装置中，所述包封物在所述电子装置与所述第一引线之间的空腔中。在所述电子装置中，所述包封物接触与所述空腔相对的所述第一引线的侧边。在所述电子装置中，所述基底包括桨型板，并且所述电子组件在所述桨型板上方。在所述电子装置中，所述包封物接触与所述空腔第一引线相对的所述桨型板的侧边。在所述电子装置中，所述第二衬底包括迹线，并且所述包封物接触所述迹线的顶侧。在所述电子装置中，所述包封物接触与所述迹线相对的所述第二引线的侧边。在所述电子装置中，所述第二衬底包括在所述第二引线与所述迹线之间的倾斜部分。所述电子装置进一步包括在所述第一端子与所述第二衬底之间的第一导电界面，以及在所述第三端子与所述第一衬底之间的第二导电界面。所述电子装置进一步包括第三引线，所述第三引线与所述第一引线耦合并且从所述包封物的所述顶侧暴露。在所述电子装置中，所述第一衬底和所述第二衬底包括引线框架。在所述电子装置中，所述第二引线包括朝向所述第一衬底延伸的突起部分。在所述电子装置中，所述第一衬底包括引线框架并且与所述第一引线成单片式。在所述电子装置中，所述第一衬底与所述第一引线分离并且经由竖直引线与所述第一引线耦合。
本揭露的各种态样提供一种制造电子装置的方法，其包括：提供包括基底的第一衬底；提供电子组件，所述电子组件在所述第一衬底上方并且包括：顶侧和底侧，在所述顶侧上的第一端子和第二端子，以及在所述底侧上的第三端子，其中所述第三端子与所述第一衬底耦合；提供第二衬底，所述第二衬底在所述电子组件上方；以及提供包封物，所述包封物在所述第一衬底上方、接触所述电子组件的侧边以及接触所述第二衬底；其中：第一引线与所述第一衬底的所述基底耦合并且在所述第一衬底的所述基底上方延伸；所述第二衬底的第二引线耦合到所述电子组件的所述第一端子；所述第二衬底的第三引线耦合到所述电子组件的所述第二端子；以及所述第一引线、所述第二引线和所述第三引线从所述包封物的顶侧暴露。在所述方法中，提供所述包封物包括：提供在所述第一衬底上方的所述包封物以覆盖所述第一引线、所述第二引线、所述第三引线和所述电子组件；以及将所述包封物薄化以从所述包封物的顶侧暴露所述第一引线、所述第二引线和所述第三引线。在所述方法中，所述第二衬底包括系杆(tie-bar)，所述系杆耦合所述第一引线和所述第二引线；以及所述方法进一步包括移除所述系杆以将所述第一引线从所述第二引线隔离。
本揭露的各种态样提供一种模块装置，其包括：第一模块衬底，所述第一模块衬底包括第一介电结构和第一导电结构；第二模块衬底，所述第二模块衬底包括第二介电结构和第二导电结构；电子装置，所述电子装置在所述第一模块衬底与所述第二模块衬底之间并且与所述第一导电结构和所述第二导电结构耦合；以及模块包封物，所述模块包封物在所述第一模块衬底与所述第二模块衬底之间并且接触所述电子装置的侧边；其中所述电子装置包括：第一装置衬底，所述第一装置衬底包括基底；电子组件，所述电子组件在所述第一装置衬底上方并且包括：顶侧和底侧，在所述顶侧上的第一端子和第二端子，以及在所述底侧上的第三端子，其中所述第三端子与所述第一装置衬底耦合；第二装置衬底，所述第二装置衬底在所述电子组件上方；以及装置包封物，所述装置包封物在所述第一装置衬底上方并且接触所述电子组件的侧边以及接触所述第二装置衬底；并且其中：第一引线与所述第一装置衬底的所述基底耦合并且在所述第一装置衬底的所述基底上方延伸；所述第二装置衬底的第二引线耦合到所述电子组件的所述第一端子；以及所述第一引线和所述第二引线从所述装置包封物的顶侧暴露。在所述模块装置中，进一步包括：组件，所述组件与所述第二模块衬底耦合并且在所述电子装置上方，其中所述组件包括散热片、电磁干扰(EMI)防护罩，或天线。
附图说明
图1示出实例电子装置的截面图。
图2A到2J示出用于制造实例电子装置的实例方法的截面图或平面图。
图3A到3B示出用于制造实例电子装置的实例方法的截面图或平面图。
图4示出实例电子装置的截面图。
图5示出实例电子装置的截面图。
图6示出实例电子装置的截面图。
图7A到7H示出用于制造实例电子装置的实例方法的截面图或平面图。
图8示出实例电子装置的截面图。
图9A到9J示出用于制造实例电子装置的实例方法的截面图或平面图。
图10示出实例电子装置的截面图。
图11A到11K示出用于制造实例电子装置的实例方法的截面图或平面图。
图12示出实例电子装置的截面图。
图13示出实例模块装置的截面图。
图14A到14E示出用于制造实例引线框架立方体的实例方法的截面图。
图15A到15D示出实例电子装置的截面图、俯视平面图、仰视平面图和X射线俯视平面图。
图16A到16G示出用于制造实例电子装置的实例方法的截面图。
图17A到17D示出实例电子装置的截面图、俯视平面图、仰视平面图和X射线俯视平面图。
图18A到18G示出用于制造实例电子装置的实例方法的截面图。
图19示出实例电子装置的截面图。
图20A到20D示出实例电子装置的截面图、俯视平面图、仰视平面图和X射线俯视平面图。
图21A到21G示出用于制造实例电子装置的实例方法的截面图。
图22A到22B示出用于制造实例电子装置的实例方法的截面图或俯视平面图。
图23A到23B示出用于制造实例电子装置的实例方法的截面图或俯视平面图。
图24示出实例电子装置的截面图。
具体实施方式
以下论述提供半导体装置以及制造半导体装置的方法的各种实例。此类实例是非限制性的，且所附权利要求书的范围不应限于公开的特定实例。在下文论述中，术语“实例”和“例如”是非限制性的。
图式说明一般构造方式，且可能省略熟知特征和技术的描述和细节以免不必要地混淆本公开。另外，图式中的元件未必按比例绘制。例如，图中的一些元件的尺寸可以相对于其它元件放大以有助于提高对本公开所论述的实例的理解。不同图中的相同参考标号表示相同元件。
术语“或”表示由“或”连接的列表中的项目中的任何一个或多个项目。作为实例，“x或y”表示三元素集合{(x),(y),(x、y)}中的任何元素。作为另一实例，"x、y或z"表示七元素集{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。
术语“包括(comprises/comprising)”或“包含(includes/including)”为“开放”术语，并且指定所陈述特征的存在，但并不排除一个或多个其它特征的存在或添加。术语“第一”、“第二”等可以在本文中用于描述各种元件，并且这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开来。因此，例如，在不脱离本公开的教示的情况下，本公开中论述的第一元件可以称为第二元件。
除非另外指定，否则术语“耦合”可以用于描述彼此直接接触的两个元件或描述由一个或多个其它元件间接连接的两个元件。例如，如果元件A耦合到元件B，那么元件 A可以直接连接到元件B或通过介入元件C间接连接到元件B。类似地，术语“在……上方”或“在……上”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。
在一个实例中，电子装置包括：衬底，所述衬底包括第一侧和第二侧、在所述第二侧上的第一引线以及在所述第二侧上与所述第一引线相邻的空腔；电子组件，所述电子组件在所述空腔中并且包括第一端子、第二端子和第三端子；以及装置包封物，所述装置包封物在所述空腔中并接触所述电子组件的侧边且接触与所述空腔相对的所述第一引线的侧边。
在另一实例中，方法包括提供衬底，所述衬底包括第一侧和第二侧、在所述第二侧上中的空腔以及在所述第二侧上的第一引线和第二引线，其中所述空腔在所述第一引线与所述第二引线之间；提供在所述空腔中的电子组件，其中所述电子组件包括第一端子、第二端子和第三端子；以及提供装置包封物，所述装置包封物在所述空腔中并接触所述电子组件的侧边且接触所述第一引线和所述第二引线的侧边。所述衬底包括在所述第一引线上的与所述空腔相对的凹槽。
在另外的实例中，衬底包括导电结构、与所述衬底耦合的电子装置、接触所述衬底以及所述电子装置的侧边的包封物；以及在所述包封物中并且与所述导电结构耦合的竖直互连件。所述电子装置包括：电子装置衬底，所述电子装置衬底包括第一侧和第二侧、在所述第二侧上的第一引线和第二引线，以及在所述第二侧上在所述第一引线与所述第二引线之间的空腔；电子组件，所述电子组件在所述空腔中并且包括第一端子、第二端子和第三端子；以及装置包封物，所述装置包封物在所述空腔中，接触所述电子组件的侧边并且接触所述第一引线和所述第二引线的侧边。
在额外的实例中，电子装置包括：第一衬底，所述第一衬底包括基底；电子组件，所述电子组件在所述第一衬底上方并且包括顶侧和底侧、在所述顶侧上的第一端子和第二端子，以及在所述底侧上的第三端子，其中所述第三端子与所述第一衬底耦合。所述电子装置进一步包括：第二衬底，所述第二衬底在所述电子组件上方；以及包封物，所述包封物在所述第一衬底上方，接触所述电子组件的侧边并且接触所述第二衬底。第一引线与所述第一衬底的所述基底耦合并且在所述第一衬底的所述基底上方延伸，所述第二衬底的第二引线耦合到所述电子组件的所述第一端子，并且所述第一引线和所述第二引线从所述包封物的顶侧暴露。
在另一额外实例中，用于制造电子装置的方法包括：提供包括基底的第一衬底；提供电子组件，所述电子组件在所述第一衬底上方并且包括顶侧和底侧、在所述顶侧上的第一端子和第二端子，以及在所述底侧上的第三端子，其中所述第三端子与所述第一衬底耦合。所述所述方法进一步包括：提供在所述电子组件上方的第二衬底；以及提供包封物，所述包封物在所述第一衬底上方，接触所述电子组件的侧边并且接触所述第二衬底。第一引线与所述第一衬底的所述基底耦合并且在所述第一衬底的所述基底上方延伸，所述第二衬底的第二引线耦合到所述电子组件的所述第一端子，所述第二衬底的第三引线耦合到所述电子组件的所述第二端子，并且所述第一引线、所述第二引线和所述第三引线从所述包封物的顶侧暴露。
在另一额外实例中，模块装置包括：第一模块衬底，所述第一模块衬底包括第一介电结构和第一导电结构；第二模块衬底，所述第二模块衬底包括第二介电结构和第二导电结构；电子装置，所述电子装置在所述第一模块衬底与所述第二模块衬底之间并且与所述第一导电结构和所述第二导电结构耦合；以及模块包封物，所述模块包封物在所述第一模块衬底与所述第二模块衬底之间并且接触所述电子装置的侧边。所述电子装置包括：第一装置衬底，所述第一装置衬底包括基底；电子组件，所述电子组件在所述第一装置衬底上方并且包括顶侧和底侧、在所述顶侧上的第一端子和第二端子，以及在所述底侧上的第三端子，其中所述第三端子与所述第一装置衬底耦合；在所述电子组件上方的第二装置衬底；以及电子装置包封物，所述电子装置包封物在所述第一装置衬底上方并接触所述电子组件的侧边且接触所述第二装置衬底。第一引线与所述第一装置衬底的所述基底耦合并且在所述第一装置衬底的所述基底上方延伸。所述第二装置衬底的第二引线耦合到所述电子组件的所述第一端子，并且所述第一引线和所述第二引线从所述电子装置包封物的顶侧暴露。
其它实例包含于本公开中。在图式、权利要求书或本公开的说明书中可以找到此类实例。
图1示出实例电子装置100的截面图。在图1中所示的实例中，电子装置100可以包括衬底110、电子组件120、装置包封物130，以及界面140和镀层150。
衬底110可以包括空腔111、引线112和桨型板(paddle)113。空腔111可以包括空腔基底1111和空腔壁1112。在一些实例中，空腔111可以包括从空腔基底1111到空腔壁1112的弯曲过渡。电子组件120可以包括第一端子121、第二端子122和第三端子 123，其在一些实例中可以分别称为源极端子121、栅极端子122和漏极端子123。针对电子装置100呈现栅极向下配置，其中电子组件120的栅极122面向下或背对衬底110，如图1中所示。在一些实例中，栅极向下配置可以被称为暴露栅极配置，或外栅极配置，或PCB(印刷电路板)上栅极配置。在一些实例中，空腔111可以在引线112之间，并且电子组件120可以在空腔111中。装置包封物130可以在空腔111中，接触电子组件 120的侧边。在一些实例中，电子组件120可以包括由硅(Si)、氮化镓(GaN)、砷化镓 (GaAs)或碳化硅(SiC)制造的半导体裸片。在一些实例中，电子组件120可以包括无源组件，例如电阻器、电容器或电感器，或可以包括无源网络。装置包封物130进一步可以接触与空腔111相对的引线112的侧边。在一些实例中，装置包封物130可以接触与空腔111相对的衬底110的侧面。在一些实例中，第一端子121和第二端子122可以暴露于衬底110的空腔侧处，并且第三端子123可以经由衬底110与引线112耦合。在一些实例中，界面140可以在空腔基底1111上，并且第三端子123可以经由界面140与衬底110耦合。
衬底110、装置包封物130，以及镀层140和150可以称为半导体封装或封装，并且可以为电子组件120提供保护以免受外部元件或环境暴露影响。半导体封装可以提供外部组件与电子组件120之间的电耦合。
图2A到2J示出用于制造实例电子装置100的实例方法的截面图或平面图。图2A 示出在制造的早期阶段的电子装置100的平面图和截面图。在图2A中所示的实例中，可以制备具有侧面110A和与侧面110A相对的侧面110B的原始衬底110′。原始衬底 110′可以由例如铜、镍、铝或其合金的金属制成。原始衬底110′可以是可以从其形成单独衬底110的基底组成。原始衬底110′可以呈比单独装置衬底大的板或条的形式，用于同时产生多个单独衬底110。原始衬底110′可以通过后续处理过渡成衬底110或称为衬底110。在一些实例中，原始衬底110′可以包括约100μm到约500μm的厚度。
图2B示出在制造的后期阶段的电子装置100的平面图和截面图。在图2B中所示的实例中，开口110C可以例如通过图案化工艺或冲压工艺形成于原始衬底110′中。在一些实例中，开口110C可以包括或称为孔或孔口。可以形成开口110C以从侧面110A 到侧面110B穿过原始衬底110′。在一些实例中，为了促进后续工艺的处理，可以沿着最终与原始衬底110′分离的单独衬底110之间的边界线形成开口110C。开口110C可以沿着此边界线形成，并且因此可以通过加速切单或防止切单期间的工具磨损来促进。开口110C可以彼此间隔开，以防止原始衬底110′完全分离成衬底110，并允许将原始衬底 110′整体传递到后续工艺。在一些实例中，可以通过蚀刻原始衬底110′的部分来形成开口110C。在一些实例中，可以通过例如等离子蚀刻、反应性离子蚀刻(RIE)或溅镀蚀刻的干式蚀刻工艺或例如浸没或喷涂的湿式蚀刻工艺形成开口110C。在一些实例中，可以通过部分地蚀刻原始衬底110′的侧面110B，然后部分地蚀刻定位成对应于侧面110B 的原始衬底110′的侧面110A来形成开口110C。在一些实例中，可以通过冲压或切穿原始衬底110′来形成开口110C。
图2C示出在制造的后期阶段的电子装置100的平面图和截面图。在图2C中所示的实例中，空腔111可以形成于衬底110的侧面110A上。在一些实例中，空腔111可以通过部分地蚀刻穿过衬底110的侧面110A来形成。在一些实例中，可以通过例如等离子蚀刻、反应性离子蚀刻(RIE)或溅镀蚀刻的干式蚀刻工艺或例如浸没或喷涂的湿式蚀刻工艺形成空腔111。空腔111可以提供可以定位电子组件120的空间。空腔111可以包括空腔基底1111和空腔壁1112。空腔基底1111可以是可以安装电子组件120的桨型板113的表面。可以通过面向空腔基底1111的引线112的侧边限定空腔壁1112。空腔111可以形成为凹槽，每个凹槽具有从衬底110的侧面110A到空腔基底1111的深度。每一空腔111的深度可以是衬底110的厚度的约40％至约70％。
在一些实例中，可以通过沿着单独衬底110之间的边界线部分地蚀刻衬底110来形成凹槽110D。在一些实例中，凹槽110D可以与空腔111同时形成。每个凹槽110D的宽度可以小于每个空腔111的宽度。在一些实例中，凹槽110D可以限定引线112的侧边。在一些实例中，凹槽110D可以有助于切单工艺。
在一些实例中，可以通过部分蚀刻执行图2B中所示的图案化工艺以及图2C中所示的部分蚀刻工艺，开口110C、空腔111和凹槽110D通过所述图案化工艺和所述部分蚀刻工艺形成。例如，可以部分地蚀刻与开口110C相对应的衬底110的侧面110B的部分，并且还可以部分地蚀刻与开口110C、空腔111和凹槽110D相对应的衬底110的侧面110A的部分。因此，在一些实例中，可以同时地形成开口110C、空腔111和凹槽 110D。
在图2C中所示的实例中，可以通过部分地蚀刻衬底110形成包含空腔111、引线112和桨型板113的衬底110。引线112和桨型板113可以通过空腔111和凹槽110D形成。引线112和桨型板113可以彼此电耦合。在一些实例中，衬底110可以包括或称为引线框架或蚀刻的引线框架。
引线112可以从桨型板113伸出。在一些实例中，引线112可以包括或称为支腿或引线指。可以将引线112提供为衬底110与外部组件之间的电耦合路径。引线112可以沿着空腔111的周边定位，电子组件120可以安装在所述空腔中。引线112可以通过空腔111和凹槽110D形成。在一些实例中，引线112可以包括约100μm的最小宽度，并且可以视需要优化最大宽度。在一些实例中，引线112可以包括从空腔基底1111到衬底 110的侧面110A的高度，所述高度为衬底110的厚度的约40％至70％，例如衬底110的厚度的约50％。在一些实例中，引线112的高度可以类似于空腔111的深度。在一些实例中，引线112的侧边可以由空腔壁1112和凹槽110D的侧边限定。
桨型板113可以包括或称为标志、岛状物、裸片桨型板或裸片衬垫。电子组件120可以安装在桨型板113中的每一个的一侧上。在一些实例中，桨型板113中的每一个的一侧可以包括空腔基底1111。在一些实例中，桨型板113与引线112之间的厚度差可以对应于空腔111中的每一个的深度。在一些实例中，桨型板113可以包括从空腔基底 1111到衬底110的侧面110B的厚度，所述厚度为衬底110的厚度的约40％至70％，例如衬底110的厚度的约50％。桨型板113和引线112可以彼此成一体或整体式的，由衬底110的单片材料限定。
图2D示出在制造的后期阶段的电子装置100的平面图和截面图。在图2D中所示的实例中，可以将界面140提供为在位于空腔111中的每一个内的桨型板113上，例如空腔基底1111上的一个或多个层。在一些实例中，界面140可以通过无电极镀覆或电镀形成，或者可以通过喷射或涂覆沉积。在一些实例中，界面140可以包括导电材料，例如银、金、铜、铂、锡、镍、钯、钛或钨。在一些实例中，界面140可以包括一层或多层镀层、焊接材料、导电裸片附接膏或膜、导电粘合剂或烧结材料。例如，界面140可以包括由一层焊料或烧结材料(例如，分散在例如丙酮或酒精的牺牲粘结剂中的金或铜颗粒)覆盖的空腔基底1111上的一层镀层(例如，银镀层)。界面140可以提供电子组件120与衬底110之间的电触点。
图2E示出在制造的后期阶段的电子装置100的截面图。在图2E中所示的实例中，电子组件120可以通过界面140与衬底110耦合。电子组件120可以接纳在空腔111中的每一个中。电子组件120可以包括具有第一端子121和第二端子122的前侧，以及具有第三端子123的后侧。电子组件120可以附接在桨型板113上，其中第三端子123通过界面140耦合到空腔基底1111。在例如其中第三端子123和空腔基底1111包括相同金属类型的一些实例中，界面140可以表示直接金属到金属结(例如，铜-铜结)，其中第三端子123和空腔基底1111的金属扩散到彼此中。电子组件120可以附接到桨型板 113上以允许第一端子121和第二端子122面向上。在一些实例中，可以暴露第一端子 121和第二端子122。
电子组件120可以包括或称为一个或多个裸片、芯片或封装。在一些实例中，电子组件120可以包括半导体裸片、半导体芯片或半导体封装，例如芯片级封装。电子组件 120可以包括例如半导体材料，例如硅。电子组件120可以包括无源元件或有源元件，例如一个或多个晶体管。在一些实例中，电子组件120可以包括电源装置。在一些实例中，电子组件120可以包括存储器装置、数字信号处理器(DSP)、微处理器、网络处理器、电源管理处理器、音频处理器、射频(RF)电路、无线基带片上系统(SoC)处理器、传感器，或专用集成电路(ASIC)。
在一些实例中，电子组件120的高度可以对应于或可以类似于空腔111的深度。在一些实例中，电子组件120的第一端子121和第二端子122可以与引线112或与衬底 110的侧面110A基本上共面。在一些实例中，电子组件120的第一端子121和第二端子122可以通过引线112或衬底110的侧面110A伸出。
第一端子121可以位于电子组件120的前侧处，并且可以包括或称为衬垫、接合衬垫、连接盘、布线层或金属层。在一些实例中，第一端子121可以称为源极端子。第一端子121可以包括导电材料，例如铜(Cu)、铝(Al)、钯(Pd)、钛(Ti)、钨(W)、钛 /钨、镍(Ni)、金(Au)，或银(Ag)。可以将第一端子121提供为电子组件120与外部组件之间的电触点。
第二端子122可以位于电子组件120的前侧处，并且可以与第一端子121横向地间隔开。第二端子122可以包括或称为衬垫、接合衬垫、连接盘、布线层或金属层。在一些实例中，第二端子122可以称为栅极端子。第二端子122可以包括导电材料，例如铜 (Cu)、铝(Al)、钯(Pd)、钛(Ti)、钨(W)、钛/钨、镍(Ni)、金(Au)，或银(Ag)。可以将第二端子122提供为电子组件120与外部组件之间的电触点。
第三端子123可以位于电子组件120的后侧处。在一些实例中，第三端子123可以包括或称为背垫金属，并且可以覆盖电子组件120的大部分后侧。第三端子123可以包括或称为衬垫、接合衬垫、连接盘、布线层或金属层。在一些实例中，第三端子123可以称为漏极端子。在一些实例中，电子组件120的漏极123可以电耦合到桨型板113和引线112。第三端子123可以包括一个或多个导电材料层，例如铜(Cu)、铝(Al)、钯 (Pd)、钛(Ti)、钨(W)、钛/钨、镍(Ni)、金(Au)、银(Ag)，或铬(Cr)、钒(V)，或例如Ti/Ni/Ag、Ti/Ni/Au，或Cr/NiV/Ag的组合。可以将第三端子123提供为电子组件120与衬底110之间的电触点。
图2F示出在制造的后期阶段的电子装置100的截面图。在图2F中所示的实例中，装置包封物130可以包封衬底110的侧面110A或侧面110B。在一些实例中，装置包封物130可以填充在衬底110的侧面110A处的空腔111或凹槽110D。装置包封物130可以使引线112暴露。在一些实例中，装置包封物130可以与引线112基本上共面。装置包封物130可以覆盖安装在空腔111中的每一个内的电子组件120的侧边，同时暴露电子组件120的前侧。装置包封物130可以在电子组件120的前侧处暴露第一端子121和第二端子122。在一些实例中，装置包封物130可以与电子组件120的前侧基本上共面。在一些实例中，装置包封物130可以完全包封衬底110的侧面110B。在一些实例中，装置包封物130不包封衬底110的侧面110B。
装置包封物130可以包括或称为模制材料、模制化合物、预浸料材料，或树脂。在一些实例中，装置包封物130可以包括填料增强聚合物、聚合物复合材料、环氧树脂、具有填料的环氧树脂、具有填料的环氧丙烯酸酯，或硅酮树脂。装置包封物130可以通过各种工艺中的任一种形成，所述工艺包含例如压缩成型工艺、真空层压工艺、液相包封物成型工艺，或层压工艺。在一些实例中，装置包封物130可以为电子组件120提供保护，以免受外部元件或环境暴露的影响。
图2G示出在制造的后期阶段的电子装置100的截面图。图2I示出电子装置100的截面图和仰视图。在图2G中所示的实例中，镀层150可以设置在引线112上，或电子组件120的第一端子121和第二端子122上。在一些实例中，镀层150可以形成于引线 112、第一端子121和第二端子122上，并且可以通过装置包封物130暴露。镀层150可以使用例如无电极镀覆或电镀形成。在一些实例中，镀层150可以包括例如锡、镍、钯、钛或钨的导电材料。在一些实例中，镀层150可以防止引线112的暴露部分氧化。在一些实例中，外部互连件或外部组件可以电耦合到镀层150。可以将镀层150提供为引线 112与外部互连件或外部组件之间的电触点。还可以将镀层150提供为第一端子121和第二端子122与外部互连件或外部组件之间的电触点。
在图2G中所示的实例中，可以执行用于分离衬底110的切单工艺。在一些实例中，可以使用例如锯片或激光束的工具执行切单工艺以将衬底110彼此分离。在一些实例中，工具可以沿着如虚线所示的边界线切割装置包封物130和衬底110。切单工具可以在穿过凹槽110D时切割装置包封物130和衬底110，并且如图2I中所示，可以暴露桨型板 113的侧边。在图2I中所示的实例中，可以完成包括衬底110、电子组件120、装置包封物130，以及镀层140和150的电子装置100。在一些实例中，切单工具可以沿着凹槽110D和开口110C切穿衬底110，这可以有助于切单工艺，因为需要通过切单工具沿着凹槽110D和开口110C切穿更少的衬底材料。
在一些实例中，可以穿过凹槽110D在虚线处执行切单，从而产生如图2I中所示的单独电子装置100，其中引线112处于每个电子装置100的相对侧(例如，一条或多条引线112处于电子组件120的一侧，并且另一条或多条引线112处于电子组件120的相对侧)。
在一些实例中，可以邻近于电子组件120穿过空腔111在虚线处执行切单，从而产生如图2J中所示的单独电子装置100′，其中一条或多条引线112处于电子装置100′的一侧，但没有引线112处于电子装置100′的相对侧。在产生电子装置100′的一些实例中，引线112或凹槽110D不需要形成于图2G的两个电子组件120之间，并且替代地两个电子组件120可以设置在单个空腔111中，其中空腔111中的包封物130在两个电子组件120之间。
任选地，如图2H处所示，衬底110可以包含可湿性侧1121，并且可以沿着可湿性侧1121执行切单工艺。例如可湿性侧1121的可湿性侧可以包括或称为凹槽或类似于凹槽，例如凹槽110D，并且包括涂覆其暴露表面的可湿性材料，例如镀层150。在一些实例中，可湿性侧1121可以通过暴露引线112的侧边的部分来形成。当形成可湿性侧1121 时，可以移除引线112之间的装置包封物130的部分。在一些实例中，可湿性侧1121可以通过使用蚀刻移除引线112的侧边的部分或引线112之间的装置包封物130的部分来形成。在一些实例中，可湿性侧1121可以形成于位于衬底110的边缘处的引线112处，以及位于边界线处的引线112处。在一些实例中，镀层150可以延伸到由可湿性侧1121 暴露的引线112的侧边。在一些实例中，可湿性侧1121可以包含竖直侧部分和水平侧部分。镀层150可以覆盖与可湿性侧1121相邻的暴露且不含装置包封物130的引线112 的端部，包含覆盖竖直侧部分和水平侧部分。
类似于图2G，在一些实例中，可以穿过可湿性侧1121在虚线处执行切单，从而产生单独电子装置101，其中一条或多条引线112处于电子装置101的相对侧(例如，一条或多条引线112处于电子组件120的一侧，并且另一条或多条引线112处于电子组件 120的相对侧)。
在一些实例中，可以邻近于电子组件120穿过空腔111在虚线处执行切单，从而产生单独电子装置101′，其中一条或多条引线112处于电子装置101′的一侧，但没有引线 112处于电子装置101′的相对侧。在产生电子装置101′的一些实例中，引线112或可湿性侧1121不需要形成于图2H的两个电子组件120之间，并且替代地两个电子组件120 可以设置在单个空腔111中，其中空腔111中的包封物130在两个电子组件120之间。
图2J示出实例电子装置100′的截面图和平面图。图2J中所示的实例示出可以如何通过经由空腔111中的包封物130沿着图2G或图2H的切单虚线切单来实现在电子装置100′的一侧具有一条或多条引线112，但在相对侧没有引线的电子装置100′。所得电子装置100′的尺寸可以小于图2I中所示的电子装置100的版本。
图3A到3B示出用于制造实例电子装置100的实例方法的截面图或平面图。在一些实例中，图3A到3B可以对应于或可以替代图2A到2C的阶段，并且类似于针对图 2D到2I描述的组装方法可以从图3B继续。
图3A示出在制造的初始阶段的电子装置100的平面图和截面图。在图3A中所示的实例中，可以制备包括空腔111、引线112和桨型板113的衬底110。在一些实例中，衬底110可以通过挤压成形或通过冲压形成为具有各种厚度。例如，其中引线112可以形成为具有较大厚度的衬底110的部分，以及其中桨型板113可以形成为具有较小厚度的衬底110的部分。在一些实例中，通过推动衬底材料，例如金属材料，例如铜、铜合金、镍、镍合金、铁或铁镍合金穿过具有所需形状的截面的裸片孔，衬底110可以形成为具有引线112、桨型板113和空腔111。空腔111可以通过桨型板113的顶部部分以及引线112的侧边限定。在一些实例中，衬底110可以包括或称为引线框架或双规格引线框架。通过挤压成形形成的衬底110允许跳过用于形成空腔111的过程，因此可以简化制造工艺。
图3B示出在制造的后期阶段的电子装置100的截面图。在图3B中所示的实例中，开口110C可以通过图案化或冲压工艺形成于衬底110中。开口110C可以形成为穿过衬底110。在一些实例中，在执行图3B的图案化工艺之后，可以通过执行图2D到2I中所示的过程来形成电子装置100。
图4示出实例电子装置200的截面图。在图4中所示的实例中，电子装置200可以包括衬底110、电子组件120、装置包封物130，以及镀层140和150。
在本实例中，装置包封物130可以暴露衬底110的侧面110B。在一些实例中，形成装置包封物130，而从不覆盖衬底110的侧面110B。在一些实例中，电子装置200可以通过从图1中所示的电子装置100移除覆盖衬底110的侧面110B的包封物130来形成。在一些实例中，可以通过蚀刻或研磨来移除位于衬底110的侧面110B上的包封物130。在一些实例中，装置包封物130可以位于衬底110的空腔111中以包封电子组件120的侧边，同时暴露衬底110的侧面110A和110B以及电子组件120的前侧。在一些实例中，衬底110的侧面110B可以保持暴露以释放从电子组件120产生的热量。
图5示出实例电子装置300的截面图。在图5中所示的实例中，电子装置300可以包括衬底110、电子组件120、装置包封物130、镀层140和150以及散热片360。
在一些实例中，电子装置300可以包括与先前描述的电子装置200的那些元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在本实例中，电子装置 300可以包括电子装置200以及耦合到电子装置200的散热片360。
在一些实例中，散热片360可以包括或称为散热器，并且可以包括高导热材料，例如铜或铝。散热片360可以增加在高温(例如，高于175℃)下可操作的电子装置300 的热容量。在一些实例中，散热片360的面积可以基本上对应于衬底110的面积，使得散热片360的侧壁可以与电子装置200的周边或侧壁相邻或基本上共面。在一些实例中，散热片360的面积可以小于衬底110的面积，使得散热片360的一个或多个侧壁可以凹入电子装置200的周边内，或使得散热片360的一个或多个侧壁可以与衬底110的侧面110B形成台阶。在一些实例中，散热片360可以用于将从电子组件120产生的热量释放到环境。散热片360可以附接到衬底110的侧面110B。在一些实例中，散热片 360可以使用界面材料361附接到衬底110的侧面110B。散热片360可以具有约200μm 或更多的厚度。
在一些实例中，界面材料361可以包括或称为粘合剂、热界面材料、粘合膜，或粘合带。在一些实例中，界面材料361可以包括热固性粘合剂、可光固化粘合剂，或不可固化粘合剂(例如，橡胶类粘合剂、丙烯酸类粘合剂、乙烯基烷基醚类粘合剂、硅类粘合剂、聚酯类粘合剂、聚酰胺类粘合剂或聚氨酯类粘合剂)。在一些实例中，界面材料361 可以包括导电材料，例如焊料、含有金属的膏，或烧结材料。在一些实例中，界面材料 361可以在材料或结构方面类似于界面140。在一些实例中，界面材料361可以将从衬底110产生的热量传递到散热片360。
在一些实例中，散热片360可以与衬底200的与空腔111相对的侧面110B耦合，并且任选地可以包含涂层362以覆盖散热片360的部分。在一些实例中，涂层362可以覆盖散热片360的侧壁。在一些实例中，涂层362可以覆盖散热片360的顶侧。在一些实例中，涂层362可以延伸以覆盖衬底200的侧面110B的部分。在一些实例中，涂层 362可以包括导电材料或绝缘材料。例如，涂层362可以包括导电材料，例如锡、镍、钯、钛或钨，或绝缘材料，例如模制化合物、环氧树脂、聚合物、聚酰亚胺(PI)、聚丙烯(PP)，或聚乙烯(PE)。在一些实例中，涂层362可以防止散热片360氧化。在一些实例中，涂层362可以防止散热片360和外部组件彼此电接触。在一些实例中，涂层362 可以使用镀层、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、薄片层合、印刷、模制、旋涂、喷涂、烧结或蒸发形成。
图6示出实例电子装置400的截面图。在图6中所示的实例中，电子装置400可以包括衬底410、电子组件120、装置包封物130，以及镀层140和150。
衬底410可以包括空腔411、引线412和桨型板413。空腔411可以包括空腔基底4111和空腔壁4112。针对电子装置100呈现栅极向下配置，其中电子组件120的栅极 122面向下或背对衬底410，如图6中所示。在一些实例中，空腔411可以包括从空腔基底4111到空腔壁4112的有角度或有角过渡。
衬底410、装置包封物130，以及镀层140和150可以称为半导体封装或封装，并且可以为电子组件120提供保护以免受外部元件或环境暴露影响。半导体封装可以提供外部组件与电子组件120之间的电耦合。
图7A到7H示出用于制造实例电子装置400的实例方法的截面图或平面图。图7A 示出在制造的早期阶段的电子装置400的平面图和截面图。在一些实例中，在图7A的阶段中的特征或元件可以类似于在图2A的阶段中的对应特征或元件。在图7A中所示的实例中，可以制备具有侧面110A和与侧面110A相对的第二侧面110B的原始衬底110′。原始衬底110′可以通过后续处理过渡成衬底410或称为衬底410。
图7B示出在制造的后期阶段的电子装置400的平面图和截面图。在一些实例中，在图7B的阶段中的特征或元件可以类似于在图2B的阶段中的对应特征或元件。在图7B中所示的实例中，开口110C可以通过图案化工艺或冲压或压印工艺形成于原始衬底 110′中。在一些实例中，开口110C可以通过以下方式形成：通过用冲压工具或冲压模压印或冲压原始衬底110′移除原始衬底110′的部分。
图7C示出在制造的后期阶段的电子装置400的平面图和截面图。在一些实例中，在图7C的阶段中的特征或元件可以类似于在图2C的阶段中的对应特征或元件。在图 7C中所示的实例中，空腔411可以形成于衬底410的侧面410A处。在一些实例中，空腔411可以通过压印或部分地冲压衬底410的侧面410A来形成。例如，衬底410可以放置于压印模上，然后使用冲压压印，因此衬底410的部分向下移位以形成空腔411。空腔411中的每一个可以提供可以安装电子组件120的空间。空腔411可以包括空腔基底4111和空腔壁4112。空腔基底4111可以是安装电子组件120的侧面。在一些实例中，空腔基底4111可以是桨型板413的表面。可以通过面向空腔基底4111的引线412 的侧边限定空腔壁4112。在一些实例中，可以限定空腔壁4112，而衬底410的部分由于冲压的动作而向下移位。在一些实例中，空腔壁4112可以基本上垂直于空腔基底4111，或者可以相对于空腔基底4111形成钝角。
在图7C中所示的实例中，包括空腔411、引线412和桨型板413的衬底410可以通过压印或部分地冲压衬底410形成。在一些实例中，引线412、桨型板413和空腔411 可以同时通过压印或部分地冲压形成。引线412和桨型板413可以彼此电耦合。在一些实例中，衬底410可以包括或称为引线框架或压印的引线框架。
引线412可以从桨型板413伸出。引线412可以由与衬底410相同的材料，例如铜制成。可以将引线412提供为衬底410与外部组件之间的电耦合路径。引线412可以位于安装电子组件120的空腔411外部。引线412可以与空腔411和桨型板413同时形成。在一些实例中，引线412可以是部分且不由冲压按压。在一些实例中，引线412可以具有与桨型板413的厚度类似的厚度。在一些实例中，桨型板413与引线412之间的高度差可以对应于空腔411中的每一个的深度。桨型板413和引线412可以彼此成一体，由衬底410的单片材料限定。
图7D示出在制造的后期阶段的电子装置400的平面图和截面图。在一些实例中，在图7D的阶段中的特征或元件可以类似于在图2D的阶段中的对应特征或元件。在图 7D中所示的实例中，界面140可以设置在空腔411内的桨型板413上，例如空腔基底 4111上。
图7E示出在制造的后期阶段的电子装置100的截面图。在一些实例中，在图7E的阶段中的特征或元件可以类似于在图2E的阶段中的对应特征或元件。在图7E中所示的实例中，电子组件120可以通过界面140与衬底410耦合。电子组件120可以接纳在空腔411中的每一个中。电子组件420可以包括具有第一端子121和第二端子122的前侧，以及具有第三端子123的后侧。电子组件120可以附接在桨型板413上，其中第三端子123耦合到界面140。电子组件120可以附接到桨型板113上以允许第一端子121 和第二端子122面向上。在一些实例中，可以暴露第一端子121和第二端子122。
图7F示出在制造的后期阶段的电子装置400的截面图。在一些实例中，在图7F的阶段中的特征或元件可以类似于在图2F的阶段中的对应特征或元件。在图7F中所示的实例中，装置包封物130可以包封衬底410的侧面410A和410B。在一些实例中，装置包封物130可以填充在衬底410的侧面410A处的空腔411。装置包封物130可以使引线412暴露在衬底410的侧面410A处。在一些实例中，装置包封物130可以与衬底410 的侧面410A处的引线412基本上共面。装置包封物130可以覆盖安装在空腔411中的每一个内的电子组件120的侧边，同时暴露电子组件120的前侧。在一些实例中，装置包封物130可以完全包封衬底410的侧面410B。
图7G示出在制造的后期阶段的电子装置400的截面图。图7H示出电子装置400 的截面图和仰视图。在一些实例中，在图7G到7H的阶段中的特征或元件可以类似于在图2G到2I的阶段中的对应特征或元件。在图7G中所示的实例中，镀层150可以形成于引线412上，或电子组件120的第一端子121和第二端子122上。在一些实例中，镀层150可以防止引线412的暴露部分氧化。在一些实例中，可以将镀层150提供为引线412与外部互连件或外部组件之间的电触点。
在图7G中所示的实例中，可以执行用于分离衬底410的切单工艺。在一些实例中，可以使用例如金刚石刀片或激光束的锯切工具执行切单工艺以将衬底410彼此分离。在一些实例中，锯切工具可以沿着例如虚线的边界线切割装置包封物130和衬底410。如图7H中所示，可以暴露引线412的侧边。在一些实例中，与相对于图2H描述的过程类似的过程可以用于提供电子装置400的可湿性侧1121。在图7H中所示的实例中，可以完成包括衬底410、电子组件120、装置包封物130，以及镀层140和150的电子装置 400。
图8示出实例电子装置500的截面图。在图8中所示的实例中，电子装置500可以包括衬底510、电子组件120、装置包封物130，以及镀层140和150。
衬底510可以包括空腔511、引线512、桨型板513和迹线514。空腔511可以包括空腔基底5111和空腔壁5112。针对电子装置500呈现栅极向下配置，其中电子组件120 的栅极122面向上或面向衬底510，如图5中所示。在一些实例中，栅极向上配置可以称为内部栅极配置。在一些实例中，桨型板513可以与引线121耦合，并且迹线514可以与引线122耦合。端子123可以暴露在衬底510的空腔侧处。在一些实例中，装置包封物130可以在迹线514与桨型板513之间。
衬底510、装置包封物130，以及镀层140和150可以称为半导体封装或封装，并且可以为电子组件120提供保护以免受外部元件或环境暴露影响。半导体封装可以提供外部组件与电子组件120之间的电耦合。
图9A到9J示出用于制造实例电子装置500的实例方法的截面图或平面图。在一些实例中，在图9的阶段中的特征或元件可以类似于在图2的阶段中的对应特征或元件。
图9A示出在制造的初始阶段的电子装置500的平面图和截面图。在一些实例中，在图9A的阶段中的特征或元件可以类似于在图2A的阶段中的对应特征或元件。在图 9A中所示的实例中，可以制备具有第一侧面110A和与第一侧面110A相对的第二侧面 110B的原始衬底110′。原始衬底110′可以通过后续处理过渡成衬底510或称为衬底510。
图9B示出在制造的后期阶段的电子装置500的平面图和截面图。在一些实例中，在图9B的阶段中的特征或元件可以类似于在图2B的阶段中的对应特征或元件。在图 9B中所示的实例中，开口110C可以形成于原始衬底110′中。在一些实例中，可以通过蚀刻原始衬底110′的部分来形成开口110C。在一些实例中，可以将一个或多个开口110C 图案化以隔离衬底510的相邻部分，或限定导电路径，例如迹线514。
图9C示出在制造的后期阶段的电子装置500的平面图和截面图。在一些实例中，在图9C的阶段中的特征或元件可以类似于在图2C的阶段中的对应特征或元件。在图 9C中所示的实例中，空腔511可以形成于衬底510的侧面110A处。在一些实例中，空腔511可以通过部分地蚀刻衬底510的侧面110A来形成。在一些实例中，空腔511可以包括与先前描述的空腔111的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。空腔511可以形成于桨型板513和迹线514上。在一些实例中，空腔 511中的每一个可以包括空腔基底5111和空腔壁5112。空腔基底5111可以是安装电子组件120的侧面。在一些实例中，空腔基底5111可以限定桨型板513的表面以及迹线 514的表面。可以通过面向空腔基底5111的引线512的侧边限定空腔壁5112。
在一些实例中，凹槽110D可以通过部分地蚀刻衬底510来形成。在一些实例中，凹槽110D可以与空腔511同时形成。在一些实例中，凹槽110D可以限定引线512的侧边。在一些实例中，凹槽110D可以有助于切单工艺。
在图9C中所示的实例中，包括空腔511、引线512、桨型板513和迹线514的衬底 510可以通过部分地蚀刻衬底510形成。在一些实例中，衬底510可以包括或称为引线框架或蚀刻的引线框架。
在一些实例中，引线512可以包括与先前描述的引线112的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。引线512可以从桨型板513和迹线514 伸出。在一些实例中，位于桨型板513上的引线512以及位于迹线514上的引线512可以彼此电断开。可以将引线512提供为衬底510与外部组件之间的电耦合路径。在一些实例中，衬底510可以包含在空腔511的一侧上与迹线514耦合的引线512，以及在空腔511的另一侧上或空腔511的同一侧上与桨型板513耦合的多条引线512。当例如在图9E中所示电子组件120处于空腔511中时，与迹线514耦合的引线512以及与桨型板513耦合的多条引线512可以处于电子组件120的不同侧边处，或电子组件的相同侧边处。
在一些实例中，桨型板513可以包括与先前描述的桨型板113的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。电子组件120的部分可以安装在桨型板513上。在一些实例中，桨型板513的部分可以限定空腔基底5111的部分。桨型板513可以通过开口110C与迹线514分离。在一些实例中，桨型板513的面积可以大于迹线514的面积。
在一些实例中，迹线514可以包括或称为岛状物。电子组件120的部分可以安装在迹线514上。迹线514的部分可以限定空腔基底5111的部分。迹线514可以通过开口 110C与桨型板513分离。一条或多条引线512可以形成于迹线514中的每一个上。在一些实例中，为了缩短图案化的开口110C的路径，迹线514可以形成于衬底510的边缘处。在一些实例中，迹线514中的每一个的面积可以小于桨型板513的中的每一个。
图9D示出在制造的后期阶段的电子装置500的平面图和截面图。在一些实例中，在图9D的阶段中的特征或元件可以类似于在图2D的阶段中的对应特征或元件。在图 9D中所示的实例中，界面140可以形成于位于空腔511内的桨型板513和迹线514上。在一些实例中，界面140可以形成于空腔基底5111上。由于开口110C中的每一个形成于桨型板513中的每一个与迹线514中的每一个之间，因此界面140的面积可以小于电子组件120。
图9E示出在制造的后期阶段的电子装置500的截面图。在一些实例中，在图9E的阶段中的特征或元件可以类似于在图2E的阶段中的对应特征或元件。在图9E中所示的实例中，电子组件120可以附接到界面140。在一些实例中，电子组件120可以通过界面材料附接到界面140。电子组件120可以安装在桨型板513和迹线514上，并且可以接纳在空腔511中。在一些实例中，大部分电子组件120可以位于桨型板513上，并且电子组件120的部分可以跨越开口110C位于迹线514上。
电子组件120可以接纳在空腔511中，使得第一端子121和第二端子122接触界面140并且使得第三端子123背对衬底510。第一端子121可以电耦合到桨型板513的界面140。在一些实例中，电子组件120的源极121可以电耦合到桨型板513。在一些实例中，可以将第一端子121提供为电子组件120与衬底510之间的电触点。第二端子122 可以电耦合到迹线514的界面140。在一些实例中，电子组件120的栅极122可以电耦合到迹线514。在一些实例中，可以将第二端子122提供为电子组件120与衬底510之间的电触点。第三端子123可以从衬底510暴露。在一些实例中，可以将第三端子123 提供为电子组件120与外部组件之间的电触点。
图9F示出在制造的后期阶段的电子装置500的截面图。在一些实例中，在图9F的阶段中的特征或元件可以类似于在图2F的阶段中的对应特征或元件。在图9F中所示的实例中，装置包封物130可以包封衬底510的侧面510A或510B。在一些实例中，装置包封物130可以填充形成于衬底110上的空腔511、开口110C和凹槽110D。装置包封物130可以使引线512暴露。在一些实例中，装置包封物130可以与引线512基本上共面。装置包封物130可以覆盖安装在空腔511中的每一个内的电子组件120的侧边，同时暴露电子组件120的后侧。装置包封物130可以在电子组件120的后侧处暴露第三端子123。在一些实例中，装置包封物130可以与电子组件120的后侧基本上共面。在一些实例中，装置包封物130可以完全包封衬底110的侧面510B。在一些实例中，装置包封物130不包封衬底110的侧面510B。
图9G到9J示出在制造的后期阶段的电子装置500的截面图。在一些实例中，在图9G到9J的阶段中的特征或元件可以类似于在图2G到2J的阶段中的对应特征或元件。在图9G中所示的实例中，镀层150可以形成于引线512和第三端子123上。在一些实例中，镀层150可以形成于引线512和第三端子123上，并且通过装置包封物130暴露。在一些实例中，镀层150可以防止引线512的暴露部分氧化。可以将镀层150提供为引线512与外部互连件或外部组件之间的电触点。可以将镀层150提供为第三端子 123与外部互连件或外部组件之间的电触点。
在图9G中所示的实例中，可以执行用于分离衬底510的切单工艺。在一些实例中，锯切工具可以沿着例如虚线的边界线切割装置包封物130和衬底510。锯切工具可以在穿过凹槽110D时切割装置包封物130和衬底510，并且如图9I中所示，可以暴露桨型板513的侧边以及迹线514的侧边。因此，可以完成包括衬底510、电子组件120、装置包封物130，以及镀层140和150的电子装置500。
在一些实例中，可以穿过凹槽110D在虚线处执行切单，从而产生如图9I中所示的单独电子装置500，其中引线512处于电子装置500的相对侧(例如，一条或多条引线 512处于电子组件120的一侧，并且另一条或多条引线512处于电子组件120的相对侧)。
在一些实例中，可以邻近于电子组件120穿过空腔511中的包封物130在虚线处执行切单，从而产生如图9J中所示的单独电子装置500′，其中一条或多条引线510处于电子组件120的一侧，但没有引线处于相对侧。在产生电子装置500′的一些实例中，引线 512或凹槽110D不需要形成于图9G的两个电子组件120之间，并且替代地两个电子组件120可以设置在单个空腔511中，其中空腔511中的包封物130在两个电子组件120 之间。
任选地，如图9H中所示，可以在形成可湿性侧5121之后执行切单工艺。在一些实例中，可湿性侧5121可以包括与先前描述的可湿性侧1121的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，镀层150可以形成于由可湿性侧5121暴露的引线512的侧边上。
类似于图9G，在一些实例中，可以穿过可湿性侧5121在虚线处执行切单，从而产生单独电子装置501，其中引线512处于电子装置501的相对侧(例如，一条或多条引线512处于电子组件120的一侧，并且另一条或多条引线512处于电子组件120的相对侧)。
在一些实例中，可以邻近于电子组件120穿过空腔511中的包封物130在虚线处执行切单，从而产生单独电子装置501′，其中一条或多条引线512处于电子装置501′的一侧，但没有引线512处于电子装置501′的相对侧。在产生电子装置501′的一些实例中，引线512或可湿性侧5121不需要形成于图9H的两个电子组件120之间，并且替代地两个电子组件120可以设置在单个空腔511中，其中空腔511中的包封物130在两个电子组件120之间。
图9J示出实例电子装置500′的截面图。图9J中所示的实例示出可以如何通过经由空腔511中的包封物130沿着图9G或图9H的切单虚线切单来实现在电子装置500′的一侧具有一条或多条引线512，但在相对侧没有引线的电子装置500′(类似于图2J的装置100′)。所得电子装置500′的尺寸可以小于图9I中所示的电子装置500的版本。
图10示出实例电子装置600的截面图。在图10中所示的实例中，电子装置600可以包括衬底610、电子组件120、装置包封物130，以及镀层140和150。
衬底610可以包括空腔611、引线612、桨型板613、迹线614以及衬底包封物615。空腔611可以包括空腔基底6111和空腔壁6112。针对电子装置600呈现栅极向下配置，其中电子组件120的栅极122面向上或面向衬底610，如图6中所示。在一些实例中，衬底包封物615可以在迹线614与桨型板613之间。装置包封物130可以接触与空腔 611相对的衬底610的侧面并且接触衬底包封物615。
在一些实例中，衬底610可以包括与先前描述的衬底510的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在本实例中，衬底610可以包括位于衬底510的开口中，例如在桨型板613与迹线614之间的衬底包封物615。
衬底610、装置包封物130，以及镀层140和150可以称为半导体封装或封装，并且可以为电子组件120提供保护以免受外部元件或环境暴露影响。半导体封装可以提供外部组件与电子组件120之间的电耦合。
图11A到11K示出用于制造实例电子装置600的实例方法的截面图或平面图。在一些实例中，在图11的阶段中的特征或元件可以类似于在图2的阶段中的对应特征或元件。
图11A示出在制造的初始阶段的电子装置600的平面图和截面图。在一些实例中，在图11A的阶段中的特征或元件可以类似于在图2A或图9A的阶段中的对应特征或元件。在图11A中所示的实例中，可以制备具有第一侧面110A和与第一侧面110A相对的第二侧面110B的原始衬底110′。原始衬底110′可以通过后续处理过渡成衬底610或称为衬底610。
图11B示出在制造的后期阶段的电子装置600的平面图和截面图。在一些实例中，在图11B的阶段中的特征或元件可以类似于在图2B或图9B的阶段中的对应特征或元件。在图11B中所示的实例中，开口110E可以通过图案化工艺形成于原始衬底110′的侧面110B处。开口110E可以通过部分地蚀刻到原始衬底110′的侧面110B中而形成为凹槽。在一些实例中，开口110E可以包括与先前描述的凹槽110D的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，开口110E可以包括与相对于图9B描述的开口110C相似的布局。
图11C示出在制造的后期阶段的电子装置600的平面图和截面图。在图11C中所示的实例中，衬底包封物615可以形成于开口110E中。衬底包封物615可以填充开口 110E。在一些实例中，衬底包封物615可以包括与先前描述的装置包封物130的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，衬底包封物可以是与包封物130相同或相似的材料。在一些实例中，衬底包封物615可以包括有机介电引线框架树脂，并且包封物130可以包括模制化合物。在一些实例中，包封物130和衬底包封物615可以使用不同的介电材料在单独的独立工艺中形成。在一些实例中，衬底包封物615可以与原始衬底110′的侧面110B基本上共面，或衬底包封物615 可以暴露原始衬底110′的侧面110B。在一些实例中，衬底包封物615可以延伸以覆盖原始衬底110′的侧面110B。
图11D示出在制造的后期阶段的电子装置600的平面图和截面图。在一些实例中，在图11D的阶段中的特征或元件可以类似于在图2C或图9C的阶段中的对应特征或元件。在图11D中所示的实例中，空腔611可以形成于衬底610的侧面610A处。在一些实例中，空腔611可以通过部分地蚀刻衬底610的侧面610A来形成。与开口110E竖直对准的空腔611的部分可以暴露形成于开口110E中的衬底包封物615。在一些实例中，衬底包封物615可以与空腔基底6111共面。
在一些实例中，凹槽110D可以通过部分地蚀刻衬底610来形成。在一些实例中，凹槽110D可以与空腔611同时形成。在一些实例中，凹槽110D可以限定引线612的侧边。在一些实例中，凹槽110D可以有助于切单工艺。
在图11D中所示的实例中，包括空腔611、引线612、桨型板613、迹线614、开口110E、凹槽110D和衬底包封物615的衬底610可以通过部分地蚀刻衬底610形成。在一些实例中，衬底610可以包括或称为引线框架、蚀刻的引线框架或预模制的引线框架。
在一些实例中，引线612可以包括与先前描述的引线112或512的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。引线612可以从桨型板613和迹线614伸出。在一些实例中，位于桨型板613上的引线612以及位于迹线614上的引线612可以彼此电断开。可以将引线612提供为衬底610与外部组件之间的电耦合路径。
在一些实例中，桨型板613可以包括与先前描述的桨型板113或513的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，桨型板613 的部分可以限定空腔基底6111的部分。桨型板613可以通过衬底包封物615或开口110E 与迹线614分离。在一些实例中，桨型板613的面积可以大于迹线614的面积。
在一些实例中，迹线614可以包括与先前描述的迹线514的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。迹线614的部分可以限定空腔基底6111 的部分。迹线614可以通过衬底包封物615或开口110E与桨型板613分离。
图11E示出在制造的后期阶段的电子装置600的平面图和截面图。在一些实例中，在图11E的阶段中的特征或元件可以类似于在图2D或图9D的阶段中的对应特征或元件。在图11E中所示的实例中，界面140可以形成于位于空腔611中的桨型板613和迹线614上。在一些实例中，界面140可以形成于空腔基底6111上。
图11F示出在制造的后期阶段的电子装置600的截面图。在一些实例中，在图11F的阶段中的特征或元件可以类似于在图2E或图9E的阶段中的对应特征或元件。在图 11F中所示的实例中，电子组件120可以附接到界面140。电子组件120可以安装在桨型板613和迹线614上，并且可以接纳在空腔611中。在一些实例中，大部分电子组件 120可以位于桨型板613上，并且电子组件120的部分可以跨越开口110E位于迹线614 上。
电子组件120可以接纳在空腔611中，使得第一端子121和第二端子122接触界面140并且使得第三端子123背对衬底510。第一端子121可以电耦合到桨型板613的界面140。在一些实例中，电子组件120的源极121可以电耦合到桨型板613。第二端子 122可以电耦合到迹线614的界面140。在一些实例中，电子组件120的栅极122可以电耦合到迹线614。第三端子123可以从衬底610暴露。
图11G示出在制造的后期阶段的电子装置600的截面图。在一些实例中，在图11G的阶段中的特征或元件可以类似于在图2F或图9F的阶段中的对应特征或元件。在图 11G中所示的实例中，装置包封物130可以包封衬底510的侧面610A或610B。在一些实例中，装置包封物130可以填充形成于衬底610上的空腔611和凹槽110D。在一些实例中，装置包封物130可以形成于衬底包封物615与电子组件120的前侧之间。装置包封物130可以使引线612暴露。在一些实例中，装置包封物130可以与引线612基本上共面。装置包封物130可以覆盖安装在空腔611中的每一个内的电子组件120的侧边，同时暴露电子组件120的后侧。装置包封物130可以在电子组件120的后侧处暴露第三端子123。在一些实例中，装置包封物130可以与电子组件120的后侧基本上共面。在一些实例中，装置包封物130可以完全包封在衬底110的侧面610B上方。在一些实例中，装置包封物130不包封在衬底110的侧面610B上方。
图11H到11K示出在制造的后期阶段的电子装置600的截面图。在一些实例中，在图11H到11K的阶段中的特征或元件可以类似于在图2G到2J或图9G到9J的阶段中的对应特征或元件。在图11H中所示的实例中，镀层150可以形成于引线512和第三端子123上。在一些实例中，镀层150可以形成于引线512和第三端子123上，并且通过装置包封物130暴露。在一些实例中，镀层150可以防止引线612的暴露部分氧化。可以将镀层150提供为引线612与外部互连件或外部组件之间的电触点。可以将镀层150 提供为第三端子123与外部互连件或外部组件之间的电触点。
在图11H中所示的实例中，可以执行用于分离衬底610的切单工艺。在一些实例中，锯切工具可以沿着例如虚线的边界线切割装置包封物130和衬底610。锯切工具可以在穿过凹槽110D时切割装置包封物130和衬底610，并且如图11J中所示，可以暴露桨型板613的侧边以及迹线614的侧边。因此，可以完成包括衬底610、电子组件120、衬底包封物615、装置包封物130以及镀层140和150的电子装置600。
在一些实例中，可以穿过凹槽110D在虚线处执行切单以产生如图11J中所示的单独电子装置600，其中引线612处于电子装置600的相对侧。
在一些实例中，可以邻近于电子组件120穿过空腔611中的包封物130在虚线处执行切单，以产生如图11K中所示的单独电子装置600′，其中一条或多条引线612处于电子组件120的一侧，但没有引线处于相对侧。在产生电子装置600′的一些实例中，引线 612或凹槽110D不需要形成于图11G的两个电子组件120之间，并且替代地两个电子组件120可以设置在单个空腔611中，其中空腔611中的包封物130在两个电子组件 120之间。
任选地，如图11I中所示，可以在形成可湿性侧6121之后执行切单工艺。在一些实例中，可湿性侧6121可以包括与先前描述的可湿性侧1121的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，镀层可以形成于由可湿性侧6121暴露的引线612的侧边上。
类似于图11H，在一些实例中，可以穿过可湿性侧6121在虚线处执行切单，从而产生单独电子装置601，其中引线612处于电子装置601的相对侧(例如，一条或多条引线612处于电子组件120的一侧，并且另一条或多条引线612处于电子组件120的相对侧。
在一些实例中，可以邻近于电子组件120穿过空腔611中的包封物130在虚线处执行切单，从而产生单独电子装置601′，其中一条或多条引线612处于电子装置601′的一侧，但没有引线612处于电子装置601′的相对侧。在产生电子装置601′的一些实例中，引线612和可湿性侧6121不需要形成于图11H的两个电子组件120之间，并且替代地两个电子组件120可以设置在单个空腔611中，其中空腔611中的包封物130在两个电子组件120之间。
图11K示出实例电子装置600′的截面图。图11K中所示的实例示出可以如何通过经由空腔611中的包封物130沿着图11H或图11I的切单虚线切单来实现在电子装置 600′的一侧具有一条或多条引线612，但在相对侧没有引线的电子装置600′(类似于图2J 的装置100′或图9J的装置500′)。所得电子装置600′的尺寸可以小于图11J中所示的电子装置600的版本。
图12示出实例电子装置700的截面图。在图12中所示的实例中，电子装置700可以包括衬底610、电子组件120、装置包封物130、镀层140和150，以及涂层770。电子装置700可以类似于本文所描述的其它电子装置，例如电子装置600(图10到11)。
在本实例中，装置包封物130可以暴露衬底610的侧面610B以及衬底包封物615。在一些实例中，装置包封物130可以暴露与衬底610的侧面610B基本上共面的衬底包封物615的部分。在一些实例中，电子装置700可以通过从图10到11中所示的电子装置600移除覆盖衬底610的侧面610B的包封物130来形成。在一些实例中，可以通过蚀刻或研磨来移除位于衬底610的侧面610B上的包封物130。在一些实例中，桨型板 613的厚度也可以薄化，例如当从衬底610的侧面610B移除包封物130时。在一些实例中，装置包封物130可以形成于衬底610的空腔611中并且可以包封电子组件120的侧面，同时暴露衬底610的侧面610A和610B、衬底包封物615的部分，以及电子组件 120的第三端子123。
在一些实例中，涂层770可以形成于衬底610的暴露侧610B上。涂层770可以形成于桨型板613和迹线614上。在一些实例中，涂层770可以包括与先前描述的图5的涂层362的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，涂层770可以包括导电材料或绝缘材料。在一些实例中，涂层770可以防止桨型板613或迹线614氧化。在一些实例中，涂层770可以防止桨型板613或迹线 614电接触外部组件。
为了最大化热和电特性，相对于图1到12描述的电子装置可以被配置成最大化封装体积内的导电材料的量。为了促进此目标，使用连续的导电衬底，例如衬底110、410、510、610(而不是例如在引线框架与电子装置之间的固定夹)可以使在图1到12的相应电子装置中的导电材料的量可以为70％或更高。
应注意，为了简洁起见，在未明确地说明可湿性侧选项的情况下已示出或描述的示例性电子装置还可以被配置成包含或支持使用针对其它实例描述的类似可湿性侧结构或制造的可湿性侧选项。例如，电子装置200、300、400、700可以包括与相对于可湿性侧1121(图2H)、可湿性侧5121(图9H)、可湿性侧6121(图11I)或变化描述的那些特征类似的可湿性侧特征。
图13示出实例模块装置80的截面图。在图13中所示的实例中，模块装置80可以包括一个或多个电子装置800、一个或多个电子装置801、衬底810、衬底820、模块包封物830，以及一个或多个竖直互连件840或850。在一些实例中，具有堆叠的衬底810 和820的模块装置80可以包括或称为叠层封装(POP)装置。
电子装置800或801可以电耦合到衬底810或衬底820。在一些实例中，电子装置800或801可以耦合到衬底810的顶侧、衬底810的底侧、衬底820的顶侧，或衬底820 的底侧。
在一些实例中，电子装置800中的任一个可以类似于先前描述的电子装置100、200、 300、400、500、600或700中的任一个。在一些实例中，电子装置801可以包括一个或多个半导体裸片、半导体芯片或半导体封装。在一些实例中，电子组件801可以包括无源组件或有源组件。在一些实例中，电子组件801可以包括引线接合结构或倒装芯片接合结构。
衬底810可以包括导电结构811、衬底端子812和介电结构815。在一些实例中，导电结构811可以包括或称为一个或多个迹线、衬垫、端子、通孔、凸块下金属化(UBM)、导体、导电材料、导电图案、导电路径、导电层、重新分布层(RDL)、布线图案、迹线图案，或电路图案。衬底810可以具有在约100μm到约600μm的范围内的厚度。
例如，导电结构811可以包括导电材料，例如铜(Cu)、铝(Al)、钯(Pd)、钛(Ti)、钨(W)、钛/钨、镍(Ni)、金(Au)，或银(Ag)。导电结构811可以使用例如溅镀、无电极镀覆、电镀、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成。导电结构811的部分可以暴露于衬底810的顶侧和底侧。导电结构811可以跨越衬底810传递或重新分布信号、电流或电压。
衬底端子812可以耦合到导电结构811或者可以是导电结构811的一部分。在一些实例中，衬底端子812可以定位成暴露于衬底810的顶侧或底侧处。在一些实例中，衬底端子812可以包括或称为衬垫、连接盘、UBM、立柱或凸块。在一些实例中，电子装置800或801或竖直互连件840或850可以耦合到衬底端子812。衬底端子812可以提供衬底810与电子装置800或801之间，或衬底810与竖直互连件840或850之间的电接触。
介电结构815可以包括或称为一个或多个介电层、钝化层、阻焊层、核心层或预浸料层。在一些实例中，介电结构815可以包括电绝缘材料，例如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、模制材料、酚醛树脂、环氧树脂、硅酮或丙烯酸酯聚合物。在一些实例中，介电结构815可以通过各种工艺中的任一个，例如通过热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、薄片层合、印刷、旋涂、喷涂、烧结或蒸发形成。介电结构815可以为导电结构811提供保护以免受外部元件或环境暴露影响。在一些实例中，介电结构815可以将导电结构 811的部分暴露于衬底810的顶侧和底侧。
在一些实例中，衬底820可以包括与先前描述的衬底810的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。例如，衬底820可以包括导电结构821、衬底端子822和介电结构825，并且可以相应地类似于衬底810的导电结构811、衬底端子812和介电结构815。在一些实例中，衬底820可以安装在衬底810上或形成于衬底810上方。在一些实例中，衬底810或衬底820可以包括或称为层压衬底、预成型衬底或RDL衬底。
在一些实例中，衬底810或衬底820可以是预成型衬底。预成型衬底可以在附接到电子装置之前制造并且可以包括在相应导电层之间的介电层。导电层可以包括铜，并且可以使用电镀工艺形成。介电层可以是相对较厚的非光可限定层且可以以预成型膜形式而不是以液体形式附接，并且可以包含具有用于刚性或结构支撑的股线、织造物或其它无机颗粒等填料的树脂。由于介电层是非光可限定的，因此可以通过使用钻孔或激光来形成例如通孔或开口的特征。在一些实例中，介电层可以包括预浸材料或味之素堆积膜 (ABF)。预成型衬底可以包含永久性核心结构或载体，例如包括双马来酰亚胺三嗪(BT) 或FR4的介电材料，并且介电层和导电层可以形成于永久性核心结构上。在其它实例中，预成型衬底可以是无核心衬底并且省略永久性核心结构，并且可以在牺牲载体上形成介电层和导电层，所述牺牲载体在形成介电层和导电层之后且在附接到电子装置之前移除。预成型衬底可以称为印刷电路板(PCB)或层压衬底。可以通过半加成或改性半加成工艺形成此种预成型衬底。本公开中的其它衬底还可以包括预成型衬底。
在一些实例中，衬底810或衬底820可以是重新分布层(“RDL”)衬底。RDL衬底可以包括一个或多个导电重新分布层和一个或多个介电层，所述导电重新分布层和介电层(a)可以逐层形成于RDL衬底将电耦合到的电子装置上方，或(b)可以逐层形成于载体上方，所述载体可以在电子装置和RDL衬底耦合在一起之后完全移除或至少部分地移除。RDL衬底可以在圆形晶片上以晶片级工艺逐层制造为晶片级衬底，或在矩形或方形面板载体上以面板级工艺逐层制造为面板级衬底。RDL衬底可以以加成堆积工艺形成，所述加成堆积工艺可以包含一个或多个介电层与限定相应导电重新分布图案或迹线的一个或多个导电层交替堆叠，所述导电重新分布图案或迹线被配置成共同(a)将电迹线扇出电子装置的占用空间外，或(b)将电迹线扇入电子装置的占用空间内。可以使用例如电镀工艺或无电极镀覆工艺等镀覆工艺来形成导电图案。导电图案可以包括导电材料，例如铜或其它可镀覆金属。可以使用例如光刻工艺的光图案化工艺以及用于形成光刻掩模的光致抗蚀剂材料来制作导电图案的位置。RDL衬底的介电层可以利用可以包含光刻掩模的光图案化工艺来图案化，通过所述光刻掩模，光暴露于光图案期望的特征，例如介电层中的通孔。介电层可以由例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并恶唑(PBO)的光可限定的有机介电材料制成。此类介电材料可以液体形式旋涂或以其它方式涂布，而非以预成型薄膜形式附接。为了允许适当地形成期望的光限定特征，此类光可限定的介电材料可以省略结构增强剂，或者可以是无填料的，并且没有可能会干扰来自光图案化工艺的光的股线、织造物或其它颗粒。在一些实例中，无填料介电材料的此类无填料特性可以使得所得介电层的厚度减小。尽管上文描述的光可限定的介电材料可以是有机材料，但在其它实例中，RDL衬底的介电材料可以包括一个或多个无机介电层。无机介电层的一些实例可以包括氮化硅(Si3N4)、氧化硅(SiO2)或(SiON)。无机介电层可以通过使用氧化或氮化工艺，而不是使用光限定的有机介电材料生长无机介电层来形成。此类无机介电层可以是无填料的并且无股线、织造物或其它不同的无机颗粒。在一些实例中，RDL衬底可以省略永久性核心结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且这些类型的RDL衬底可以称为无核心衬底。本公开中的其它衬底还可以包括RDL衬底。
在一些实例中，模块包封物830可以包括与先前描述的装置包封物130的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，电子装置800可以在衬底810与衬底820之间。在一些实例中，模块包封物830可以形成于衬底810与衬底820之间。包封物830可以接触电子装置800的侧边。在一些实例中，模块包封物830可以形成于衬底820上。模块包封物830可以包封耦合到衬底810或衬底 820的电子装置800或801，或竖直互连件840或850。竖直互连件840或850可以与导电结构811或821耦合。在一些实例中，模块包封物830可以为电子装置800或801或竖直互连件840或850提供保护以免受外部元件或环境暴露影响。模块包封物830可以具有在约150μm到约300μm的范围内的厚度。
在一些实例中，竖直互连件840或850可以将衬底810和衬底820彼此电耦合。竖直互连件840或850可以耦合到衬底810或820的衬底端子812或822。在一些实例中，可以将竖直互连件840或850提供为衬底810或820之间的电耦合路径。在一些实例中，竖直互连件840或850的高度可以对应于位于衬底810或820之间的模块包封物 830的高度。
在一些实例中，竖直互连件840可以包括或称为焊料球、金属芯球、金属芯焊料涂覆球、竖直导线、柱体、支柱或凸块。竖直互连件840可以包括锡(Sn)、银(Ag)、铅(Pb)、铜(Cu)、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi 或Sn-Ag-Cu。竖直互连件840可以由例如球滴工艺、丝网印刷工艺、电镀工艺或沉积工艺形成。
在一些实例中，竖直互连件850可以包括或称为引线框架立方体。引线框架立方体850可以包括引线851和包封物852。在一些实例中，引线851可以电耦合在衬底810 的衬底端子812与衬底820的衬底端子822之间。在一些实例中，引线框架立方体850 可以包括形成于引线851上的镀层，并且镀层可以连接到衬底端子812或822。在一些实例中，引线851可以通过包封物852彼此电断开。
在一些实例中，竖直互连件850可以包括或称为铜柱立方体(CCC)，所述铜柱立方体包括由包封物852包围的基本上竖直的金属柱(例如，铜柱)。在一些实例中，竖直柱可以包括竖直导线或电镀柱。在一些实例中，包封物852可以从上到下包围CCC的竖直柱。
在一些实例中，模块装置80任选地可以包含衬底810或820中的仅一个，但不包含衬底810或820中的另一个。例如，模块装置80可能缺乏衬底810，使得竖直互连件 840/850的部分，或电子装置800的不费难可以从下部模块包封物830暴露或伸出。此外，在一些实例中，模块装置80不包含或具有模块包封物830。在一些实例中，模块包封物830可以在衬底810或820的一侧上，但不在衬底810或820的相对侧上。在一些实例中，电子装置800可以完全延伸穿过包封物830层的厚度，所述包封物例如从衬底 810到衬底820，或从衬底820的顶部到上部包封物830的顶部，或从衬底820的底部到下部包封物830的底部包封所述电子装置。在一些实例中，电子装置800的顶部或底部可以通过包封物830包封，例如耦合到衬底820的顶侧的电子装置800的顶部，或耦合到衬底820的底部的电子装置800的底部。在一些实例中，模块装置80可以包括衬底820，但不包括衬底810，并且衬底820可以包括层压衬底。在一些实例中，模块包封物830可以在衬底820的一侧上，但不在衬底820的相对侧上。
图14A到14E示出用于制造实例引线框架立方体850的实例方法的截面图。图14A示出在制造的初始阶段的引线框架立方体850的截面图。
在图14A中所示的实例中，可以制备具有第一侧面850A和与第一侧面850A相对的第二侧面850B的原始衬底850′。在一些实例中，原始衬底850′可以包括与先前描述的原始衬底110′的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
图14B示出在制造的后期阶段的引线框架立方体850的截面图。在图14B中所示的实例中，可以通过部分地蚀刻原始衬底850′的侧面850B来形成凹槽850C。凹槽850C 可以沿着原始衬底850′的第二侧850B彼此横向间隔地形成。在一些实例中，凹槽850C 可以限定引线851的侧边的部分。
图14C示出在制造的后期阶段的引线框架立方体850的截面图。在图14C中所示的实例中，包封物852可以包封原始衬底850′的侧面850B。在一些实例中，包封物852 可以包括与包封物130或615的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封物852可以填充凹槽850C。可以形成或研磨包封物852以暴露原始衬底850′的侧面850B。
图14D示出在制造的后期阶段的引线框架立方体850的截面图。在图14D中所示的实例中，可以通过部分地蚀刻原始衬底850′的侧面850A来形成凹槽850D。凹槽850D 可以与凹槽850C竖直对准以竖直地限定引线851。在一些实例中，凹槽850D可以延伸以达到包封物852或凹槽850C，因此可以将相邻引线851彼此电断开或电隔离。在一些实例中，凹槽850D的形状可以为弓形且可以在引线851之间。在一些实例中，凹槽 850D可以构成引线851的侧边的部分。任选地，可以施加类似于包封物852的另一包封物层以填充凹槽850D。
在图14D中所示的实例中，可以对包括引线851和包封物852的引线框架执行切单工艺。在一些实例中，锯切工具可以沿着例如虚线的边界线切割包封物852，因此可以形成引线框架立方体850，如图14E中所示。在一些实例中，通过调整边界线，引线框架立方体850可以包括比图14E中所示更多或更少的引线851。在一些实例中，镀层可以形成于引线851的顶侧和底侧上。
图15A到15D示出实例电子装置1-100的截面图、俯视平面图、仰视平面图和X射线俯视平面图。在图15A到15D中所示的实例中，电子装置1-100可以包括衬底1-110、衬底1-120、电子组件120、装置包封物130和界面140。在一些实例中，界面140可以包括导电界面。
衬底1-110可以包括引线1-112、桨型板1-113、空腔1-111和系杆1-115。衬底1-120可以包括引线1-122、迹线1-123和系杆1-125。引线1-122可以包括引线1-122A和引线1-122B。迹线1-123可以包括迹线1-123A和迹线1-123B。电子组件120可以包括第一端子121、在顶侧上的第二端子122，以及在底侧上的第三端子123，并且可以在衬底1-110上方。在一些实例中，衬底1-110可以包括基底或桨型板1-113，其中引线1- 122可以在基底上方延伸。电子组件120可以在基底或桨型板1-113上方。在一些实例中，第三端子123可以与衬底1-110耦合。衬底1-120可以在电子组件1-122上方并且第一端子121可以与衬底1-120耦合。导电界面140可以在第一端子121与衬底1-120 之间，并且另一导电界面140可以在第三端子123与衬底1-110之间。
应理解，对系杆1-115进行切单的状态在图15A到15C中示出，并且尚未切割系杆1-115的状态在图15D中示出。还将理解，尚未切割两个电子装置1-100的状态在图15D 中示出。衬底1-110、衬底1-120、装置包封物130和界面140可以称为半导体封装，并且封装可以为电子装置1-100提供保护以免受外部因素或外部环境影响。包封物130可以在衬底1-110上方，并且可以接触电子组件120的侧边并且还可以接触衬底1-120。在一些实例中，引线1-122和引线1-112可以从包封物130的顶侧暴露。如图15B中所示，引线1-122A和引线1-122B可以从包封物130的顶侧暴露。
图16A到16G示出用于制造实例电子装置1-100的实例方法的截面图。图16A到 16G的方法的过程或步骤可以类似于本文针对其它电子装置描述的其它方法。
图16A示出在制造的早期阶段的半导体装置1-100的截面图。在图16A中所示的实例中，可以提供衬底1-110。在一些实例中，衬底1-110可以包括或称为引线框架。衬底 1-110可以包括基本上在垂直方向上延伸的引线1-112，以及基本上在水平方向上从引线 1-112的底端延伸的桨型板1-113。在一些实例中，引线1-112可以在衬底1-110的基底或桨型板1113上方延伸，并且衬底1-110与引线1-112成单片式。引线1-112的厚度或高度可以相对大于桨型板1-113的厚度或高度，并且桨型板1-113的宽度或面积可以相对大于引线1-112的宽度或面积。空腔1111可以设置在桨型板1-113与引线1-112之间。引线1-112可以包括或称为支腿或柱体。桨型板1-113可以包括或称为基底或引线延伸部。在一些实例中，桨型板1-113可以以基本上矩形板的形式提供，并且引线1-112可以以基本上正方形支柱的形式提供于桨型板1113的一侧处。衬底1-110可以包括铜、铁、铝、镍、铬或合金。在一些实例中，可以通过压印或蚀刻工艺提供衬底1-110。在一些实例中，压印工艺指代通过使用压力机冲压原始衬底，同时借助于依序传递类型的按压模制装置依序传递原始衬底来制造具有上述构造的衬底1-110的工艺。在一些实例中，蚀刻工艺指代通过化学腐蚀原始衬底来制造具有上述构造的衬底1-110的工艺。衬底1- 110可以具有根据电子组件120的面积变化的面积，并且可以具有约3毫米(mm)×3 mm至约30mm×30mm的面积。衬底1-110可以具有根据电子组件120的厚度变化的厚度，并且可以具有约0.1mm至约2mm的厚度。引线1-112可以具有约0.1mm×0.1 mm至约10mm×30mm的面积，并且引线1-112可以具有约0.1mm至约2mm的厚度。桨型板1-113可以具有约3mm×3mm至约30mm×30mm的面积，并且桨型板1-113可以具有约0.1mm至约2mm的厚度。衬底1-110可以将电子组件120电耦合到外部装置，或者可以快速地释放电子组件120的热量。在一些实例中，衬底1-110可以重新分布电子组件120的电路径。在一些实例中，设置在衬底1-110上的引线1-112可以重新分布电路径。在一些实例中，为了改进电子装置1100的生产良率，可以以矩阵或条带的形式提供衬底1-110，并且单独的衬底单元可以通过系杆1-115或框架彼此耦合(参见图 15D)。系杆1-115可以具有约0.1mm至约0.5mm的长度，并且系杆1-115可以具有约 0.1mm至约2mm的厚度。在一些实例中，引线1-112可以与衬底1-110或桨型板1-113 成一体、与衬底1-110或桨型板1-113连续，或是与衬底1-110或桨型板1-113相同的零件的一部分。在一些实例中，引线1-112可以与衬底1-110或桨型板1-113不同、与衬底 1-110或桨型板1-113不连续，或是与衬底1-110或桨型板1-113不同的零件的一部分。
图16B示出在制造的后期阶段的半导体装置1-100的截面图。在图16B中所示的实例中，界面140可以设置在衬底1-110上。在一些实例中，界面140可以在空腔1-111 的基底处设置在桨型板1-113上。在一些实例中，界面140的面积可以类似于电子组件 120的面积。界面140可以包括或称为镀层、焊料、导电粘合剂，或导电膏。在一些实例中，界面140可以包括锡(Sn)、银(Ag)、铅(Pb)、铜(Cu)、Sn-Pb、Sn37-Pb、Sn95- Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi或Sn-Ag-Cu。在一些实例中，可以通过将焊料镀覆在桨型板1-113上，或将焊膏分配在桨型板1-113上来提供界面140。界面 140可以具有约0.2mm×0.2mm至约25mm×25mm的面积，并且界面140可以具有约 0.010mm至约0.2mm的厚度。界面140可以将电子组件120电耦合或机械耦合到桨型板1-113上。
图16C示出在制造的后期阶段的半导体装置1-100的截面图。在图16C中所示的实例中，可以提供电子组件120。在一些实例中，电子组件120可以设置或安装在桨型板 1-113上。电子组件120可以设置或安装在界面140上。电子组件120可以包括或称为半导体裸片、芯片或封装。在一些实例中，电子组件120可以称为薄裸片。在一些实例中，电子组件120可以包括或称为电源装置，例如绝缘栅双极晶体管(IGBT)或金属氧化物半导体场效应管(MOSFET)。在一些实例中，在将电子组件120提供于界面140上之后，可以执行回焊工艺。在一些实例中，回焊温度可以是约150摄氏度(℃)至约 250℃。通过回焊工艺，界面140可以熔化，然后通过后续冷却过程固化。电子组件120 的第三端子123可以通过界面140电耦合或机械耦合到衬底1-110的桨型板1-113。在一些实例中，在回焊工艺之后，可以执行清洁工艺以清除焊剂。电子组件120可以具有约0.2mm×0.2mm至约25mm×25mm的面积，并且电子组件120可以具有约0.02mm 至约0.775mm的厚度。在一些实例中，电子组件120的厚度可以小于空腔1-111的深度或引线1-112的厚度。在一些实例中，电子组件120可以包括第一端子121，例如源极电极或漏极电极，以及设置在顶侧上的第二端子122，例如栅极电极或控制电极，以及设置在底侧上的第三端子123，例如漏极电极或源极电极。在一些实例中，第一端子121的面积可以大于第二端子122的面积。在一些实例中，第三端子123的面积可以大于第一端子121的面积。第一端子121可以具有约0.1mm×0.1mm至约24mm×24mm的面积，并且第一端子121可以具有约0.1微米(μm)至约10μm的厚度。第二端子122可以具有约0.1mm×0.1mm至约1mm×1mm的面积，第二端子122可以具有约0.1μm至 10μm的厚度。第三端子123可以具有约0.2mm×0.2mm至约25mm×25mm的面积，并且第三端子123可以具有约0.1μm至约10μm的厚度。在一些实例中，在第一端子 121与第二端子122之间施加的电流可以由供应到第二端子122的电压或电流控制。
图16D示出在制造的后期阶段的半导体装置1-100的截面图。在图16D中所示的实例中，界面140可以设置在电子组件120上。在一些实例中，第一界面140可以设置在第一端子121上并且第二界面140可以设置在第二端子122上。界面140的相应面积可以类似于每个对应的第一端子121或第二端子122的面积。可以通过将焊料镀覆在第一端子121和第二端子122上或将焊膏分配到其上来提供界面140。界面140可以具有约 0.010mm至约0.2mm的厚度。界面140可以分别将衬底1-120电耦合或机械耦合到电子组件120的第一端子121和第二端子122。在一些实例中，电子组件120上的界面140 的熔点可以等于或低于衬底1-110上的界面140的熔点。
图16E示出在制造的后期阶段的半导体装置1-100的截面图。在图16E中所示的实例中，可以提供衬底1-120。衬底1-120可以设置或堆叠在电子组件120上。在一些实例中，衬底1-120可以包括或称为引线框架。衬底1120可以包括引线1-122和迹线1-123。引线1-122可以包括引线1-122A和引线1-122B，并且可以与引线1-112相对地定位。在一些实例中，三条引线1-112可以在一侧布置成一条线，并且一条引线1-122A和两条引线1-122B可以在与一侧相对的另一侧布置成一条线。迹线1-123可以包括迹线1-123A 和迹线1-123B。在一些实例中，迹线1-123可以包括或称为指状物、引线路径或引线延伸部。引线1-122A和引线1-122B可以设置在衬底1-110上方以便与衬底1-110间隔开。迹线1-123A可以设置在位于第一端子121上的界面140上，并且迹线1-123B可以设置在位于第二端子122上的界面140上。通过回焊工艺，迹线1-123A可以通过界面140 电耦合或机械耦合到第一端子121，并且迹线1-123B通过界面140电耦合或机械耦合到第二端子122。在一些实例中，在回焊工艺之后，可以执行清洁工艺或等离子清洁工艺。在一些实例中，引线1-122的厚度可以大于迹线1-123的厚度。在一些实例中，迹线1- 123A的面积或宽度可以大于迹线1-123B的面积或宽度。在一些实例中，迹线1-123A的面积可以对应于第一端子121的面积，并且迹线1-123B的面积可以对应于第二端子122 的面积。衬底1-120可以包括铜、铁、铝、镍、铬或合金。在一些实例中，衬底1120形成工艺和材料可以类似于衬底1-110的形成工艺和材料。衬底1-120可以具有根据电子组件120的宽度变化的宽度，并且可以具有约0.5mm×0.5mm至约20mm×30mm的面积。衬底1-120可以具有根据电子组件120的宽度变化的厚度，并且可以具有约0.1mm 至约2mm的厚度。引线1-122可以具有约0.1mm×0.1mm至约10mm×30mm的面积，并且引线1-122可以具有约0.1mm至约2mm的厚度。迹线1-123可以具有约0.1mm 至约1.5mm的厚度。衬底1-120可以将电子组件120电耦合到外部装置，或者可以快速地释放电子组件120的热量。在一些实例中，衬底1-120可以重新分布电子组件120 的电路径。在一些实例中，设置在衬底1-120上的引线1-122A和引线1-122B可以重新分布电路径。在一些实例中，为了改进电子装置1-100的生产良率，衬底1-120可以以矩阵或条带的形式提供，并且单独的衬底单元可以通过系杆1-125彼此耦合(参见图 15D)。系杆1-125可以具有约0.1mm至约0.5mm的长度，并且系杆1-125可以具有约 0.1mm至约2mm的厚度。在一些实例中，可以在制造的后期阶段移除系杆1-115和系杆1-125。
衬底1-110可以使用多条引线1-112重新分布用于电子组件120的第三端子123的电路径，并且衬底1-120可以使用多条引线1-122重新分布用于电子组件120的第一端子121和第二端子122的电路径。
图16F示出在制造的后期阶段的半导体装置1-100的截面图。在图16F中所示的实例中，可以提供装置包封物130。在一些实例中，装置包封物130可以接触或界定衬底 1110、电子组件120、界面140和衬底1-120。包封物130可以在电子装置120与引线1- 112之间的空腔1-111中。包封物130可以接触与空腔1-111相对的引线1-112的侧边，并且可以接触与引线1-112相对的桨型板1-113的侧边。在一些实例中，装置包封物130 的高度或厚度可以大于衬底1-120的高度或厚度。在一些实例中，衬底1-110的区域可以从装置包封物130暴露。在一些实例中，桨型板1-113的底侧可以从装置包封物130 暴露。装置包封物130可以包括或可以称为模制化合物、树脂、密封剂、填料增强聚合物或有机主体。在一些实例中，装置包封物130可以包括环氧树脂或酚醛树脂、碳黑，或二氧化硅填料。在一些实例中，装置包封物130可以通过压缩成型工艺、传递成型工艺、液相包封物成型工艺、真空层压工艺、锡膏印刷工艺，或膜辅助成型工艺来提供。压缩成型工艺可以是先前将可流动树脂供应到模具并且将衬底放置于模具中以随后固化可流动树脂的工艺，并且传递成型工艺可以是围绕衬底将可流动树脂供应到模具的门 (供应孔)的工艺。装置包封物130可以具有约3mm×3mm至约30mm×30mm的面积，以及约0.1mm至约2mm的厚度。装置包封物130可以为电子组件120提供保护以免受外部元件或环境暴露影响，并且可以被配置成允许快速地释放电子组件120的热量。
图16G示出在制造的后期阶段的半导体装置1-100的截面图。在图16G中所示的实例中，装置包封物130可以例如通过研磨薄化。在一些实例中，可以将装置包封物130 的顶侧薄化，直到暴露衬底1-110和衬底1-120。在一些实例中，可以将装置包封物130 薄化，直到暴露引线1-112和引线1-122的顶侧。在一些实例中，可以将装置包封物130 薄化，直到暴露引线1-122A和引线1-122B的顶侧。在一些实例中，耦合到组件120的端子123的引线1-112、耦合到组件120的端子121的引线1-122A，以及耦合到组件120 的端子122的引线1-122B可以从装置包封物130暴露。包封物130可以接触迹线1-123 的顶侧，并且包封物130可以接触与迹线1123相对的引线1-122的侧边。
在一些实例中，可以执行电镀工艺、标记工艺、切单工艺，或运输工艺。在一些实例中，电镀工艺可以包括在从装置包封物130的顶侧暴露的引线1-112、引线1-122A和引线1-122B上提供抗氧化膜。在一些实例中，抗氧化膜可以包括金(Au)、银(Ag)、镍(Ni)、钯(Pd)、焊料(Sn)，或有机可焊性防腐剂(OSP)。标记工艺可以包括使用激光或油墨在装置包封物130或桨型板1-113的表面上标记产品名称或制造商名称。切单工艺可以包括通过锯切或切割将以具有行和列的矩阵或条带的形式制造的电子装置 1-100分离成单独的电子装置1-100。在一些实例中，可以在切单工艺中锯切或移除系杆 1-115和系杆1-125，以将衬底1-110和衬底1-120的一些区域彼此电分离或机械分离。在一些实例中，可以通过锯切系杆1-115将单元衬底1-110切单。在一些实例中，通过锯切系杆1-125，可以将单元衬底1-120切单，并且引线1-122A和引线1-122B可以彼此电分离或机械分离。运输工艺可以包括将切单的单元电子装置1-100放入抗静电托盘中。
根据本公开的电子装置1-100可以具有通过重新分布结构，例如衬底1-110和衬底1-120增强的占用面积设计灵活性。另外，通过增加焊料量实现大的外部衬垫可以增加板级可靠性。另外，由于封装轮廓的衬垫移位到一侧，因此可以有助于外部衬垫连接的视觉检查。另外，在一些实例中，例如或类似于针对可湿性侧1121相对于图2H描述的可湿性侧结构或工艺可以施加到引线1-112、引线1-122A或引线1-122B，以增加板级可靠性。
图17A到17D示出实例电子装置2-100的截面图、俯视平面图、仰视平面图和X射线俯视平面图。在图17A到17D中所示的实例中，电子装置2-200可以包括衬底2-110、衬底2-120、电子组件120、装置包封物130和界面140。衬底2-110可以包括引线2- 112、桨型板1-113、空腔1-111和系杆1-115。衬底2-120可以包括引线1-122、引线2- 122、迹线1-123和系杆1-125。电子装置2-100可以类似于本文公开的其它电子装置，例如图15A到15D中所示的电子装置1-100，并且可以包括具有引线2-122的衬底2- 120。在一些实例中，引线2-122可以例如经由导电界面140与引线2-112耦合，并且引线2-122可以从包封物130的顶侧暴露。在一些实例中，引线2-112或引线2-122可以在衬底2-110的基底或桨型板1-113上方延伸。在一些实例中，引线2-112可以与衬底 2-110成单片式，并且引线2-122可以是衬底2-120的一部分。
图18A到18G示出用于制造实例电子装置2-100的实例方法的截面图。图18A到 18G的方法的过程或步骤可以类似于本文针对其它电子装置，例如相对于电子装置1- 100的图16A-16G的方法描述的其它方法。
图18A示出在制造的早期阶段的半导体装置2-100的截面图。在图18A中所示的实例中，可以提供衬底2-110。在一些实例中，衬底2-110可以包括基本上在垂直方向上的引线2-112，以及基本上在水平方向上从引线2-112延伸的桨型板1-113。引线2-112的厚度或高度可以相对大于桨型板1-113的厚度或高度，并且桨型板的宽度或面积可以相对大于引线2-112的宽度或面积。衬底2-110可以类似于图16A中所示的衬底1-110，并且图18A中所示的引线2-112的厚度或高度可以小于图16A中所示的引线1-112的厚度或高度。
图18B示出在制造的后期阶段的半导体装置2-100的截面图。在图18B中所示的实例中，界面140可以设置在衬底1-110上。在一些实例中，界面140可以设置在位于空腔1-111下方的桨型板1-113上。
图18C示出在制造的后期阶段的半导体装置2-100的截面图。在图18C中所示的实例中，可以提供电子组件120。在一些实例中，电子组件120可以设置在界面140上。在一些实例中，电子组件120的厚度或高度可以类似于引线2-112的厚度或高度。在一些实例中，图18C中所示的电子组件120的厚度或高度可以大于图16C中所示的电子组件120的厚度或高度，使得图18A中所示的引线2-112的厚度或高度可以等于或大于图16A中所示的引线1-112的厚度或高度。
图18D示出在制造的后期阶段的半导体装置2-100的截面图。在图18D中所示的实例中，界面140可以设置在引线2-112的顶侧上以及电子组件120和引线2-112上。在一些实例中，界面140可以设置在第一端子121和第二端子122上。
图18E示出在制造的后期阶段的半导体装置2-100的截面图。在图18E中所示的实例中，可以提供衬底2-120。衬底2-120可以设置在电子组件120和衬底2-110上。在一些实例中，衬底2-120的引线2-122可以设置在衬底2-110的引线2-112上。界面140可以插入引线2-122与引线2-112之间。在一些实例中，引线2-112包括多条引线2-112，并且引线2-122包括相同数目的引线2-122。在一些实例中，引线1-122的厚度可以类似于引线2-122的厚度。衬底2-120的迹线1-123可以通过界面140电耦合到或机械耦合到电子组件120的第一端子121和第二端子122，并且衬底2-120的引线2-122可以通过界面140电耦合到或机械耦合到衬底2-110的引线2-112。
图18F示出在制造的后期阶段的半导体装置2-100的截面图。在图18F中所示的实例中，可以提供装置包封物130。在一些实例中，装置包封物130可以接触或界定衬底 2110、电子组件120、界面140和衬底2-120。在一些实例中，装置包封物130的高度可以大于衬底2-120的高度。在一些实例中，衬底2-120的引线2-122也可以接触装置包封物130或由装置包封物130界定。
图18G示出在制造的后期阶段的半导体装置2-100的截面图。在图18G中所示的实例中，可以将装置包封物130薄化。在一些实例中，可以使用磨碎机将装置包封物130 的顶侧薄化，直到暴露衬底2-120。在一些实例中，可以将装置包封物130薄化，直到暴露引线1-122和引线2-122的顶侧。在一些实例中，耦合到组件120的端子123的引线2-112、耦合到组件120的端子121的引线1-122A，以及耦合到组件120的端子122 的引线1-122B可以从装置包封物130暴露。在一些实例中，抗氧化膜可以设置在从装置包封物130暴露的引线2-122、引线1-122A和引线1-122B上。
根据本公开的电子装置2-100可以具有通过重新分布结构，例如衬底2-110和衬底2-120改进的占用面积设计灵活性。另外，通过增加焊料量实现大的外部衬垫可以增强板级可靠性。另外，由于封装轮廓的衬垫移位到一侧，因此可以有助于外部衬垫连接的视觉检查。另外，在一些实例中，例如或类似于针对可湿性侧1121相对于图2H描述的可湿性侧结构或工艺可以施加到引线1-112、引线1-122A或引线1-122B，以增强板级可靠性。
图19示出实例电子装置2-100A的截面图。在图19中所示的实例中，电子装置2-100A可以类似于图17A中所示的电子装置2-200。电子组件120可以相对较厚，或衬底 2-120的引线1-122可以具有低于迹线1-123突出的下部突起1-122C。突起1-122C可以朝向衬底2-110延伸。在一些实例中，电子组件120的厚度或高度可以大于引线2-112 的厚度或高度。在一些实例中，电子组件120可以称为厚裸片。在一些实例中，下部突起1-122C可以朝向桨型板1-113突出并且可以与电子组件120间隔开。在一些实例中，下部突起1-122C可以朝向桨型板1-113突出，同时与电子组件120的侧边间隔开。
图20A到20D示出实例电子装置3-100的截面图、俯视平面图、仰视平面图和X射线俯视平面图。在图20A到20D中所示的实例中，电子装置3-100可以包括衬底3-110、衬底2-120、衬底3-130、电子组件120、装置包封物130和界面140。电子装置3-100可以类似于本文公开的其它电子装置，例如电子装置1-100(图15A到15D)或电子装置 2200(图17A-17D)，并且可以包括衬底2-120与衬底3-110之间的衬底3-130。衬底3- 110可以包括桨型板1-113，但未必包括竖直引线。衬底3-130可以包括竖直引线3-132。引线3-132可以包括或称为支腿、柱体或围栏。在一些实例中，引线2-122或引线3-132 可以在衬底3-110的基底或桨型板1-113上方延伸。在一些实例中，衬底3-110可以与引线2-122分离并且可以经由竖直引线3-132与引线2-122耦合。
图21A到21G示出用于制造实例电子装置3-100的实例方法的截面图。图21A到 21G的方法的过程或步骤可以类似于本文针对其它电子装置例如相对于电子装置1-100 的图16A到16G的方法，或电子装置2-100的图18A到18G的方法描述的其它方法。
图21A示出在制造的早期阶段的半导体装置3-100的截面图。在图21A中所示的实例中，可以提供衬底3-110。衬底3-110可以包括桨型板1-113。在一些实例中，桨型板 1-113可以包括基本上平面的顶侧以及与顶侧相对的基本上平面的底侧。在一些实例中，桨型板1113的顶侧的宽度或面积可以大于底侧的宽度或面积。在一些实例中，桨型板 1-113可以包括设置在衬底3-110的顶侧与底侧之间的侧边处的橫向凹部。
图21B示出在制造的后期阶段的半导体装置3-100的截面图。在图21B中所示的实例中，界面140可以设置在衬底3-110上。在一些实例中，界面140可以设置在桨型板 1-113上的将定位电子组件120的区域，以及桨型板1-113上的将定位衬底3-130的区域上。在一些实例中，界面140可以大致地设置在桨型板1-113的中心处，并且另一界面 140可以大致地设置在桨型板1-113的边缘处。界面140可以彼此间隔开。
图21C示出在制造的后期阶段的半导体装置3-100的截面图。在图21C中所示的实例中，可以提供电子组件120和衬底3-130。在一些实例中，电子组件120可以设置在大致地设置在桨型板1-113的中心处的界面140上，并且衬底3-130可以设置在大致地设置在桨型板1-113的边缘处的界面140上。在一些实例中，衬底3-130的引线3-132可以设置在大致地设置在桨型板1-113的边缘处的界面140上。在一些实例中，衬底3-130 的引线3-132可以包括或称为柱体。衬底3-130可以具有约0.1mm×0.1mm至约10 mm×30mm的面积，并且衬底3-130可以具有约0.1mm至约2mm的厚度。引线3-132 可以具有约0.1mm×0.1mm至约10mm×30mm的面积，并且引线3-132可以具有约0.1 mm至约2mm的厚度。在一些实例中，衬底3-130的厚度可以类似于电子组件120的厚度。
图21D示出在制造的后期阶段的半导体装置3-100的截面图。在图21D中所示的实例中，界面140可以设置在电子组件120和衬底3-130上。在一些实例中，界面140可以设置在引线3-132上。
图21E示出在制造的后期阶段的半导体装置3-100的截面图。在图21E中所示的实例中，可以提供衬底2-120。衬底2-120可以设置在电子组件120和衬底3-130上。在一些实例中，衬底2-120的引线2-122可以设置在位于引线3-132上的界面140上。衬底 2-120的迹线1-123可以通过界面140电耦合到或机械耦合到电子组件120的第一端子 121和第二端子122，并且衬底2-120的引线2-122可以通过界面140电耦合到或机械耦合到衬底3-130的引线3-132。
图21F示出在制造的后期阶段的半导体装置3-100的截面图。在图21F中所示的实例中，可以提供装置包封物130。在一些实例中，装置包封物130可以接触或界定衬底 2110、衬底3-130、电子组件120、界面140和衬底3-110。在一些实例中，衬底3-130 的引线3-132也可以接触装置包封物130或由装置包封物130界定。
图21G示出在制造的后期阶段的半导体装置3-100的截面图。在图21G中所示的实例中，可以将装置包封物130薄化。在一些实例中，装置包封物130可以薄化，直到衬底2-120的引线1-122和引线2-122的顶侧从装置包封物130暴露。
图22A到22B示出用于制造实例电子装置3-100的实例方法的截面图和俯视平面图。在图22A中所示的实例中，可以提供衬底3-110、衬底3-130和衬底2-120。衬底3- 110可以包括或称为底部引线框架、裸片衬垫或桨型板，并且可以以其中多个单元通过系杆1-115彼此耦合的矩阵或条带形式提供。衬底3-130可以包括或称为中间引线框架或柱体，并且可以以其中多个单元通过系杆3-135彼此耦合的矩阵或条带形式提供。衬底2-120可以包括或称为顶部引线框或固定夹，并且可以以其中多个单元通过系杆1-125 彼此耦合的矩阵或条带形式提供。在一些实例中，分别设置在衬底3-110、衬底3-130和衬底2-120上的系杆1-115、3-135和1-125可以在电子装置3-100的制造的后期阶段全部分离或移除。
在图22B中所示的实例中，具有插入衬底3-110、衬底3-130和衬底2-120中的每一个之间的电子组件120的中间装置可以位于基本上平面的下部夹具191与基本上平面的上部夹具192之间，之后执行回焊工艺。在一些实例中，下部夹具191和上部夹具192 可以相对于彼此压缩，并且可以施加约150℃至约250℃的温度。
图23A到23B示出用于制造实例电子装置4-100的实例方法的截面图或俯视平面图。电子装置4-100可以类似于本文所描述的其它电子装置，例如电子装置1-100(图 15A到15D)、2-100(图17A-17D)、或3-100(图20A到20D)。
在图23A中所示的实例中，衬底2-120可以包括引线1-122、迹线1-123且引线2-122。在一些实例中，衬底2-210或迹线1-123可以包括弯曲或倾斜部分1-126，所述弯曲或倾斜部分从引线1-122延伸并且低于引线1-122定位迹线1-123以与电子组件120。在一些实例中，迹线1-123或倾斜部分1-126的厚度可以与引线1-122的厚度相同。
在一些实例中，引线1-122和引线2-122可以通过系杆1-125彼此耦合。可以提供装置包封物130以包封衬底3-110、衬底3-130、衬底2-120且电子组件120。
如图23A中所示，在包封之后，系杆1-125可以通过薄化来分离或移除。在一些实例中，可以使用磨碎机将装置包封物130薄化，直到移除系杆1-125。系杆1-125的分离可以将引线1-122和引线2-122彼此电隔离或机械隔离。
如图23B中所示，在一些实例中，可以使用金刚石刀片或激光束锯切系杆1-125、装置包封物130且系杆1-115以将单独电子装置4-100切单。在一些实例中，代替衬底 3-110和引线3-130，电子装置4-100可以包括具有引线2-112的衬底2-110(图17、18、 19)。
图24示出实例电子装置的截面图。在图24中所示的实例中，模块装置5-80可以包括电子装置800、衬底5-810、衬底5-820、模块包封物830、竖直互连件840、竖直互连件850、组件5-890，以及电子装置801。
电子装置800可以包括电子组件120或装置100、200、300、400、500、600、700、 1-100、2-100、3-100或4-100中的任一个。在一些实例中，电子装置800可以具有在约 0.055mm至约0.250mm的范围内的厚度。
衬底5-810可以称为模块衬底并且可以包括导电结构5-811、衬底端子5-812和介电结构5-815。在一些实例中，衬底5-810可以包括或称为预模制衬底、可路由的引线框架衬底，或模制互连衬底，其中介电结构5-815可以包括模制化合物。在一些实例中，衬底5-810可以是无核心衬底或非层压衬底。在一些实例中，衬底5-810可以类似于图13 中所示的衬底810。在一些实例中，衬底5-810可以具有在约0.125mm至约0.250mm 的范围内的厚度。在一些实例中，导电结构5-811可以具有在约0.125mm至约0.250mm 的范围内的厚度。在一些实例中，衬底端子5-812的厚度可以小于约0.050mm。在一些实例中，介电结构5-815可以具有约0.1mm至约0.2mm的厚度。
衬底5-820可以称为模块衬底并且可以包括导电结构5-821、衬底端子5-822和介电结构5-825。在一些实例中，衬底5-820可以类似于衬底5-810。在一些实例中，衬底5- 820可以包括或称为预模制衬底、可路由的引线框架衬底，或模制互连衬底，其中介电结构5-825可以包括模制化合物。在一些实例中，衬底5-820可以类似于图13中所示的衬底820。在一些实例中，衬底5-820可以具有在约0.125mm至约0.250mm的范围内的厚度。在一些实例中，导电结构5-821可以具有在约0.125mm至约0.250mm的范围内的厚度。在一些实例中，衬底端子5-822的厚度可以为约0.050mm。在一些实例中，介电结构5-825可以具有在约0.1mm至约0.2mm的范围内的厚度。在一些实例中，衬底5-810和衬底5-820中的一个可以包括预模制衬底，并且衬底5-810和衬底5-820中的另一个包括层压衬底或重新分布层(RDL)衬底。
模块包封物830插入衬底5-810与衬底5-820之间。在一些实例中，模块装置5-80可以包括覆盖衬底5-820的顶侧和组件5-890或电子装置801的部分的模块包封物830，例如相对于覆盖衬底830的顶侧的包封物830在图13中描述。包封物830可以接触电子装置800或电子装置801的侧边。电子装置800或电子装置801可以与导电结构5- 811或导电结构5-821耦合。在一些实例中，电子装置800可以包括图1的电子装置1- 100、图17A的电子装置2-100、图19的电子装置2-100A，或图20A的电子装置3-100 中的任一个。在一些实例中，模块包封物830可以具有在约0.150mm至约0.450mm的范围内的厚度。
竖直互连件840可以包括或称为焊球、可以用焊料覆盖的金属芯球、支柱、凸块或竖直导线。竖直互连件850可以包括或称为铜柱立方体(CCC)或引线框架立方体(参见图14)。在一些实例中，竖直互连件840可以具有在约0.150mm至约0.6mm的范围内的厚度或直径。在一些实例中，竖直互连件850可以具有在约0.150mm至约0.450 mm的范围内的厚度或直径。
在衬底5-820上或与衬底5-820耦合的组件5-890可以包括或称为散热片、电磁干扰(EMI)防护罩，或天线元件。在一些实例中，组件5-890可以具有在约0.125mm至约0.45mm的范围内的厚度。
在衬底5-810或衬底5-820上的电子装置801可以包括或称为半导体裸片、芯片、封装、有源装置或无源装置。在一些实例中，电子装置801可以线接合或倒装芯片接合到衬底5-810或衬底5-820。在一些实例中，电子装置801可以具有在约0.055mm至约 0.250mm的范围内的厚度。在一些实例中，模块装置5-80可以包括耦合到衬底5-820的顶侧或衬底5-810的底侧的电子装置800。
在上述描述和图式中，为了更好地理解，各种衬底的组件已描述和展示为具有基本上矩形或正方形的截面。然而，本领域技术人员将理解，归因于制造工艺的各种限制，例如紫外线(UV)曝光设备的分辨率、光致抗蚀剂的材料特征、导体材料的蚀刻特征、介电材料的蚀刻特征等，各个组件实际上具有流线型截面、圆形截面或梯形截面。尽管各个组件的水平或竖直表面已在上述描述和附图中描述和展示为具有平面线性形状，但是本领域的技术人员应理解，归因于上述制造工艺的各种限制，各个组件的水平或竖直表面具有非平面形状，例如弯曲形状，而不是平面线性形状。
本公开包含对某些实例的参考。然而，本领域的技术人员将理解，在不脱离本公开的范围的情况下可以进行各种改变且可以取代等效物。另外，在不脱离本公开的范围的情况下可以对公开的实例作出修改。因此，希望本公开不限于公开的实例，而是本公开将包含属于所附权利要求书的范围内的所有实例。
相关申请的交叉引用
本申请是2020年10月13日提交的第17/069,513号美国申请(案卷号CK-032)的部分继续申请(待决)，所述申请主张2020年10月13日提交的标题为“创新芯片级功率晶体管封装”的第63/091,021号美国申请(案卷号CK-032PR)的权益。本申请主张 2021年3月26日提交的第63/166,806号美国申请(案卷号CK-032-1PPR)的权益，并且还主张2020年10月13日提交的第63/091,021号美国申请(案卷号CK-032PR)的权益。第17/069,513号申请、第63/091,021号申请以及第63/166,806号申请特此以全文引用的方式并入本文中。

Claims (20)

1.一种电子装置，其包括：
第一衬底，所述第一衬底包括基底；
电子组件，所述电子组件在所述第一衬底上方并且包括：
顶侧和底侧；
在所述顶侧上的第一端子和第二端子，以及
在所述底侧上的第三端子，
其中所述第三端子与所述第一衬底耦合；
第二衬底，所述第二衬底在所述电子组件上方；以及
包封物，所述包封物在所述第一衬底上方、接触所述电子组件的侧边并且接触所述第二衬底；
其中：
第一引线与所述第一衬底的所述基底耦合并且在所述第一衬底的所述基底上方延伸；
所述第二衬底的第二引线耦合到所述电子组件的所述第一端子；以及
所述第一引线和所述第二引线从所述包封物的顶侧暴露。
2.根据权利要求1所述的电子装置，其进一步包括所述第二衬底的第三引线，所述第三引线与所述第二端子耦合并且从所述包封物的所述顶侧暴露。
3.根据权利要求1所述的电子装置，其中所述包封物在所述电子装置与所述第一引线之间的空腔中。
4.根据权利要求3所述的电子装置，其中所述包封物接触与所述空腔相对的所述第一引线的侧边。
5.根据权利要求1所述的电子装置，其中所述基底包括桨型板，并且所述电子组件在所述桨型板上方。
6.根据权利要求5所述的电子装置，其中所述包封物接触与所述空腔第一引线相对的所述桨型板的侧边。
7.根据权利要求1所述的电子装置，其中所述第二衬底包括迹线，并且所述包封物接触所述迹线的顶侧。
8.根据权利要求7所述的电子装置，其中所述包封物接触与所述迹线相对的所述第二引线的侧边。
9.根据权利要求7所述的电子装置，其中所述第二衬底包括在所述第二引线与所述迹线之间的倾斜部分。
10.根据权利要求1所述的电子装置，其进一步包括在所述第一端子与所述第二衬底之间的第一导电界面，以及在所述第三端子与所述第一衬底之间的第二导电界面。
11.根据权利要求1所述的电子装置，其进一步包括第三引线，所述第三引线与所述第一引线耦合并且从所述包封物的所述顶侧暴露。
12.根据权利要求11所述的电子装置，其中所述第一衬底和所述第二衬底包括引线框架。
13.根据权利要求1所述的电子装置，其中所述第二引线包括朝向所述第一衬底延伸的突起部分。
14.根据权利要求1所述的电子装置，其中所述第一衬底包括引线框架并且与所述第一引线成单片式。
15.根据权利要求1所述的电子装置，其中所述第一衬底与所述第一引线分离并且经由竖直引线与所述第一引线耦合。
16.一种制造电子装置的方法，其包括：
提供包括基底的第一衬底；
提供电子组件，所述电子组件在所述第一衬底上方并且包括：
顶侧和底侧，
在所述顶侧上的第一端子和第二端子，以及
在所述底侧上的第三端子，
其中所述第三端子与所述第一衬底耦合；
提供第二衬底，所述第二衬底在所述电子组件上方；以及
提供包封物，所述包封物在所述第一衬底上方、接触所述电子组件的侧边以及接触所述第二衬底；
其中：
第一引线与所述第一衬底的所述基底耦合并且在所述第一衬底的所述基底上方延伸；
所述第二衬底的第二引线耦合到所述电子组件的所述第一端子；
所述第二衬底的第三引线耦合到所述电子组件的所述第二端子；以及
所述第一引线、所述第二引线和所述第三引线从所述包封物的顶侧暴露。
17.根据权利要求16所述的方法，其中提供所述包封物包括：
提供在所述第一衬底上方的所述包封物以覆盖所述第一引线、所述第二引线、所述第三引线和所述电子组件；以及
将所述包封物薄化以从所述包封物的顶侧暴露所述第一引线、所述第二引线和所述第三引线。
18.根据权利要求16所述的方法，其中：
所述第二衬底包括系杆，所述系杆耦合所述第一引线和所述第二引线；以及
所述方法进一步包括移除所述系杆以将所述第一引线从所述第二引线隔离。
19.一种模块装置，其包括：
第一模块衬底，所述第一模块衬底包括第一介电结构和第一导电结构；
第二模块衬底，所述第二模块衬底包括第二介电结构和第二导电结构；
电子装置，所述电子装置在所述第一模块衬底与所述第二模块衬底之间并且与所述第一导电结构和所述第二导电结构耦合；以及
模块包封物，所述模块包封物在所述第一模块衬底与所述第二模块衬底之间并且接触所述电子装置的侧边；
其中所述电子装置包括：
第一装置衬底，所述第一装置衬底包括基底；
电子组件，所述电子组件在所述第一装置衬底上方并且包括：
顶侧和底侧，
在所述顶侧上的第一端子和第二端子，以及
在所述底侧上的第三端子，
其中所述第三端子与所述第一装置衬底耦合；
第二装置衬底，所述第二装置衬底在所述电子组件上方；以及
装置包封物，所述装置包封物在所述第一装置衬底上方并且接触所述电子组件的侧边以及接触所述第二装置衬底；
并且其中：
第一引线与所述第一装置衬底的所述基底耦合并且在所述第一装置衬底的所述基底上方延伸；
所述第二装置衬底的第二引线耦合到所述电子组件的所述第一端子；以及
所述第一引线和所述第二引线从所述装置包封物的顶侧暴露。
20.根据权利要求19所述的模块装置，其进一步包括：
组件，所述组件与所述第二模块衬底耦合并且在所述电子装置上方，其中所述组件包括散热片、电磁干扰(EMI)防护罩，或天线。
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US20240071960A1 (en) * 2022-08-30 2024-02-29 Nxp Usa, Inc. Packaged power amplifier device
EP4333030A1 (en) * 2022-08-31 2024-03-06 Nexperia B.V. Electronic package and manufacturing method therefor
EP4350765A1 (en) * 2022-10-06 2024-04-10 Nexperia B.V. A method of manufacturing a semiconductor package, such semiconductor package as well as an electronic system comprising a pcb element and at least such semiconductor package

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