CN114360621A - 存储装置、其操作方法及控制电路 - Google Patents

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Abstract

本发明提供存储装置、其操作方法及控制电路。所述存储装置包括页缓冲器电路，该页缓冲器电路包括多个页缓冲器级，该多个页缓冲器级各自包括多个页缓冲器。该存储装置还包括控制电路，该控制电路被配置为产生用于控制所述多个页缓冲器的页缓冲器控制信号。该控制电路还被配置为通过与由所述页缓冲器控制信号构成的多个页缓冲器控制信号组中的每一个页缓冲器控制信号组对应的探测路径来探测所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组。

Description

存储装置、其操作方法及控制电路
技术领域
本公开总体上涉及一种电子装置，更具体地涉及一种存储装置及其操作方法。
背景技术
储存装置是在主机装置(例如，计算机或智能电话)的控制下储存数据的装置。储存装置可以包括用于存储数据的存储装置和用于控制存储装置的存储控制器。存储装置可以分为易失性存储装置或非易失性存储装置。
易失性存储装置是仅当供电时才储存数据并且当供电中断时储存的数据丢失的存储装置。易失性存储装置可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储装置是即使在供电中断时也能保留数据的存储装置。非易失性存储装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)、闪存存储器等。
发明内容
一些实施方式涉及一种存储装置和所述存储装置的操作方法，该存储装置能够通过使用数量减少的或最小数量的焊盘来检查页缓冲器的信号。
根据本公开的一个实施方式，一种存储装置包括页缓冲器电路，所述页缓冲器电路包括多个页缓冲器级，所述多个页缓冲器级各自包括多个页缓冲器。所述存储装置还包括控制电路，所述控制电路被配置为产生用于控制所述多个页缓冲器的页缓冲器控制信号，并且还被配置为通过与由所述页缓冲器控制信号构成的多个页缓冲器控制信号组中的每一个页缓冲器控制信号组对应的探测路径来探测所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组。
根据本公开的另一实施方式，提供一种操作存储装置的方法，所述存储装置包括测量焊盘和多个探测焊盘。所述方法包括：产生用于控制多个页缓冲器的页缓冲器控制信号；向所述多个页缓冲器提供所述页缓冲器控制信号；以及通过与由所述页缓冲器控制信号构成的多个页缓冲器控制信号组中的每一个页缓冲器控制信号组对应的探测路径来探测所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组。
根据本公开的又一实施方式，提供一种控制电路，所述控制电路控制向各自包括多个页缓冲器的多个页缓冲器控制级提供的信号。所述控制电路包括：多个探测焊盘，所述多个探测焊盘各自探测由用于控制所述多个页缓冲器的页缓冲器控制信号构成的多个页缓冲器控制信号组中的任何一个页缓冲器控制信号组；测量焊盘，所述测量焊盘测量由所述多个探测焊盘探测的页缓冲器控制信号组；以及控制信号发生器。所述控制信号发生器被配置成产生：所述页缓冲器控制信号；探测控制信号，所述探测控制信号用于控制所述多个探测焊盘的探测操作；以及测量控制信号，所述测量控制信号用于控制所述测量焊盘的测量操作。
附图说明
现在将在下文中参照附图更全面地描述示例性实施方式，然而，它们可以以不同的形式实施，并且不应当被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本领域技术人员能够实现本公开。
在附图中，为了图示清楚，可能夸大尺寸。应当理解，当一个元件被称为位于两个元件“之间”时，该一个元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施方式的储存装置的图。
图2是示出图1所示的存储装置的结构的图。
图3是示出图2所示的存储单元阵列的实施方式的图。
图4是示出图3所示的多个存储块中的一个存储块的电路图。
图5是示出图3所示的多个存储块中的一个存储块的另一实施方式的电路图。
图6是示出图3所示的多个存储块中的一个存储块的又一实施方式的电路图。
图7示出根据本公开的实施方式的控制电路和页缓冲器的操作。
图8示出根据本公开的实施方式的控制电路和页缓冲器的另一操作。
图9是示出根据本公开的实施方式的存储装置的图。
图10是示出根据本公开的实施方式的存储装置的探测操作的图。
图11是示出根据本公开的实施方式的存储装置的测量操作的图。
图12是示出根据本公开的实施方式的存储装置的操作方法的流程图。
图13是示出根据本公开的附加实施方式的存储装置的操作方法的流程图。
图14是示出图1所示的存储控制器的图。
图15是示出根据本公开的实施方式应用储存装置的存储卡系统的框图。
图16是示出根据本公开的实施方式应用储存装置的固态驱动器(SSD)系统的框图。
图17是示出根据本公开的实施方式应用储存装置的用户系统的框图。
具体实施方式
本文公开的具体结构描述或功能描述仅出于描述根据本公开的构思的实施方式的目的而示出。本公开的实施方式能够以各种形式实现，并且不应被解释为限于本文阐述的特定实施方式。
图1是示出根据本公开的实施方式的储存装置的图。
参照图1，储存装置50可以包括存储装置100和用于控制存储装置100的操作的存储控制器200。储存装置50可以是在主机300的控制下储存数据的装置，例如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视机、平板PC或车载信息娱乐系统。
根据作为与主机300的通信方案的主机接口，可以将储存装置50制造为各种类型的储存装置中的任何一种。例如，储存装置50可以利用各种类型的储存装置中的任何一种来实现，例如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)储存装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、记忆棒等。
储存装置50可以制造成各种包装类型中的任何一种。例如，储存装置50可以制造成各种封装类型中的任何一种，例如层叠封装(POP)、系统级封装(SIP)、芯片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)。
存储装置100可以储存数据。存储装置100可以在存储控制器200的控制下操作。存储装置100可以包括存储单元阵列(未示出)，该存储单元阵列包括用于储存数据的多个存储单元。
存储单元中的每一个可以操作为储存一个数据位的单层单元(SLC)、储存两个数据位的多层单元(MLC)、储存三个数据位的三层单元(TLC)和储存四个数据位的四层单元(QLC)中的任何一个。
存储单元阵列(未示出)可以包括多个存储块。每个存储块可以包括多个存储单元。一个存储块可以包括多个页。在一个实施方式中，页可以是用于在存储装置100中储存数据或者读取储存在存储装置100中的数据的单元。存储块可以是用于擦除数据的单元。
在一个实施方式中，存储装置100可以使用双数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功耗双数据速率(LPDDR4)SDRAM、图形双数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩式随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设并且描述了存储装置100使用NAND闪存存储器的情况。
存储装置100可以从存储控制器200接收命令CMD和地址ADDR，并且访问存储单元阵列中的通过地址ADDR选择的区域。存储装置100可以对通过地址ADDR选择的区域执行由命令CMD指示的操作。例如，存储装置100可以执行写入操作(编程操作)、读取操作或擦除操作。在编程操作中，存储装置100可以对通过地址ADDR选择的区域中的数据进行编程。在读取操作中，存储装置100可以从通过地址ADDR选择的区域读取数据。在擦除操作中，存储装置100可以擦除储存在通过地址ADDR选择的区域中的数据。
存储控制器200可以控制储存装置50的整体操作。
当向储存装置50供电时，存储控制器200可以执行固件(FW)。当存储装置100是闪存存储装置时，FW可以包括用于控制与主机300的通信的主机接口层(HIL)、用于控制主机与存储装置100之间的通信的闪存转换层(FTL)、以及用于控制与存储装置100的通信的闪存接口层(FIL)。
在一个实施方式中，存储控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且将LBA转换成物理块地址(PBA)，PBA表示将要储存数据的存储装置100中包括的存储单元的地址。在本说明书中，LBA和“逻辑地址”可以具有相同的含义。在本说明书中，PBA和“物理地址”可以具有相同的含义。
存储控制器200可以响应于来自主机300的请求而控制存储装置100执行编程操作、读取操作、擦除操作等。在编程操作中，存储控制器200可以向存储装置100提供编程命令、PBA和数据。在读取操作中，存储控制器200可以向存储装置100提供读取命令和PBA。在擦除操作中，存储控制器200可以向存储装置100提供擦除命令和PBA。
在一个实施方式中，存储控制器200可以自主地产生命令、地址和数据，而不管来自主机300的任何请求，并且将命令、地址和数据发送到存储装置100。例如，存储控制器200可以向存储装置100提供用于执行伴随着执行损耗均衡、读取回收、垃圾收集等的读取操作和编程操作的命令、地址和数据。
在一个实施方式中，存储控制器200可以控制至少两个存储装置100。存储控制器200可以根据交织技术来控制存储装置，以提高操作性能。交织技术可以是用于控制对至少两个存储装置100的操作使其彼此重叠的技术。
主机300可以使用各种通信协议中的至少一种与储存装置50通信，通信协议例如通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、Firewire、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器Express(NVMe)、通用闪存存储器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储模块(DIMM)、带寄存器的DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是示出图1所示的存储装置100的结构的示意图。
参照图2，存储装置100可以包括存储单元阵列110、外围电路120和控制逻辑130。
存储单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到行解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储单元。在一个实施方式中，多个存储单元可以是非易失性存储单元。可以将连接到同一字线的存储单元定义为一个页。因此，一个存储块可以包括多个页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
包括在存储单元阵列110中的每一个存储单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以在控制逻辑130的控制下对存储单元阵列110的所选区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLm施加各种操作电压，或者释放所施加的电压。
外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL连接到存储单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在一个实施方式中，字线可以包括正常字线和虚拟字线。在一个实施方式中，行线RL还可以包括管选择线。
行解码器121在控制逻辑的控制下操作。行解码器121从控制逻辑130接收行地址RADD。
行解码器121解码行地址RADD。行解码器121根据解码的地址在存储块BLK1至BLKz中选择至少一个存储块。此外，行解码器121可以选择所选存储块的至少一条字线，以根据解码的地址将电压发生器122产生的电压施加到所述至少一条字线WL。
例如，在编程操作中，行解码器121可以向所选字线施加编程电压，并且向未选字线施加电平低于编程电压的编程通过电压。在编程验证操作中，行解码器121可以向所选字线施加验证电压，并且向未选字线施加电平高于验证电压的验证通过电压。
在读取操作中，行解码器121可以向所选字线施加读取电压，并且向未选字线施加电平高于读取电压的读取通过电压。
在一个实施方式中，以存储块为单位执行存储装置100的擦除操作。在擦除操作中，行解码器121可以根据解码的地址选择一个存储块。在擦除操作中，行解码器121可以向连接到所选存储块的字线施加接地电压。
电压发生器122在控制逻辑130的控制下操作。电压发生器122通过使用提供给存储装置100的外部电源电压来产生多个电压。具体地，电压发生器可以响应于操作信号OPSIG而产生在编程操作、读取操作和擦除操作中使用的各种操作电压Vop。例如，电压发生器122可以在控制逻辑130的控制下产生编程电压、验证电压、通过电压、读取电压、擦除电压等。
在一个实施方式中，电压发生器122可以通过调节外部电源电压来产生内部电源电压。由电压发生器122产生的内部电源电压用作存储装置100的操作电压。
在一个实施方式中，电压发生器122可以通过使用外部电源电压或内部电源电压来产生多个电压。
例如，电压发生器122可以包括用于接收内部电源电压的多个泵浦电容器，并且通过在控制逻辑130的控制下选择性地激活所述多个泵浦电容器来产生多个电压。
所产生的多个电压可以由行解码器121提供给存储单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储单元阵列110。第一位线BL1至第m位线BLm在控制逻辑130的控制下操作。具体地，第一位线BL1至第m位线BLm可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第m页缓冲器PBm可以临时储存通过第一位线BL1至第m位线BLm接收的数据，或者在读取操作或验证操作中感测位线BL1至BLm的电压或电流。
具体地，在编程操作中，当编程电压施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过第一位线BL1至第m位线BLm将通过输入/输出电路125接收的数据DATA传输到所选存储单元。根据传输的数据DATA对所选页的存储单元进行编程。连接到施加有编程允许电压(例如，接地电压)的位线的存储单元可以具有增加的阈值电压。可以保持连接到施加有编程禁止电压(例如，电源电压)的位线的存储单元的阈值电压。在编程验证操作中，第一页缓冲器PB1至第m页缓冲器PBm通过第一位线BL1至第m位线BLm从所选存储单元读取页数据。
在读取操作中，第一页缓冲器PB1至第m页缓冲器PBm通过第一位线BL1至第m位线BLm从所选页的存储单元读取数据DATA，并且在列解码器124的控制下将读取的数据DATA输出到输入/输出电路125。
在擦除操作中，第一页缓冲器PB1至第m页缓冲器PBm可以浮置第一位线BL1至第m位线BLm。
列解码器124可以响应于列地址CADD而在输入/输出电路125与页缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第m页缓冲器PBm交流数据，或者通过列线CL与输入/输出电路125交流数据。
输入/输出电路125可以将从参照图1描述的存储控制器200接收的命令CMD和地址ADDR传输到控制逻辑130，或者与列解码器124交换数据DATA。
在读取操作或验证操作中，感测电路125可以响应于允许位VRYBIT信号而产生参考电流，并且通过比较从页缓冲器组123接收的感测电压VPB和通过参考电流产生的参考电压来输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR，通过输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRYBIT信号来控制外围电路120。此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。控制逻辑130可以实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
图3是示出图2所示的存储单元阵列的实施方式的图。
参照图3，存储单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括层叠在基板(未示出)上的多个存储单元。多个存储单元可以沿着+X、+Y和+Z方向布置。将参照图4和图5更详细地描述每个存储块的结构。
图4是示出图3所示的存储块BLK1至BLKz中的任何一个存储块BLKa的电路图。
参照图4，存储块BLKa可以包括多个存储单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，多个存储单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个存储单元串在行方向(即，+X方向)上布置。图4示出了在列方向(即，+Y方向)上布置的两个存储单元串。然而，这是为了便于描述，并且应当理解，可以在列方向上布置三个存储单元串。
多个存储单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储单元MC1至MCn可以具有彼此相似的结构。在一个实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施方式中，可以在每个存储单元串中设置用于提供沟道层的柱。在一个实施方式中，可以在每个存储单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者的柱。
每个存储单元串的源极选择晶体管SST连接在公共源极线CSL与存储单元MC1至MCp之间。
在一个实施方式中，布置在同一行上的存储单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行上的存储单元串的源极选择晶体管连接到不同的源极选择线。在图4中，第一行上的存储单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行上的存储单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。
在另一实施方式中，存储单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一条源极选择线。
每个存储单元串的第一存储单元MC1至第n存储单元MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储单元MC1至第n存储单元MCn可以分成第一存储单元MC1至第p存储单元MCp和第(p+1)存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp在+Z方向的相反方向上顺序布置，并且串联连接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储单元MCp+1至第n存储单元MCn在+Z方向上顺序布置，并且串联连接在管式晶体管PT与漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp以及第(p+1)存储单元MCp+1至第n存储单元MCn通过管式晶体管PT连接。每个存储单元串的第一存储单元MC1至第n存储单元MCn的栅电极分别连接到第一字线WL1至第n字线WLn。
每个存储单元串的管式晶体管PT的栅极连接到管线PL。
每个存储单元串的漏极选择晶体管DST连接在对应的位线与存储单元MCp+1至MCn之间。在行方向上布置的存储单元串连接到在行方向上延伸的漏极选择线。第一行上的存储单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行上的存储单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。
在列方向上布置的存储单元串连接到在列方向上延伸的位线。在图4中，第一列上的存储单元串CS11和CS21连接到第一位线BL1。第m列上的存储单元串CS1m和CS2m连接到第m位线BLm。
在行方向上布置的存储单元串中的连接到同一字线的存储单元构成一个页。例如，第一行上的存储单元串CS11至CS1m中的连接到第一字线WL1的存储单元构成一个页。第二行上的存储单元串CS21至CS2m中的连接到第一字线WL1的存储单元构成另一页。当选择漏极选择线DSL1和DSL2中的任何一条时，可以选择在一个行方向上布置的存储单元串。当选择字线WL1至WLn中的任何一条时，可以在所选存储单元串中选择一个页。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，在行方向上布置的存储单元串CS11至CS1m或CS21至CS2m中的偶数编号存储单元串可以分别连接到偶数位线，并且在行方向上布置的存储单元串CS11至CS1m或CS21至CS2m中的奇数编号存储单元串可以分别连接到奇数位线。
在一个实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚拟存储单元。例如，可以设置所述至少一个虚拟存储单元来降低源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，可以设置所述至少一个虚拟存储单元来减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当虚拟存储单元的数量增加时，存储块BLKa的操作的可靠性提高。另一方面，存储块BLKa的尺寸增加。当虚拟存储单元的数量减少时，存储块BLKa的尺寸减小。另一方面，存储块BLKa的操作的可靠性可能会劣化。
为了有效地控制所述至少一个虚拟存储单元，虚拟存储单元可以具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可以对全部或部分虚拟存储单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储单元的阈值电压控制施加到与各个虚拟存储单元连接的虚拟字线的电压，使得虚拟存储单元能够具有所需的阈值电压。
图5是示出图3所示的存储块BLK1至BLKz中的一个存储块BLKb的另一实施方式的电路图。
参照图5，存储块BLKb可以包括多个存储单元串CS11’至CS1m’和CS21’至CS2m’。多个存储单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着+Z方向延伸。多个存储单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括层叠在存储块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn和至少一个漏极选择晶体管DST。
每个存储单元串的源极选择晶体管SST连接在公共源极线CSL与存储单元MC1至MCn之间。布置在同一行上的存储单元串的源极选择晶体管连接到同一源极选择线。布置在第一行上的存储单元串CS11’至CS1m’的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行上的存储单元串CS21’至CS2m’的源极选择晶体管连接到第二源极选择线SSL2。在另一实施方式中，存储单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同连接到一条源极选择线。
每个存储单元串的第一存储单元MC1至第n存储单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅电极分别连接到第一字线WL1至第n字线WLn。
每个存储单元串的漏极选择晶体管DST连接在对应的位线与存储单元MC1至MCn之间。在行方向上布置的存储单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行上的存储单元串CS11’至CS1m’的漏极选择晶体管连接到第一漏极选择线DSL1。第二行上的存储单元串CS21’至CS2m’的漏极选择晶体管连接到第二漏极选择线DSL2。
因此，图5的存储块BLKb具有类似于图4的存储块BLKa的电路，区别是在图5中从每个存储单元串中排除了管式晶体管PT。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，在行方向上布置的存储单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号存储单元串可以分别连接到偶数位线，并且在行方向上布置的存储单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号存储单元串可以分别连接到奇数位线。
在一个实施方式中，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚拟存储单元。例如，可以设置所述至少一个虚拟存储单元来降低源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，可以设置所述至少一个虚拟存储单元来减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。当虚拟存储单元的数量增加时，存储块BLKb的操作的可靠性提高。另一方面，存储块BLKb的尺寸增加。当虚拟存储单元的数量减少时，存储块BLKb的尺寸减小。另一方面，存储块BLKb的操作的可靠性可能会劣化。
为了有效地控制所述至少一个虚拟存储单元，虚拟存储单元可以具有所需的阈值电压。在存储块BLKb的擦除操作之前或之后，可以对全部或部分虚拟存储单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储单元的阈值电压控制施加到与各个虚拟存储单元连接的虚拟字线的电压，使得虚拟存储单元能够具有所需的阈值电压。
图6是示出图3所示的存储块BLK1至BLKz中的一个存储块BLKi的又一实施方式的电路图。
参照图6，在存储块BLKi中，彼此平行布置的多条字线可以连接在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块BLKi可以包括连接在位线BL1至BLm与公共源极线CSL之间的多个存储单元串ST。位线BL1至BLm可以分别连接到存储单元串ST，并且存储单元串ST可以共同连接到公共源极线CSL。存储单元串ST可以彼此相同地配置，因此将作为示例详细描述连接到第一位线BL1的存储单元串ST。
存储单元串ST可以包括在公共源极线CSL与第一位线BL1之间彼此串联连接的源极选择晶体管SST、多个存储单元MC1至MC16和漏极选择晶体管DST。至少一个漏极选择晶体管DST可以包括在一个存储单元串ST中，并且数量大于图中所示的源极选择晶体管SST的源极选择晶体管和数量大于图中所示的存储单元MC1至MC16的存储单元可以包括在所述一个存储单元串ST中。
源极选择晶体管SST的源极可以连接到公共源极线SL，并且漏极选择晶体管DAT的漏极可以连接到第一位线BL1。存储单元MC1至MC16可以串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同存储单元串ST中的源极选择晶体管SST的栅极可以连接到源极选择线SSL，并且包括在不同存储单元串ST中的漏极选择晶体管DST的栅极可以连接到漏极选择线SSL。存储单元MC1至MC16的栅极可以连接到多条字线WL1至WL16。不同存储单元串ST中包括的存储单元中的连接到同一字线的一组存储单元可以称为物理页PG。因此，与字线WL1至WL16的数量对应的物理页PG可以包括在存储块BLKi中。
一个存储单元可以储存一位数据。所述一个存储单元通常称为单层单元(SLC)。一个物理页PG可以存储一个逻辑页(LPG)数据。一个LPG数据可以包括与所述一个物理页PG中包括的存储单元的数量对应的数据位。
一个存储单元可以存储两位或更多位数据。一个物理页PG可以存储两个或更多个LPG数据。
图7是示出根据本公开的实施方式的控制电路和页缓冲器的操作的示例。
参照图7，存储装置100可以包括控制电路Control Circuit和页缓冲器PB。
在图7中，控制电路Control Circuit可以是用于执行图2所示的控制逻辑130的电路。此外，页缓冲器PB可以是图2所示的任何一个页缓冲器。
控制电路Control Circuit可以控制页缓冲器PB的操作。
控制电路Control Circuit可以产生用于控制页缓冲器PB的页缓冲器控制信号。在一个实施方式中，页缓冲器控制信号可以包括重置信号RST、设置信号SET、传输信号TRAN、传输信号TRAN_N等。例如，控制电路Control Circuit可以响应于控制信号I_RST而产生重置信号RST。此外，控制电路Control Circuit可以响应于控制信号I_SET而产生设置信号SET。此外，控制电路Control Circuit可以响应于控制信号I_TRAN而产生传输信号TRAN。此外，控制电路Control Circuit可以响应于控制信号I_TRAN_N而产生传输信号TRAN_N
此外，控制电路Control Circuit可以向页缓冲器PB提供页缓冲器控制信号。
页缓冲器PB可以根据页缓冲器控制信号操作。例如，第一晶体管T1可以连接在节点D与节点ND之间，并且响应于重置信号RST而电连接节点D和节点ND。第二晶体管T2可以连接在节点D_N和节点ND之间，并且响应于设置信号SET而电连接节点D_N和节点ND。例如，在感测节点SO被预充电到高电平的状态下，当重置信号RST以逻辑高电平施加到第一晶体管T1时，将节点D和节点D_N分别初始化为逻辑低电平和逻辑高电平。此外，在感测节点SO被预充电到高电平的状态下，当设置信号SET以逻辑高电平施加到第二晶体管T2时，将节点D和节点D_N分别初始化到逻辑高电平和逻辑低电平。第三晶体管T3可以连接在节点D与感测节点SO之间，并且响应于传输信号TRAN而电连接节点D和感测节点SO。第四晶体管T4可以连接在节点D_N和感测节点SO之间，并且响应于传输信号TRAN_N而电连接节点D_N和感测节点SO。
图8是示出根据本公开的实施方式的控制电路和页缓冲器的操作的另一示例。
在图8中，假设存储装置100包括多个级(第1级至第N级)。所述多个级(第1级至第N级)可以彼此独立地操作。所述多个级(第1级至第N级)中的每一级可以包括控制电路Control Circuit和四个页缓冲器PB。然而，页缓冲器的数量不限于四个。在不同的实施方式中，页缓冲器的数量可以不同。此外，假设根据四个信号控制一个页缓冲器。然而，这仅仅是例示性的，并且用于控制页缓冲器的信号的数量可以变化。
控制电路Control Circuit可以控制包括在同一级中的页缓冲器。因此，包括在多个级(第1级至第N级)的每一级中的一个控制电路Control Circuit可以控制四个页缓冲器PB。因此，所述一个控制电路Control Circuit可以控制16个信号，即RSTA、RSTB、RSTC、RSTD、SETA、SETB、SETC、SETD、TRANA、TRANB、TRANC、TRAND、TRANA_N、TRANB_N、TRANC_N和TRAND_N，以控制页缓冲器PB。
此外，控制电路Control Circuit的操作以及页缓冲器PB中的每一个的操作与上述页缓冲器PB的操作和控制电路Control Circuit的操作相同，因此，将省略对此的详细描述。
同时，在存储装置(例如，外围下单元(PUC))的情况下，页缓冲器PB位于存储单元阵列下方。因此，将使用用于测量信号的上金属焊盘(uPAD)来检查页缓冲器PB的信号。上金属焊盘由顶部金属构成。如图8所示，当从一个级产生16个信号时，在多个级(第1级至第N级)中产生16×N个信号。然而，因为用于设置上金属焊盘的区域有限，所以在具有PUC结构的存储装置中不能检查所有页缓冲器PB的信号。此外，因为封装形式的存储装置中不存在任何信号测量路径，所以无法检查页缓冲器的信号。
因此，根据本公开的实施方式，能够通过使用数量减少的或最小数量的焊盘来检查页缓冲器的信号。
图9是示出根据本公开的实施方式的存储装置900的图。
在图9中，存储装置900可以是图2所示的存储装置200。
参照图9，存储装置900可以包括页缓冲器电路910和控制电路920。
页缓冲器电路910可以包括多个页缓冲器级，该多个页缓冲器级包括多个页缓冲器。页缓冲器级可以是图8所示的级。
根据一个实施方式，控制电路920可以通过分别与由页缓冲器控制信号PBSIGNALS构成的多个页缓冲器控制信号组对应的探测路径来探测所述多个页缓冲器控制信号组。
具体地，控制电路920可以包括控制信号发生器921、多个探测焊盘922和测量焊盘923。
控制信号发生器921可以产生用于控制多个页缓冲器的页缓冲器控制信号PBSIGNALS。控制信号发生器921可以向页缓冲器电路910提供页缓冲器控制信号PBSIGNALS。在一个实施方式中，控制信号发生器921可以并行地向页缓冲器电路910中包括的多个页缓冲器级提供页缓冲器控制信号PBSIGNALS。也就是说，因为多个页缓冲器级以恒定间隔接收页缓冲器控制信号PBSIGNALS，所以多个页缓冲器级可以根据页缓冲器控制信号PBSIGNALS并行操作。
在一个实施方式中，控制信号发生器921可以产生探测控制信号PROBE，用于控制连接在多个页缓冲器与多个探测焊盘922之间的晶体管。
在一个实施方式中，控制信号发生器921可以产生测量控制信号MEASURE，用于控制连接在多个探测焊盘922和测量焊盘923之间的晶体管。
多个探测焊盘922中的每一个可以探测多个页缓冲器控制信号组中的任何一个。
多个页缓冲器控制信号组中的每一个可以包括页缓冲器控制信号PBSIGNALS中的具有相同种类又并行提供给不同页缓冲器级的页缓冲器控制信号。例如，假设第一页缓冲器级至第N页缓冲器级包括在页缓冲器电路910中，并且提供给每个页缓冲器级的页缓冲器信号包括重置信号、设置信号、第一传输信号和第二传输信号。多个页缓冲器控制信号组中的第一页缓冲器控制信号组可以包括多个页缓冲器级的重置信号。具体地，第一页缓冲器控制信号组可以是包括分别提供给第一页缓冲器级至第N页缓冲器级的重置信号的组。此外，多个页缓冲器控制信号组中的第二页缓冲器控制信号组可以包括多个页缓冲器级的设置信号。具体地，第二页缓冲器控制信号组可以是包括分别提供给第一页缓冲器级至第N页缓冲器级的设置信号的组。此外，多个页缓冲器控制信号组中的第三页缓冲器控制信号组可以包括多个页缓冲器级的第一传输信号。具体地，第三页缓冲器控制信号组可以是包括分别提供给第一页缓冲器级至第N页缓冲器级的第一传输信号的组。此外，多个页缓冲器控制信号组中的第四页缓冲器控制信号组可以包括多个页缓冲器级的第二传输信号。具体地，第四页缓冲器控制信号组可以是包括分别提供给第一页缓冲器级至第N页缓冲器级的第二传输信号的组。
在一个实施方式中，多个探测焊盘922中的每一个可以探测多个页缓冲器控制信号组中的对应于多个探测焊盘922中的每一个的页缓冲器控制信号组。具体地，多个探测焊盘922中的每一个可以通过连接到多个探测焊盘922中的每一个的探测路径来探测页缓冲器控制信号组。
在一个实施方式中，当连接在多个页缓冲器与多个探测焊盘922之间的晶体管根据探测控制信号PROPER导通时，多个探测焊盘922中的每一个可以探测分配给该探测焊盘922的页缓冲器控制信号组。此外，多个探测焊盘922可以向测量焊盘923提供所探测的缓冲控制信号组。
在一个实施方式中，多个探测焊盘922可以被配置为上金属焊盘(uPAD)。例如，可以利用位于存储装置900上部的顶部金属来设置多个探测焊盘922。
测量焊盘923可以测量由多个探测焊盘922探测的页缓冲器控制信号组。
在一个实施方式中，当连接在多个探测焊盘922与测量焊盘923之间的晶体管根据测量控制信号MEASURE截止时，测量焊盘923可以测量所探测的页缓冲器控制信号组。所测量的页缓冲器控制信号组可以用于分析页缓冲器。
在一个实施方式中，可以利用位于存储装置900上部的顶部金属来设置测量焊盘923。
图10是示出根据本公开的实施方式的存储装置的探测操作的图。
图10示出在图8所示的页缓冲器信号中探测第A复位信号RSTA的操作。尽管参照图10描述了探测第A复位信号RSTA的操作，但这是为了便于描述，并且除了第A复位信号RSTA之外，探测操作可以同样地应用于其它页缓冲器控制信号RSTB、RSTC、RSTD、SETA、SETB、SETC、SETD、TRANA、TRANB、TRANC、TRAND、TRANA_N、TRANB_N、TRANC_N和TRAND_N。
参照图10，多个探测焊盘中的对应于第A重置信号的探测焊盘PROBING PAD_RSTA可以是用于探测提供给多个页缓冲器级(第1级至第N级)中的每一个的第A重置信号RSTA_1至RSTA_N的焊盘。
例如，当连接到探测焊盘PROBING PAD_RSTA的晶体管被探测控制信号PROBE导通时，探测焊盘PROBING PAD_RSTA可以探测第A复位信号RSTA_1至RSTA_N。可以通过连接到探测焊盘PROBING PAD_RSTA的探测路径来探测第A复位信号RSTA_1至RSTA_N。换句话说，探测焊盘PROBING PAD_RSTA可以仅探测提供给多个页缓冲器级(第1级至第N级)的页缓冲器控制信号中的对应于相同种类的第A复位信号RSTA_1至RSTA_N。
另一方面，当连接到探测焊盘PROBING PAD_RSTA的晶体管被探测控制信号PROBE截止时，探测焊盘PROBING PAD_RSTA不执行探测操作。
因此，根据本公开的实施方式，通过同一探测焊盘探测具有相同种类又提供给不同页缓冲器级的页缓冲器控制信号，从而能够通过使用数量减少的或最小数量的焊盘来检查页缓冲器控制信号。
图11是示出根据本公开的实施方式的存储装置的测量操作的图。
图11示出在图8所示的页缓冲器控制信号中的每一个由对应的探测焊盘探测的状态下的测量操作。例如，假设提供给多个页缓冲器级的页缓冲器控制信号中的每一个由探测焊盘PROBING PAD_RSTA、PROBING PAD_RSTB、……和PROBING PAD_TRAND_N中的任何一个基于页缓冲器控制信号的种类来探测。在图11中，为了便于描述，仅示出了对应于第A复位信号的探测焊盘PROBING PAD_RSTA、对应于第B复位信号RSTB的探测焊盘PROBING PAD_RSTB以及对应于传输信号TRAND_N的探测焊盘PROBING PAD_TRAND_N。然而，参照图11描述的测量操作可以同样地应用于对应于其它页缓冲器控制信号RSTC、RSTD、SETA、SETB、SETC、SETD、TRANA、TRANB、TRANC、TRAND、TRANA_N、TRANB_N和TRANC_N的探测焊盘。
参照图11，测量焊盘MEASURE PAD可以测量由多个探测焊盘探测的页缓冲器控制信号。
例如，当连接在探测焊盘PROBING PAD_RSTA与测量焊盘MEASURE PAD之间的晶体管被测量控制信号MEASURE导通时，测量焊盘MEASURE PAD可以测量由探测焊盘PROBINGPAD_RSTA探测的第A复位信号。此外，当连接在探测焊盘PROBING PAD_RSTB与测量焊盘MEASURE PAD之间的晶体管被测量控制信号MEASURE导通时，测量焊盘MEASURE PAD可以测量由探测焊盘PROBING PAD_RSTB探测的第B复位信号。此外，当连接在探测焊盘PROBINGPAD_TRAND_N与测量焊盘MEASURE PAD之间的晶体管被测量控制信号MEASURE导通时，测量焊盘MEASURE PAD可以测量由探测焊盘PROBING PAD_TRAND_N探测的传输信号。
另一方面，当连接到探测焊盘PROBING PAD_RSTA、PROBING PAD_RSTB、……和PROBING PAD_TRAND_N的晶体管被测量控制信号MEASURE截止时，测量焊盘MEASURE PAD不执行测量操作。
因此，根据本公开的实施方式，通过一个测量焊盘测量由多个探测焊盘探测的页缓冲器控制信号，从而即使在封装型存储装置中也能够测量页缓冲器控制信号。
图12是示出根据本公开的实施方式的存储装置的操作方法的流程图。
图12所示的操作方法可以由图9所示的存储装置900执行。
参照图12，在步骤S1201中，存储装置900可以产生用于控制多个页缓冲器的页缓冲器控制信号。
在步骤S1203中，存储装置900可以向多个页缓冲器提供页缓冲器控制信号。
存储装置900可以并行地向包括多个页缓冲器的多个页缓冲器级提供多个页缓冲器控制信号。
在步骤S1205中，存储装置900可以通过与由页缓冲器控制信号构成的多个页缓冲器控制信号组中的每一个对应的探测路径来探测所述多个页缓冲器控制信号组中的每一个。
多个页缓冲器控制信号组中的每一个可以包括页缓冲器控制信号中的具有相同种类又并行施加到不同页缓冲器级的页缓冲器控制信号。
图13是示出根据本公开的附加实施方式的存储装置的操作方法的流程图。
图13所示的操作方法可以由图9所示的存储装置900执行。
参照图13，在步骤S1301中，存储装置900可以产生用于控制多个页缓冲器的页缓冲器控制信号。
在步骤S1303中，存储装置900可以向多个页缓冲器提供页缓冲器控制信号。
在步骤S1305中，存储装置900可以产生用于控制多个探测焊盘的探测操作的探测控制信号。
在步骤S1307中，存储装置900可以通过与由页缓冲器控制信号构成的多个页缓冲器控制信号组中的每一个对应的探测路径来探测所述多个页缓冲器控制信号组中的每一个。
存储装置900可以根据探测控制信号来导通连接在多个页缓冲器和多个探测焊盘之间的晶体管。此外，存储装置900可以通过使用多个探测焊盘中的每一个来探测多个页缓冲器控制信号组中的与多个探测焊盘中的每一个对应的页缓冲器控制信号组。
在步骤S1309中，存储装置900可以产生用于控制测量焊盘的测量操作的测量控制信号。
在步骤S1311中，存储装置900可以通过使用测量焊盘来测量由多个探测焊盘探测的页缓冲器控制信号。
存储装置900可以根据测量控制信号来导通连接在多个探测焊盘与测量焊盘之间的晶体管。此外，存储装置900可以测量所探测的页缓冲器控制信号。
图14是示出图1所示的存储控制器200的图。
参照图1和图14，存储控制器200可以包括处理器220、RAM 230、错误校正电路240、ROM 250、主机接口270和闪存接口280。
处理器220可以控制存储控制器200的整体操作。RAM 230可以用作存储控制器200的缓冲存储器、缓存存储器、工作存储器等。
错误校正电路240可以执行错误校正。错误校正电路240可以对要通过闪存接口280写入存储装置的数据执行错误校正码(ECC)编码。经ECC编码的数据可以通过闪存接口280传输到存储装置。错误校正电路240可以对通过闪存接口280从存储装置接收的数据执行ECC解码。例如，可以将错误校正电路240作为闪存接口280的组件而包括在闪存接口280中。
ROM 260可以以固件形式来储存存储控制器200的操作中所需的各种信息。
存储控制器200可以通过主机接口270与外部设备(例如，主机300、应用处理器等)通信。
存储控制器200可以通过闪存接口280与存储装置100通信。存储控制器200可以通过闪存接口280将命令CMD、地址ADDR、控制信号CTRL等发送到存储装置100，并且接收数据DATA。例如，闪存接口280可以包括NAND接口。
图15是示出根据本公开的实施方式应用储存装置的存储卡系统2000的框图。
参照图15，存储卡系统2000包括存储控制器2100、存储装置2200和连接器2300。
存储控制器2100连接到存储装置2200。存储控制器2100可以访问存储装置2200。例如，存储控制器2100可以控制存储装置2200的读取操作、写入操作、擦除操作和后台操作。存储控制器2100提供存储装置2200与主机Host之间的接口。存储控制器2100驱动用于控制存储装置2200的固件。存储控制器2100可以与参照图1描述的存储控制器200相同地实现。存储装置2200可以与参照图2描述的存储装置100相同地实现。
存储控制器2100例如可以包括诸如随机存取存储器(RAM)、处理单元、主机接口，存储器接口和ECC电路等组件。
存储控制器2100可以通过连接器2300与外部设备通信。存储控制器2100可以根据特定的通信协议与外部设备(例如，主机)通信。存储控制器2100例如可以通过各种通信协议中的至少一种与外部设备通信，通信协议例如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存存储器(UFS)、Wi-Fi、蓝牙和NVMe。可以通过上述各种通信协议中的至少一种来定义连接器2300。
例如，可以利用各种非易失性存储器类型来实现存储装置2200，该非易失性存储器例如为电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电式RAM(FRAM)和自旋转移力矩磁RAM(STT-MRAM)。
存储控制器2100和存储装置2200可以集成到单个半导体装置中以构成存储卡。例如，存储控制器2100和存储装置2200可以构成存储卡，例如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)以及通用闪存存储器(UFS)。
图16是示出根据本公开的实施方式应用储存装置的固态驱动器(SSD)系统3000的框图。
参照图16，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助电源3230和缓冲存储器3240。
在一个实施方式中，SSD控制器3210可以充当参照图1描述的存储控制器200。
SSD控制器3210可以响应于从主机3100接收的信号SIG而控制多个闪存存储器3221至322n。信号SIG例如可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由至少一个接口定义的信号，该接口例如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存存储器(UFS)、WI-FI、蓝牙和NVMe。
辅助电源3230通过电源连接器3002连接到主机3100。辅助电源3230可以接收从主机3100输入的电力PWR并充上电力PWR。当主机3100的供电不平稳时，辅助电源3230可以为SSD 3200供电。辅助电源3230例如可以位于SSD 3200中，或者位于SSD 3200的外部。例如，辅助电源3230可以位于主板上并且向SSD 3200提供辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时储存从主机3100接收的数据或者从多个闪存存储器3221至322n接收的数据，或者临时储存闪存存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括易失性存储器(例如，DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)，或者非易失性存储器(例如，FRAM、ReRAM、STT-MRAM和PRAM)。
图17是示出根据本公开的实施方式应用储存装置的用户系统4000的框图。
参照图17，用户系统4000包括应用处理器4100、存储模块4200、网络模块4300、储存模块4400和用户接口4500。
应用处理器4100可以驱动包括在用户系统4000、操作系统(OS)、用户程序等中的组件。例如，应用处理器4100可以包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可以设置为系统级芯片(SoC)。
存储模块4200可以操作成用户系统4000的主存储器、工作存储器、缓冲存储器或缓存存储器。存储模块4200可以包括易失性随机存取存储器(例如，DRAM、SDRAM、DDRSDRAM、DDR2 SDRM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM)，或者非易失性随机存取存储器(例如，PRAM、ReRAM、MRAM和FRAM)。例如，应用处理器4100和存储模块4200可以通过基于层叠封装(PoP)被封装而提供成一个半导体封装。
网络模块4300可以与外部设备通信。网络模块4300例如可以支持无线通信，例如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以包括在应用处理器4100中。
储存模块4400可以储存数据。例如，储存模块4400可以储存从应用处理器4100接收的数据。另选地，储存模块4400可以将储存在其中的数据发送到应用处理器4100。储存模块4400例如可以利用具有三维结构的非易失性半导体存储器来实现，例如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存或NAND闪存。储存模块4400例如可以被提供成可移除驱动器，例如用户系统4000的存储卡或外部驱动器。
例如，储存模块4400可以包括多个非易失性存储装置，并且多个非易失性存储装置可以与参照图1描述的存储装置100相同地操作。储存模块4400可以与参照图1描述的储存装置50相同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或命令或者向外部设备输出数据的接口。例如，用户接口4500可以包括用户输入接口(例如，键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件)。用户接口4500可以包括用户输出接口(例如，液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器)。
根据本公开，提供了一种存储装置和该存储装置的操作方法，该存储装置能够通过使用数量减少的或最小数量的焊盘来检查页缓冲器的信号。
虽然已经参照某些实施方式示出和描述了本公开，但是本领域技术人员应当理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以对所呈现的实施方式进行形式和细节上的各种改变。因此，本公开的范围不应限于上述实施方式，而是不仅应由所附权利要求确定，还应由其等同物确定。
在上述实施方式中，可以选择性地执行所有步骤，或者可以省略部分步骤。在每个实施方式中，步骤不一定按照所描述的顺序执行，而是可以重新排列。本说明书和附图中公开的实施方式仅是便于理解本公开的实施例，并且本公开不限于此。也就是说，对于本领域技术人员来说，显然能够基于本公开的技术范围进行各种变型。
同时，已经在附图和说明书中描述了本公开的实施方式。虽然这里使用了特定的术语，但这些术语仅仅是为了解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，可以进行许多变化。对于本领域技术人员来说，显然除了本文公开的实施方式之外，还能够基于本公开的技术范围进行各种变型。
相关申请的交叉引用
本申请要求2020年10月12日向韩国知识产权局提交的韩国专利申请No.10-2020-0131446的优先权，其全部公开内容通过引用并入本文。

Claims (20)

1.一种存储装置，所述存储装置包括：
页缓冲器电路，所述页缓冲器电路包括多个页缓冲器级，所述多个页缓冲器级各自包括多个页缓冲器；以及
控制电路，所述控制电路被配置为：
产生用于控制所述多个页缓冲器的页缓冲器控制信号；以及
通过与由所述页缓冲器控制信号构成的多个页缓冲器控制信号组中的每一个页缓冲器控制信号组对应的探测路径来探测所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组。
2.根据权利要求1所述的存储装置，其中，所述控制电路包括：
多个探测焊盘，所述多个探测焊盘各自探测所述多个页缓冲器控制信号组中的任何一个页缓冲器控制信号组；以及
控制信号发生器，所述控制信号发生器产生所述页缓冲器控制信号和用于控制所述多个探测焊盘的探测操作的探测控制信号。
3.根据权利要求2所述的存储装置，其中，所述多个探测焊盘中的每一个探测焊盘响应于所述探测控制信号而探测所述一个页缓冲器控制信号组。
4.根据权利要求2所述的存储装置，其中，所述控制电路还包括测量焊盘，所述测量焊盘测量由所述多个探测焊盘探测的页缓冲器控制信号组。
5.根据权利要求4所述的存储装置，其中，所述控制信号发生器产生用于控制所述测量焊盘的测量操作的测量控制信号。
6.根据权利要求5所述的存储装置，其中，所述测量焊盘响应于所述测量控制信号而测量所探测的页缓冲器控制信号组。
7.根据权利要求1所述的存储装置，其中，所述页缓冲器控制信号包括传输信号、设置信号和重置信号中的至少一者。
8.根据权利要求1所述的存储装置，其中，所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组包括所述页缓冲器控制信号中的具有相同种类又并行提供给不同页缓冲器级的页缓冲器控制信号。
9.一种操作存储装置的方法，所述存储装置包括测量焊盘和多个探测焊盘，所述方法包括以下步骤：
产生用于控制多个页缓冲器的页缓冲器控制信号；
向所述多个页缓冲器提供所述页缓冲器控制信号；以及
通过与由所述页缓冲器控制信号构成的多个页缓冲器控制信号组中的每一个页缓冲器控制信号组对应的探测路径来探测所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组。
10.根据权利要求9所述的方法，所述方法还包括产生用于控制所述多个探测焊盘的探测操作的探测控制信号。
11.根据权利要求10所述的方法，其中，所述探测的步骤包括以下步骤：
根据所述探测控制信号，导通连接在所述多个页缓冲器和所述多个探测焊盘之间的晶体管；以及
通过使用所述多个探测焊盘中的每一个探测焊盘，探测所述多个页缓冲器控制信号组中的与所述多个探测焊盘中的每一个探测焊盘对应的页缓冲器控制信号组。
12.根据权利要求11所述的方法，所述方法还包括通过使用所述测量焊盘来测量由所述多个探测焊盘探测的页缓冲器控制信号组。
13.根据权利要求12所述的方法，所述方法还包括产生用于控制所述测量焊盘的测量操作的测量控制信号。
14.根据权利要求13所述的方法，其中，所述测量的步骤包括以下步骤：
根据所述测量控制信号，导通连接在所述多个探测焊盘和所述测量焊盘之间的晶体管；以及
测量所探测的页缓冲器控制信号组。
15.根据权利要求9所述的方法，其中，向所述多个页缓冲器提供所述页缓冲器控制信号的步骤包括：向包括所述多个页缓冲器的多个页缓冲器级并行提供所述多个页缓冲器控制信号。
16.根据权利要求15所述的方法，其中，所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组包括所述页缓冲器控制信号中的具有相同种类又并行施加到不同页缓冲器级的页缓冲器控制信号。
17.一种控制电路，所述控制电路控制向各自包括多个页缓冲器的多个页缓冲器控制级提供的信号，所述控制电路包括：
多个探测焊盘，所述多个探测焊盘各自探测由用于控制所述多个页缓冲器的页缓冲器控制信号构成的多个页缓冲器控制信号组中的任何一个页缓冲器控制信号组；
测量焊盘，所述测量焊盘测量由所述多个探测焊盘探测的页缓冲器控制信号组；以及
控制信号发生器，所述控制信号发生器产生：
所述页缓冲器控制信号；
探测控制信号，所述探测控制信号用于控制所述多个探测焊盘的探测操作；以及
测量控制信号，所述测量控制信号用于控制所述测量焊盘的测量操作。
18.根据权利要求17所述的控制电路，其中，所述多个探测焊盘中的每一个探测焊盘响应于所述探测控制信号而探测所述一个页缓冲器控制信号组。
19.根据权利要求17所述的控制电路，其中，所述测量焊盘响应于所述测量控制信号而测量所探测的页缓冲器控制信号组。
20.根据权利要求17所述的控制电路，其中，所述多个页缓冲器控制信号组中的每一个页缓冲器控制信号组包括所述页缓冲器控制信号中的具有相同种类又并行提供给不同页缓冲器级的页缓冲器控制信号。
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