CN114284240A - 半导体封装结构 - Google Patents

Abstract

本申请实施例涉及一种半导体封装结构及其形成方法。半导体封装结构包括衬底，衬底具有容置凹槽。半导体封装结构还包括桥接线路结构，设置在容置凹槽内。第一线路层和位于第一线路层上的第二线路层，设置在衬底上。半导体封装结构还包括位于第二线路层上的第一电子元件和第二电子元件，第一电子元件和第二电子元件电连接桥接线路结构，桥接线路结构位于第一电子元件和第二电子元件之间的中间区域向下的投影区外。本发明的目的在于提供一种半导体封装结构，以至少提高半导体封装结构的良率。

Description

半导体封装结构

技术领域

本发明的实施例涉及半导体封装结构。

背景技术

在现有技术中，扇出型衬底上芯片(FOCoS)中的异质材料之间热膨 胀系数失配(CTE Miss-match)，在执行加热工艺/或可靠性测试/热循环工 艺时，衬底相邻芯片的间隙下的材料无法释放热应力，造成细线路层(例 如，重布线层RDL)中的迹线断裂。

如图1所示，第一元件20和第二元件21的间隙处产生了裂缝，该裂 缝从第一元件20和第二元件21的边角处延伸至桥接的线路4里面，使线 路遭到破坏。区域a为最高应力效应区。由于桥接的线路4所在的塑性材 料(例如，聚酰亚胺)层5较软，刚度较低(例如，模量低于Si芯片材料)， 当区域a没有足够的刚度克服最大热应力时，最大热应力穿过塑性材料层 55作用于这些桥接的线路4上。因此，较低的产量和较高的成本是当前的 主要严重问题。另外，第一元件20和第二元件21的下表面上具有不同尺 寸的混合凸块(连接线路4的凸块尺寸比其他凸块的尺寸小)。

若要在重布线层(RDL)上增加加强(reinforcement)结构，整个封装 结构(PKG)的厚度就会再增加。若沿用硅桥的扇出封装(SFOCOS)结构， 除了会多增加一层模塑料(CPD)层及桥接芯片(Bridge Die)的厚度，还 需要考虑到桥接芯片制作过程的良率，因此整体产品良率会下降。

发明内容

针对相关技术中存在的问题，本发明的目的在于提供一种半导体封装 结构，以至少提高半导体封装结构的良率。

为实现上述目的，本发明提供了一种半导体封装结构，包括：衬底， 具有容置凹槽；桥接线路结构，设置在容置凹槽内；第一线路层和位于第 一线路层上的第二线路层，设置在衬底上；第一电子元件和第二电子元件， 位于第二线路层上，第一电子元件和第二电子元件电连接桥接线路结构， 桥接线路结构位于第一电子元件和第二电子元件之间的中间区域向下的投 影区外。

在一些实施例中，第一电子元件和第二电子元件通过第一线路层和第 二线路层电连接桥接线路结构。

在一些实施例中，桥接线路结构通过第一引线电连接第一线路层。

在一些实施例中，第一线路层中的第一介电层的第一部分位于容置凹 槽中，第一部分接触桥接线路结构的侧壁并且覆盖桥接线路结构的顶面的 部分。

在一些实施例中，第一引线与桥接线路结构的接合点未被第一介电层 覆盖。

在一些实施例中，第一引线直接电连接第一线路层的上表面处的第一 焊盘，第二线路层电连接第一焊盘。

在一些实施例中，第二线路层包括第二介电层和位于第二介电层中的 第一通孔，第一通孔电连接第一线路层，第二介电层接触桥接线路结构的 上表面，第二介电层覆盖第一引线与桥接线路结构的接合点。

在一些实施例中，第一引线的最高点低于第二介电层的上表面。

在一些实施例中，第二线路层还包括位于第二介电层中第二通孔，第 二通孔直接电连接桥接线路结构。

在一些实施例中，半导体封装结构，还包括：封装层，位于线路层上， 封装层包封第一电子元件的第一连接件和第二电子元件的第二连接件，第 一连接件和第二连接件电连接第二线路层。

在一些实施例中，封装层还覆盖第一电子元件的侧壁的部分和第二电 子元件的侧壁的部分。

在一些实施例中，桥接线路结构的顶面低于衬底的顶面。

在一些实施例中，衬底中包括纤维。

本申请的实施例还提供一种形成半导体封装件的方法，包括：提供具 有容置凹槽的衬底；将桥接线路结构设置在容置凹槽内；将第一线路层形 成在衬底上；通过引线电连接桥接线路结构和第一线路层；形成位于第一 线路层上的第二线路层；将第一电子元件和第二电子元件电连接至第二线 路层，桥接线路结构不在第一电子元件和第二电子元件之间的中间区域向 下投影的范围内。

在一些实施例中，通过引线电连接桥接线路结构和第一线路层包括： 将引线的第一端电连接桥接线路结构的上表面；将引线的第二端电连接第 一线路层的上表面上的第一焊盘。

在一些实施例中，形成半导体封装件的方法，还包括：在第二线路层 的一侧灌装封装层，封装层从第二线路层和第一电子元件、第二电子元件 之间流到第二线路层的另一侧。

在一些实施例中，第一电子元件的横向尺寸和第二电子元件的横向尺 寸不同。

在一些实施例中，第一电子元件是特定应用集成电路(ASIC)芯片。

在一些实施例中，第二电子元件是高带宽存储器(HBM)管芯。

在一些实施例中，在形成第二线路层时，第二线路层的第一通孔电连 接第一线路层，第二线路层的第二通孔电连接桥接线路结构。

附图说明

图1为现有技术中的半导体封装结构的示意性截面图。

图2至图28示出了根据本申请实施例的半导体封装结构的形成过程。

图29至图34示出了根据本申请不同实施例的半导体封装结构的示意 性截面图。

具体实施方式

为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施 例对其作进一步说明。

本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中， 将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记 来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用 于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的 限制。

如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用 以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其 中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。 举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％ 的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、 小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于± 0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于 或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于± 4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等 于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述 两个数值“大体上”相同。

在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中 央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、 “左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水 平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、 “顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、 “向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方 向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请以特定 的方向建构或操作。

另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解， 此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地 指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子 范围，如同明确地指定每一数值及子范围一般。

再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中 用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三” 等等不意欲描述对应组件。

以下将参照附图，对本申请的半导体封装结构及其形成方法做具体阐 述。

如图2所示，在一些实施例中，在加强结构142的背面形成粘着层143。 在一些实施例中，加强结构142是晶圆或板状衬底(Panel Substrate)。在 一些实施例中，粘着层143是非金属材料，例如有机材料：聚酰亚胺(PI)、 环氧树脂、丙烯酸、味之素堆积膜(ABF)、模塑料；和/或无机材料，例 如氧化物(SiOx、SiNx、TaOx)、玻璃、硅、陶瓷等。在一些实施例中，使用有机光敏或/和非光敏液体或/和干膜形成上述非金属材料。

如图3所示，在加强结构142上形成隔离层141。在一些实施例中， 隔离层141是涂层。在一些实施例中，隔离层141的厚度为5微米至20微 米。

如图4所示，在一些实施例中，使用物理气相沉积工艺(PVD)在隔 离层141上形成第一晶种层144。在一些实施例中，第一晶种层144包括 金属，例如Cu、Ag、Au、Al、Ni、Ti、Pd、Pt、焊料等；和/或非金属， 例如石墨烯等。在一些实施例中，使用有机光敏或/和非光敏液体或/和干膜 形成上述金属材料。

如图5所示，在第一晶种层144上形成第一掩模层145，并沿箭头所 示方向图案化(例如，通过光刻工艺)第一掩模层145。在一些实施例中， 第一掩模层145是光刻胶(PR)层。

如图6所示，图案化后的第一掩模层145如图所示。第一晶种层144 的顶面的部分暴露，在暴露的第一晶种层144上形成第一金属层146。在 一些实施例中，第一金属层146包括Cu、Ag、Au、Al、Ni、Ti、Pd、Pt 或焊料等。在一些实施例中，使用有机光敏或/和非光敏液体或/和干膜形成 上述金属材料。

如图7所示，去掉第一掩模层145的剩余部分，并通过蚀刻工艺去除 未被第一金属层146覆盖的第一晶种层144，形成开口147。

如图8所示，使用刀刃148在开口147中间处进行切割，刀刃从上至 下切割整个结构的厚度，使得结构发生分离。

如图9所示，切割后的结构形成为桥接线路结构140，第一金属层146 形成为桥接线路结构140中的桥接线路，第一金属层146是细线路。用拾 放装置149来夹取或吸取桥接线路结构140。

如图10所示，提供半导体衬底100，半导体衬底100中具有容置凹槽 120。在一些实施例中，衬底100中形成有第五通孔170，衬底100的上表 面上具有衬底迹线171。在一些实施例中，衬底100中包括纤维160。纤维 160增强了衬底100的强度。在一些实施例中，衬底迹线171和第五通孔 170包括金属，例如Cu、Ag、Au、Al、Ni、Ti、Pd、Pt、焊料等；和/或非 金属，例如石墨烯等。在一些实施例中，使用有机光敏或/和非光敏液体或 /和干膜形成上述金属材料。在一些实施例中，半导体衬底100在俯视图中 的形状可以是方形。在另一些实施例中，半导体衬底100俯视图中的形状 可以是圆形。

如图11所示，通过拾放装置149把桥接线路结构140放置在容置凹槽 120中，其中，粘着层143朝向下，从而与容置凹槽120的底部进行粘结。

如图12所示，沿箭头所示方向使用层压工艺在衬底100上形成第一介 电层310。第一介电层的厚度RDT为50微米至200微米。在一些实施例 中，第一介电层310包括聚酰胺(polyamide，PA)材料。

如图13所示，沿箭头所示方向图案化(例如，通过光刻工艺)第一介 电层310，使得衬底迹线171、第五通孔170以及桥接线路结构140的顶面 的部分暴露。

如图14所示，在第一介电层310上通过物理气相沉积工艺(PVD)形 成第二晶种层154，第二晶种层154接触衬底迹线171、第五通孔170以及 桥接线路结构140。

如图15所示，在第二晶种层154上形成第二掩模层155。在一些实施 例中，第二掩模层155是光刻胶(PR)。沿箭头方向图案化(例如，通过 光刻工艺)第二掩模层155。

图案化后的第二掩模层155如图16所示，通过电镀工艺在暴露的第二 晶种层154上形成第二金属层156。第二晶种层154和第二金属层156的 材料与第一晶种层144、第一金属层146相似。

如图17所示，去除第二掩模层155的剩余部分，并蚀刻去除未被第二 金属层156覆盖的第二晶种层154。第一介电层310和位于第一介电层310 中/上的第二金属层15、第二晶种层154组成第一线路层300，位于第一介 电层310上的第二金属层156、第二晶种层154形成第一焊盘320、第二焊 盘322。

如图18所示，使用毛细管600将第一引线150的第一端电连接至桥接 线路结构140的上表面。

如图19所示，将第一引线150的第二端电连接第一线路层300的上表 面上的第一焊盘320。并将第二引线151连接在桥接线路结构140和第二 焊盘322上。在一些实施例中，第一引线150、第二引线151的直径可以 为20微米至100微米。

如图20所示，在第一线路层300上形成第二介电层410，并沿箭头所 示的方向图案化(例如，通过光刻工艺)第二介电层410采用光刻工艺进 行蚀刻。第二介电层410的厚度DT可以为50μm至200μm。

图案化后的第二介电层410如图21所示，，通过物理气相沉积(PVD) 工艺在第二介电层410上形成第三晶种层164。其中，第三晶种层164第 二金属层156接触。

如图22所示，在位于第三晶种层164上形成第三掩模层165，在一些 实施例中，第三掩模层165是光刻胶，并通过如箭头所示的方向图案化(例 如，通过光刻工艺)第三掩模层165。

图案化后的第三掩模层165如图23所示，在第三晶种层164上通过电 镀工艺形成第三金属层166。在一些实施例中，第三晶种层164和第三金 属层166的材料与第一晶种层144、第一金属层146相似。

在图24A中，去除第三掩模层165的剩余部分，进而去除未被第三金 属层166覆盖的第三晶种层164。第三金属层166、第三晶种层164和第二 介电层410组成第二线路层400。第三金属层166和第三晶种层164形成 电连接第一线路层300的第一通孔330。

图24B示出了图24A所示结构的俯视图，图24C示出了图24A所示 结构除去第二线路层400后的俯视图。其中，图24B中的虚线框所示的区 域d示出了位于第二介电层410下方的容纳有桥接线路结构140的容置凹 槽120的轮廓，图24C中的虚线框所示的区域d’与图24B中的区域d相 对应，可以看到，桥接线路结构140上的第一金属层146通过第一引线150电连接第二金属层156，并且，还有其他多条引线将第一金属层146电连 接至第二金属层156。

在图25中，通过拾放装置149将第二电子元件210放置到第二线路层 400上。其中，第二电子元件210的第二连接件(焊盘)2100通过第一焊 料220连接第三金属层166。在一些实施例中，第二电子元件210是高带 宽存储器(HBM)管芯。

在图26中，通过拾放装置149将第一电子元件200放置在第二线路层 400上，其中，第一电子元件200的第一连接件(焊盘)2000通过第二焊 料221电连接第三金属层166。在一些实施例中，第一焊料220与第二焊 料221的尺寸相同，并且第二连接件2100与第一连接件2000的尺寸相同。 在一些实施例中，第一电子元件200的高度高于第二电子元件210的高度。 在一些实施例中，第一电子元件200的横向尺寸和第二电子元件210的横 向尺寸不同。在一些实施例中，第一电子元件200是特定应用集成电路 (ASIC)芯片。

在图27中，将器件整体倾斜，在第二线路层400的一侧(例如，图中 的左侧)灌装封装层500，用第二毛细管601将填充料从第二线路层400 和第一电子元件200、第二电子元件210之间流到第二线路层400的另一 侧(例如，图中的右侧)。在一些实施例中，封装层500是非金属材料， 例如有机材料：聚酰亚胺(PI)、环氧树脂、丙烯酸、味之素堆积膜(ABF)、 模塑料；和/或无机材料，例如氧化物(SiOx、SiNx、TaOx)、玻璃、硅、 陶瓷等。

将图27所示的结构完成封装后翻转过来，如图28所示，使得衬底100 的底面位于最上部，衬底100包括第三线路层180，在第三线路层180的 第四金属层176上形成焊球177。此时，形成了本申请的半导体封装结构 10。本申请以一个单位的半导体封装结构10为例进行示意，在实际生产时， 多个单位的半导体结构10一起形成，在图28所示的步骤后进行单片化工 艺(例如，切割)以形成如图所示的单片化的半导体封装结构10。在本申 请的半导体封装件10中，桥接线路结构140不在应力集中效应区中(如图 1所示的区域a)，因此桥接线路结构140没有产生裂纹的风险。桥接线路 结构140距第一电子元件200和第二电子元件210的边角有一定距离(例 如，横向距离为50μm至300μm)。在一些实施例中，第一电子元件200 和第二电子元件210的有源面上没有混合凸块(如现有技术中尺寸大小不 一的凸块)，第一引线150和/或第二引线151以及桥接线路结构140提供 具有不同功能的第一电子元件200和第二电子元件210之间的互连，第一 电子元件200和第二电子元件210是功能芯片(有源器件)。在一些实施 例中，第一引线150和第二引线151的线宽小于2μm，间距小于2μm。 本申请的桥接线路结构140嵌入在衬底100中，有利于减薄封装结构的总 厚度。桥接线路结构140的顶面低于衬底100的表面，衬底100保护桥接 线路结构140免受横向应力的破坏。

本申请实施例的半导体封装结构10包括衬底100，衬底100具有容置 凹槽120，容置凹槽120设置有桥接线路结构140，第一线路层300和位于 第一线路层300上的第二线路层400设置在衬底上，其中，衬底100上还 形成有位于第二线路层400上的第一电子元件200和第二电子元件210， 第一电子元件200和第二电子元件210电连接桥接线路结构140。在一些 实施例中，容置凹槽120的横向尺寸与第一电子元件200或第二电子元件 210的横向尺寸的比是0.5至0.8。在一些实施例中，第一电子元件200和 第二电子元件210之间的间隙内的材料以及第一电子元件200、第二电子 元件210与第二线路层400之间材料相同，材料例如是聚酰亚胺、环氧树 脂、味之素堆积膜(ABF)等以作为缓冲，避免较大的热膨胀系数失配。 在一些实施例中，第一电子元件200和第二电子元件210通过第一线路层 300和第二线路层400电连接桥接线路结构140。桥接线路结构140位于第 一电子元件200和第二电子元件210之间的中间区域沿高度方向的投影区 外，在图28中，桥接线路结构140位于第一电子元件200和第二电子元件 210之间的中间区域向上的投影区外。在一些实施例中，第一线路层300 中的第一介电层310的第一部分312位于容置凹槽120中，第一部分312 接触桥接线路结构140的侧壁并且覆盖桥接线路结构140的顶面的部分。 第一引线150与桥接线路结构140的接合点152未被第一介电层310覆盖。 第二线路层400包括第二介电层410和在第二介电层410中形成的第一通 孔330，第一通孔330电连接第一线路层300，第二介电层410接触桥接线 路结构140的上表面，并且，第二介电层410覆盖第一引线150与桥接线 路结构140的接合点152。在一些实施例中，第一引线150的最高点(在 图28中示出为最低点)低于(在图28中示出为高于)第二介电层410的 上表面(在图28中示出为下表面)。在第二线路层400上，还可以形成有 封装层500，封装层500包封第一电子元件200的第一连接件2000和第二电子元件210的第二连接件2100，第一连接件2000和第二连接件2100电 连接第二线路层400。在一些实施例中，封装层500还覆盖第一电子元件 200的侧壁的部分和第二电子元件210的侧壁的部分。在一些实施例中， 桥接线路结构140的厚度为20微米至100微米，衬底100的厚度为50微 米至200微米。

图29示出了根据本申请不同实施例的半导体封装结构，其中，图29 所示的结构没有图28中的第二引线151，第二线路层400还包括位于第二 介电层410中的第二通孔420，第二通孔420直接电连接桥接线路结构140。

图30示出了根据本申请不同实施例的半导体封装结构，其中，还包括 与第一电子元件200、第二电子元件210并排设置的第三电子元件230，并 且还可以包括任意数量的电子元件。桥接线路结构140不位于任意两相邻 电子元件的中间区域向下的投影范围内。

图31示出了根据本申请不同实施例的半导体封装结构，第一电子元件 200的第一连接件2000的横向尺寸L1和第二电子元件210的第二连接件 2100的横向尺寸L2不同。

图32示出了根据本申请不同实施例的半导体封装结构，可以采用通过 第三引线153键合的方式将位于第二电子元件210上的导电结构318和第 二线路层400电连接。

图33示出了根据本申请不同实施例的半导体封装结构，其中，还包括 保护层700，包封第一电子元件200、第二电子元件210以及封装层500。

图34示出了根据本申请不同实施例的半导体封装结构，与图33相似 地，图34中所示的结构也包括保护层700，与图33不同的是图34中的保 护层700的外表面是曲面。

本发明的实施例将桥接线路结构140设置在容置凹槽120中，以使得 桥接线路结构140不位于相邻电子元件的间隙(中间区域)下，以避开高 应力区，再通过第一引线150、第二引线151电连接第一电子元件200和 第二电子元件210，因此可以避免第一电子元件200和第二电子元件210 之间的间隙下的桥接线路断线的问题。并且本申请的桥接线路结构140中 设置有加强结构142，以具有较好的强度从而可以抵抗热膨胀系数失配 (CTEmiss match)所带来的热应力，并且桥接线路结构140设置于容置凹 槽120中，不会增加封装结构的整体厚度。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于 本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精 神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明 的保护范围之内。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：

衬底，具有容置凹槽；

桥接线路结构，设置在所述容置凹槽内；

第一线路层和位于所述第一线路层上的第二线路层，设置在所述衬底上；

第一电子元件和第二电子元件，位于所述第二线路层上，所述第一电子元件和所述第二电子元件电连接所述桥接线路结构，所述桥接线路结构位于所述第一电子元件和所述第二电子元件之间的中间区域向下的投影区外。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述第一电子元件和所述第二电子元件通过所述第一线路层和所述第二线路层电连接所述桥接线路结构。

3.根据权利要求2所述的半导体封装结构，其特征在于，所述桥接线路结构通过第一引线电连接所述第一线路层。

4.根据权利要求3所述的半导体封装结构，其特征在于，所述第一线路层中的第一介电层的第一部分位于所述容置凹槽中，所述第一部分接触所述桥接线路结构的侧壁并且覆盖所述桥接线路结构的顶面的部分。

5.根据权利要求4所述的半导体封装结构，其特征在于，所述第一引线与所述桥接线路结构的接合点未被所述第一介电层覆盖。

6.根据权利要求3所述的半导体封装结构，其特征在于，所述第一引线直接电连接所述第一线路层的上表面处的第一焊盘，所述第二线路层电连接所述第一焊盘。

7.根据权利要求3所述的半导体封装结构，其特征在于，所述第二线路层包括第二介电层和位于所述第二介电层中的第一通孔，所述第一通孔电连接所述第一线路层，所述第二介电层接触所述桥接线路结构的上表面，所述第二介电层覆盖所述第一引线与所述桥接线路结构的接合点。

8.根据权利要求7所述的半导体封装结构，其特征在于，所述第一引线的最高点低于所述第二介电层的上表面。

9.根据权利要求7或8所述的半导体封装结构，其特征在于，所述第二线路层还包括位于所述第二介电层中第二通孔，所述第二通孔直接电连接所述桥接线路结构。

10.根据权利要求1所述的半导体封装结构，其特征在于，所述桥接线路结构的顶面低于所述衬底的顶面。

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