CN114280467A - 一种基于fpga的时频参数测量装置 - Google Patents

Abstract

本申请涉及一种基于FPGA的时频参数测量装置，包括：边沿计数模块，用于获取目标信号的边沿数，获得计数值，目标信号的电压在FPGA平台接入电压的预设范围之内；数据处理模块，与边沿计数模块连接，用于利用预先烧录至FPGA平台的第一预设程序将计数值转换为测量值，测量值用于表示目标信号的时频特征。本方案通过较少的外围电路进行组合就能完成时频参数的测量，不仅降低了测量成本，而且体积小、方便携带，大大提高了测量效率和用户体验。

Description

一种基于FPGA的时频参数测量装置

技术领域

本申请涉及时频测量仪器技术领域，尤其涉及一种基于FPGA的时频参数测量装置。

背景技术

随着科技产业的发展，在电路板、电子设备和芯片测试中，用户对频率、周期、脉冲宽度、时间间隔等参数的测量必不可少，测量需求也越来越大。

目前，相关技术中，时频测量仪器设备的体积较大，往往需要很多精密的部件构成，通常都是针对单个时频参数进行高精度的测量，价格昂贵，而且占用的空间很大，搬运也十分不方便。

针对上述“价格昂贵，而且占用的空间很大，搬运也十分不方便”的问题，目前尚未提出有效的解决方案。

发明内容

本申请提供了一种基于FPGA的时频参数测量装置，以解决上述“时频测量仪器价格昂贵，而且占用的空间很大，搬运也十分不方便”的技术问题。

根据本申请实施例，本申请提供了一种基于FPGA的时频参数测量装置，包括：边沿计数模块，用于获取目标信号的边沿数，获得计数值，目标信号的电压在FPGA平台接入电压的预设范围之内；数据处理模块，与边沿计数模块连接，用于利用预先烧录至FPGA平台的第一预设程序将计数值转换为测量值，测量值用于表示目标信号的时频特征。

可选地，边沿计数模块包括：控制单元，用于生成计数信号；边沿计数单元，与控制单元连接，用于根据控制单元的计数信号执行计数操作，获得计数值。

可选地，数据处理模块包括：周期测量单元，用于测量目标信号的周期；频率测量单元，用于测量目标信号的频率；脉宽测量单元，用于测量目标信号的脉冲宽度；时间间隔测量单元，用于测量不同的输入信号之间的时间间隔。

可选地，周期测量单元包括：第一可变脉宽生成子单元，用于生成第一周期的第一脉冲；第一获取子单元，用于获取第一计数值，第一计数值为目标信号在第一周期内的边沿数；周期测量子单元，用于利用预先烧录至FPGA平台的第二预设程序来根据第一周期和第一计数值确定目标信号的周期。

可选地，频率测量单元包括：第二可变脉宽生成子单元，用于生成第二周期的第二脉冲；第二获取子单元，用于用于获取第二计数值，第二计数值为目标信号在第二周期内的边沿数；频率测量子单元，用于利用预先烧录至FPGA平台的第三预设程序来根据第二周期和第二计数值确定目标信号的频率。

可选地，脉宽测量单元包括：第一计时子单元，用于测量第一时间值；第一启动子单元，与第一计时子单元连接，用于在目标信号出现上升沿时启动第一计时子单元的运行；第一停止子单元，分别与第一启动子单元与第一计时子单元连接，用于在第一启动子单元启动后，目标信号首次出现下降沿时停止第一计时子单元的运行；第一确定子单元，与第一计时子单元连接，用于通过第一计时子单元的第一时间值确定目标信号的脉宽。

可选地，时间间隔测量单元124包括：第二计时子单元，用于测量第二时间值；第二启动子单元，与第二计时子单元连接，用于在第一信号出现上升沿时启动第二计时子单元的运行；第二停止子单元，分别与第二启动子单元与第二计数子单元连接，用于在第二启动子单元启动后，第二信号首次出现上升沿时停止第二计数子单元的运行，第二信号为第一信号之后的信号；第二确定子单元，与第二计时子单元连接，用于通过第二计时子单元的第二时间值确定第一信号和第二信号的时间间隔。

可选地，测量装置还包括：信号调理模块，用于将第一输入信号转换为目标信号，第一输入信号的电压在FPGA平台接入电压的预设范围之外。

可选地，测量装置还包括：信号滤波模块，用于利用预先烧录至FPGA平台的第四预设程序从第二输入信号中滤除干扰信号，以获得目标信号。

可选地，测量装置还包括：获取模块，用于获取目标信号的频率范围；分频模块，与获取模块连接，用于将处于第一频率范围内的目标信号分为多个第二频率范围内的信号，其中，第一频率范围内的最低频率大于第二频率范围内的最高频率。

本申请实施例提供的上述技术方案与相关技术相比具有如下优点：

本申请通过一种基于FPGA的时频参数测量装置，包括：边沿计数模块，用于获取目标信号的边沿数，获得计数值，目标信号的电压在FPGA平台接入电压的预设范围之内；数据处理模块，与边沿计数模块连接，用于利用预先烧录至FPGA平台的第一预设程序将计数值转换为测量值，测量值用于表示目标信号的时频特征。本方案通过较少的外围电路进行组合就能完成时频参数的测量，不仅降低了测量成本，而且体积小、方便携带，大大提高了测量效率和用户体验。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为根据本申请实施例提供的一种可选的测量装置示意图；

图2为根据本申请实施例提供的一种可选的数据处理模块的示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。

相关技术中，时频测量仪器为常见的测量装置，但是时频测量仪器价格昂贵，而且占用的空间很大，搬运也十分不方便。

为了解决上述提及的问题，根据本申请实施例的一方面，提供了一种基于FPGA的时频参数测量装置。

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。本申请正是基于FPGA，提供了一种时频参数测量装置。

下面结合附图和具体实施方式对本申请作进一步详细说明：

如图1所示，本申请提供了一种基于FPGA的时频参数测量装置，包括：边沿计数模块11，用于获取目标信号的边沿数，获得计数值，目标信号的电压在FPGA平台接入电压的预设范围之内；数据处理模块12，与边沿计数模块11连接，用于利用预先烧录至FPGA平台的第一预设程序将计数值转换为测量值，测量值用于表示目标信号的时频特征。

具体地，当目标信号输入时，边沿计数模块11可以获取目标信号的边沿数，从而获得计数值，其中计数值可以是上升沿数，也可以是下降沿数。边沿特性是两侧电平发生变化，电平由低到高为上升沿，电平由高到低下降沿。

数据处理模块12在获取计数值后，可利用预先烧录至FPGA平台的第一预设程序来将计数值转换为测量值，测量值用于表示目标信号的时频特征，包括周期，频率，脉冲宽度以及时间间隔等。

作为一种可选的实施例，边沿计数模块11包括：控制单元，用于生成计数信号；边沿计数单元，与控制单元连接，用于根据控制单元的计数信号执行计数操作，获得计数值。

具体地，控制单元，用于生成计数信号，计数信号表示测量需求。当测量目标信号的周期或频率或不同信号的时间间隔时，生成检测单边沿的计数信号，即只检测上升沿或者下降沿；当测量目标信号的脉冲宽度时，生成检测指定类型的相邻边沿的计数信号，即检测上升沿之后接着检测相邻的下降沿。

可选地，边沿计数模块11还能实现累加计数，递减计数、计数启停等功能。

可选地，边沿计数单元包含：边沿检测装置，用于通过边沿检测来判断上升沿或下降沿；边沿获取装置，与边沿检测装置连接，用于根据计数信号获取对应的边沿数。

具体地，边沿检测就是对前一个时钟状态和目前时钟状态的比较，高电平为1，低电平为0。如果是检测到电平状态由0变为1，确定出现一个上升沿；若是检测到电平状态由1变为0，确定出现一个下降沿。

如图2所示，作为一种可选的实施例，数据处理模块12包括：周期测量单元121，用于测量目标信号的周期；频率测量单元122，用于测量目标信号的频率；脉宽测量单元123，用于测量目标信号的脉冲宽度；时间间隔测量单元124，用于测量不同的输入信号之间的时间间隔。

可选地，在边沿计数模块获取了需求计数值后，数据处理模块12根据计数值和预先烧录至FPGA平台的预设程序，测量时频参数。

作为一种可选的实施例，周期测量单元121包括：第一可变脉宽生成子单元，用于生成第一周期的第一脉冲；第一获取子单元，用于获取第一计数值，第一计数值为目标信号在第一周期内的边沿数；周期测量子单元，用于利用预先烧录至FPGA平台的第二预设程序来根据第一周期和第一计数值确定目标信号的周期。

具体地，第一可变脉宽生成子单元，用于生成第一周期的第一脉冲，其中，第一周期为第一脉冲的脉冲宽度。在第一周期内，通过第一获取子单元来获取目标信号的第一计数值，第一计数值为目标信号在第一周期内的边沿数。周期测量子单元利用预先烧录至FPGA平台的第二预设程序来根据第一周期和第一计数值确定目标信号的周期。

示例地，通过第一可变脉宽生成子单元来生成脉冲宽度为T的脉冲，即有效宽度为T，有效宽度是用来进行转换的时间值。在有效宽度T内获取第一计数值N，由此代入预先烧录至FPGA平台的第二预设程序，可得目标信号的周期为T/(N-1)。

示例地，T值可以根据测量需求进行设置。由于目标信号的脉冲可能出现不均匀的脉冲误差，所以T值越大，误差越小。

可选地，第一计数值可以是上升沿的计数值，也可以是下降沿的计数值。

作为一种可选的实施例，频率测量单元122包括：第二可变脉宽生成子单元，用于生成第二周期的第二脉冲；第二获取子单元，用于用于获取第二计数值，第二计数值为目标信号在第二周期内的边沿数；频率测量子单元，用于利用预先烧录至FPGA平台的第三预设程序来根据第二周期和第二计数值确定目标信号的频率。

本申请实施例中，第二可变脉宽生成子单元的实施方法与上述第一可变脉宽生成子单元的实施方法类似，此处不再进行赘述。

具体地，通过第二可变脉宽生成子单元来生成脉冲宽度为T的脉冲，即有效宽度为t，有效宽度是用来进行转换的时间值。在有效宽度t内获取第二计数值n，由此代入预先烧录至FPGA平台的第三预设程序，可得目标信号的周期为(n-1)/t。

示例地，t值可以根据测量需求进行设置。由于目标信号的脉冲可能出现不均匀的脉冲误差，所以t值越大，误差越小。

可选地，第二计数值可以是上升沿的计数值，也可以是下降沿的计数值。

作为一种可选的实施例，脉宽测量单元123包括：第一计时子单元，用于测量第一时间值；第一启动子单元，与第一计时子单元连接，用于在目标信号出现上升沿时启动第一计时子单元的运行；第一停止子单元，分别与第一启动子单元与第一计时子单元连接，用于在第一启动子单元启动后，目标信号首次出现下降沿时停止第一计时子单元的运行；第一确定子单元，与第一计时子单元连接，用于通过第一计时子单元的第一时间值确定目标信号的脉宽。

具体地，脉宽为脉冲信号能达到最大值时持续的时间，也就是高电平状态持续的时间。

具体地，当目标信号出现上升沿，第一启动子单元控制第一计时子单元的启动，之后，当目标信号首次出现下降沿时，第一停止子单元控制第一计时子单元的停止，此时第一确定子单元获取第一计时子单元从启动到停止的时长，确定为目标信号的脉冲宽度。

示例地，当出现上升沿时，脉冲进入高电平状态，时间点记为a，紧接着相邻出现的下降沿为结束高电平，进入低电平的时间点b，则高电平持续的时长为(b-a)，即脉冲宽度为(b-a)。

作为一种可选的实施例，时间间隔测量单元124包括：第二计时子单元，用于测量第二时间值；第二启动子单元，与第二计时子单元连接，用于在第一信号出现上升沿时启动第二计时子单元的运行；第二停止子单元，分别与第二启动子单元与第二计数子控制单元连接，用于在第二启动子单元启动后，第二信号首次出现上升沿时停止第二计数子单元的运行，第二信号为第一信号之后的信号；第二确定子单元，与第二计时子单元连接，用于通过第二计时子单元的第二时间值确定第一信号和第二信号的时间间隔。

具体地，两个相邻的不同信号出现的时间差为时间间隔，时间间隔测量单元124用来测量两个相邻的不同信号的时间间隔。

可选地，当第一信号出现上升沿时，第二启动子单元控制第二计时子单元的启动，之后，在第二信号首次出现上升沿时，第二停止子单元第二计时子单元的停止，此时第二确定子单元获取第二计时子单元从启动到停止的时长，确定为第一信号和第二信号的时间间隔。

示例地，当第一信号出现上升沿时，第二计时子单元的时间点记为c，紧接着当相邻出现的第二信号的上升沿时，第二计时子单元的时间点记为d，则第二计时子单元的计时时长为(d-c)，即第一信号和第二信号的时间间隔为(d-c)。

需要说明的是，在时间间隔的测量过程中，下降沿和上升沿作用相同，即以下降沿的出现作为计时启动和停止的依据也可以进行时长的获取。

作为一种可选的实施例，测量装置还包括：信号调理模块，用于将第一输入信号转换为目标信号，第一输入信号的电压在FPGA平台接入电压的预设范围之外。

FPGA平台的供电基本都有核心电压和IO电压两种，有些FPGA还有其他辅助电压。核心电压是FPGA内部逻辑运行需要的电压，由芯片的制造工艺而定，FPGA平台接入电压的预设范围表示与FPGA平台的管脚兼容的、可接入的电压值范围。

具体地，获取第一输入信号的电压范围，当电压范围在FPGA平台接入电压的预设范围内，可不通过信号调理模块的转换，直接作为目标信号进行测量操作；当电压范围在FPGA平台接入电压的预设范围之外，需要通过信号调理模块，将第一输入信号转换为目标信号，其中，目标信号的电压在FPGA平台接入电压的预设范围内。

作为一种可选的实施例，测量装置还包括：信号滤波模块，用于利用预先烧录至FPGA平台的第四预设程序从第二输入信号中滤除干扰信号，以获得目标信号。

具体地，信号滤波模块包括检测单元和滤波单元。检测单元，用于检测第二输入信号是否存在干扰信号；滤波单元，与检测单元连接，用于当检测存在干扰信号时利用预先烧录至FPGA平台的第四预设程序来滤除干扰信号，获得目标信号。

示例地，当检测单元检测到第二输入信号中存在干扰信号，滤波单元利用预先烧录至FPGA平台的第四预设程序来滤除干扰信号，获得目标信号；当检测单元检测到第二输入信号中不存在干扰信号，则第二输入信号直接作为目标信号进行时频参数的测量。

具体地，通过滤除第二输入信号中的干扰信号，可以得到纯粹的目标信号，减少了测量过程中干扰信号带来的误差，提高测量结果的准确性。

作为一种可选的实施例，测量装置还包括：获取模块，用于获取目标信号的频率范围；分频模块，与获取模块连接，用于将处于第一频率范围内的目标信号分为多个第二频率范围内的信号，其中，第一频率范围内的最低频率大于第二频率范围内的最高频率。

具体地，获取模块用来获取目标信号的频率范围，并确定目标信号的频率范围是否处于第一频率范围内。当目标信号的频率范围处于处于第一频率范围之内，进行分频操作；当目标信号的频率范围处于处于第一频率范围之外，可直接进行时频参数的测量。

具体地，分频模块包括第一分频器和第二分频器，第一分频器和第二分频器连接，第一分频器和第二分频器的结构简单，二者之间进行信号传递的延时非常小，能够对高频率的信号进行分频，从而降低频率。

示例地，第一分频器和第二分频器可以选用任何符合分频条件的器件，电路结构简单，建立保持时间也能够满足延时要求，例如寄存器和反相器。

具体地，通过FPGA测量目标信号频率时，目标信号最大频率受限于FPGA输入管脚的电气特性，使用高端FPGA时可达到1GHz左右。当目标信号频率很高时，如500MHz以上，由于传输延时和寄存器建立保持时间的限制，FPGA内部很难使用该信号的边沿直接驱动计数器，因为适应较大范围频率测量，计数器位宽较大，通常为32比特或更大。这种情况下采用多级寄存器级联的方式对目标信号进行分频，对分频后的低频信号进行测量。当被测信号的频率很高时，在FPGA使用级联的寄存器和反相器即可实现目标信号分频。

示例地，使用两级寄存器级联即可实现4分频，使用M级可实现2^M分频。目标信号的频率F可以通过公式计算：F＝((N-1)/T)*2^M

采用本申请技术方案，通过一种基于FPGA的时频参数测量装置，包括：边沿计数模块，用于获取目标信号的边沿数，获得计数值，目标信号的电压在FPGA平台接入电压的预设范围之内；数据处理模块，与边沿计数模块连接，用于利用预先烧录至FPGA平台的第一预设程序将计数值转换为测量值，测量值用于表示目标信号的时频特征。本方案通过较少的外围电路进行组合就能完成时频参数的测量，不仅降低了测量成本，而且体积小、方便携带，大大提高了测量效率和用户体验。

可选地，本实施例中的具体示例可以参考上述实施例中所描述的示例，本实施例在此不再赘述。

本申请实施例在具体实现时，可以参阅上述各个实施例，具有相应的技术效果。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种基于FPGA的时频参数测量装置，其特征在于，包括：

边沿计数模块，用于获取目标信号的边沿数，获得计数值，所述目标信号的电压在FPGA平台接入电压的预设范围之内；

数据处理模块，与所述边沿计数模块连接，用于利用预先烧录至所述FPGA平台的第一预设程序将所述计数值转换为测量值，所述测量值用于表示所述目标信号的时频特征。

2.根据权利要求1所述的测量装置，其特征在于，所述边沿计数模块包括：

控制单元，用于生成计数信号；

边沿计数单元，与所述控制单元连接，用于根据所述控制单元的所述计数信号执行计数操作，获得所述计数值。

3.根据权利要求1所述的测量装置，其特征在于，所述数据处理模块包括：

周期测量单元，用于测量所述目标信号的周期；

频率测量单元，用于测量所述目标信号的频率；

脉宽测量单元，用于测量所述目标信号的脉冲宽度；

时间间隔测量单元，用于测量不同的输入信号之间的时间间隔。

4.根据权利要求3所述的测量装置，其特征在于，所述周期测量单元包括：

第一可变脉宽生成子单元，用于生成第一周期的第一脉冲；

第一获取子单元，用于获取第一计数值，所述第一计数值为所述目标信号在所述第一周期内的所述边沿数；

周期测量子单元，用于利用预先烧录至所述FPGA平台的第二预设程序来根据所述第一周期和所述第一计数值确定所述目标信号的所述周期。

5.根据权利要求3所述的测量装置，其特征在于，所述频率测量单元包括：

第二可变脉宽生成子单元，用于生成第二周期的第二脉冲；

第二获取子单元，用于用于获取第二计数值，所述第二计数值为所述目标信号在所述第二周期内的所述边沿数；

频率测量子单元，用于利用预先烧录至所述FPGA平台的第三预设程序来根据所述第二周期和所述第二计数值确定所述目标信号的所述频率。

6.根据权利要求3所述的测量装置，其特征在于，所述脉宽测量单元包括：

第一计时子单元，用于测量第一时间值；

第一启动子单元，与所述第一计时子单元连接，用于在所述目标信号出现上升沿时启动所述第一计时子单元的运行；

第一停止子单元，分别与所述第一启动子单元与所述第一计时子单元连接，用于在所述第一启动子单元启动后，所述目标信号首次出现下降沿时停止所述第一计时子单元的运行；

第一确定子单元，与所述第一计时子单元连接，用于通过所述第一计时子单元的所述第一时间值确定所述目标信号的所述脉宽。

7.根据权利要求3所述的测量装置，其特征在于，所述时间间隔测量单元包括：

第二计时子单元，用于测量第二时间值；

第二启动子单元，与所述第二计时子单元连接，用于在第一信号出现上升沿时启动所述第二计时子单元的运行；

第二停止子单元，分别与所述第二启动子单元与所述第二计数子单元连接，用于在所述第二启动子单元启动后，第二信号首次出现上升沿时停止所述第二计数子单元的运行，所述第二信号为所述第一信号之后的信号；

第二确定子单元，与所述第二计时子单元连接，用于通过所述第二计时子单元的所述第二时间值确定所述第一信号和所述第二信号的所述时间间隔。

8.根据权利要求1所述的测量装置，其特征在于，所述测量装置还包括：

信号调理模块，用于将第一输入信号转换为所述目标信号，所述第一输入信号的电压在所述FPGA平台接入电压的所述预设范围之外。

9.根据权利要求1所述的测量装置，其特征在于，所述测量装置还包括：

信号滤波模块，用于利用预先烧录至所述FPGA平台的第四预设程序从第二输入信号中滤除干扰信号，以获得所述目标信号。

10.根据权利要求1所述的测量装置，其特征在于，所述测量装置还包括：

获取模块，用于获取所述目标信号的频率范围；

分频模块，与所述获取模块连接，用于将处于第一频率范围内的所述目标信号分为多个第二频率范围内的信号，其中，所述第一频率范围内的最低频率大于所述第二频率范围内的最高频率。

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