JP3496622B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に発振要素を内蔵した半導体集積回路の検査を
容易化した半導体集積回路に関する。
関し、特に発振要素を内蔵した半導体集積回路の検査を
容易化した半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体プロセスの微細化によるシ
ステムＬＳＩの大規模化、半導体集積回路の高速化に伴
う不要輻射対策のため、発振要素（例えばＶＣＯ，ＰＬ
Ｌ）を内蔵する傾向にある。発振要素の特性は、入力制
御信号に応じて決まるが、製造ばらつき等を要因とし
て、理想特性の上下に変動幅をもった特性になる。その
ため、測定値が上限の特性値を超えたり、下限の特性値
を下回ったりすることがないかなどを検査する必要が生
じる。そこで、内蔵される発振回路の試験をデジタル回
路試験と共通化し検査時間を短縮化する有効な技術が求
められている。例えば特開平９−５３９８号公報には、
図５に示すような半導体集積回路が開示されている。図
５について、以下、各ブロックおよびその動作を説明す
る。３１は従来の半導体集積回路の本体であり、入力ク
ロックＳ１０とリセット信号Ｓ４とを入力し、発振回路
１０をテストした結果である判定結果Ｓ４０を出力す
る。１０は発振回路であり、発振制御信号Ｓ１に対応し
て入力クロックＳ１０を出力する。入力クロックＳ１０
は出力端子２によって、出力もされる。５０はカウンタ
で、入力クロックＳ１０の立ち上がり、または立ち下が
りの数を計数する。なお、カウンタ５０はリセット信号
Ｓ４にて計数値をクリアされた後、入力クロックＳ１０
の立ち上がり数を計数するため、一定時間経過後のカウ
ント値は発振周波数により決定されることとなる。５１
は期待値出力回路であり、半導体集積回路３１内にハー
ド的に作りこまれており、カウンタ出力Ｓ５０を検査す
るための期待値Ｓ５１を出力する。３０４は比較回路で
あり、期待値Ｓ５１とカウンタ出力Ｓ５０とが一致する
か否かの比較を行い、判定結果Ｓ４０を出力する。一致
すれば良品、一致しなければ不良品と判断できるので、
判定結果Ｓ４０により半導体集積回路が良品であるか、
不良品であるかを判定することができる。
ステムＬＳＩの大規模化、半導体集積回路の高速化に伴
う不要輻射対策のため、発振要素（例えばＶＣＯ，ＰＬ
Ｌ）を内蔵する傾向にある。発振要素の特性は、入力制
御信号に応じて決まるが、製造ばらつき等を要因とし
て、理想特性の上下に変動幅をもった特性になる。その
ため、測定値が上限の特性値を超えたり、下限の特性値
を下回ったりすることがないかなどを検査する必要が生
じる。そこで、内蔵される発振回路の試験をデジタル回
路試験と共通化し検査時間を短縮化する有効な技術が求
められている。例えば特開平９−５３９８号公報には、
図５に示すような半導体集積回路が開示されている。図
５について、以下、各ブロックおよびその動作を説明す
る。３１は従来の半導体集積回路の本体であり、入力ク
ロックＳ１０とリセット信号Ｓ４とを入力し、発振回路
１０をテストした結果である判定結果Ｓ４０を出力す
る。１０は発振回路であり、発振制御信号Ｓ１に対応し
て入力クロックＳ１０を出力する。入力クロックＳ１０
は出力端子２によって、出力もされる。５０はカウンタ
で、入力クロックＳ１０の立ち上がり、または立ち下が
りの数を計数する。なお、カウンタ５０はリセット信号
Ｓ４にて計数値をクリアされた後、入力クロックＳ１０
の立ち上がり数を計数するため、一定時間経過後のカウ
ント値は発振周波数により決定されることとなる。５１
は期待値出力回路であり、半導体集積回路３１内にハー
ド的に作りこまれており、カウンタ出力Ｓ５０を検査す
るための期待値Ｓ５１を出力する。３０４は比較回路で
あり、期待値Ｓ５１とカウンタ出力Ｓ５０とが一致する
か否かの比較を行い、判定結果Ｓ４０を出力する。一致
すれば良品、一致しなければ不良品と判断できるので、
判定結果Ｓ４０により半導体集積回路が良品であるか、
不良品であるかを判定することができる。
【０００３】６０は遅延回路であり、比較を実施するタ
イミングを変更することにより、得られるカウント値を
変化させ、異なる周波数を測定することを可能にする。
イミングを変更することにより、得られるカウント値を
変化させ、異なる周波数を測定することを可能にする。
【０００４】以上のようにして、内蔵される発振回路の
試験をデジタル回路試験と共通化することを行ってい
る。
試験をデジタル回路試験と共通化することを行ってい
る。
【０００５】
【発明が解決しようとする課題】上述した従来技術の第
１の問題点は、判定に使用する期待値信号を外部から設
定できない点である。検査装置の性能と内蔵される発振
回路の特性により期待値信号は決定され、その期待値信
号で良否判断される上限周波数と下限周波数が規定され
る。即ち一度決定された特性基準を変更できないため、
規格の緩やかなＶＣＯのフリーラン周波数と規格の厳し
いＰＬＬのロック周波数を同一回路にて判定することが
できず、それぞれに対して異なる回路を設計しなくては
ならない。また、上述した従来技術の第２の問題点は、
半導体集積回路が発振回路を複数個内蔵している場合、
判定回路の期待値が固定されているため、各発振回路ご
とに期待値生成回路が必要となり回路規模が増大するこ
とである。
１の問題点は、判定に使用する期待値信号を外部から設
定できない点である。検査装置の性能と内蔵される発振
回路の特性により期待値信号は決定され、その期待値信
号で良否判断される上限周波数と下限周波数が規定され
る。即ち一度決定された特性基準を変更できないため、
規格の緩やかなＶＣＯのフリーラン周波数と規格の厳し
いＰＬＬのロック周波数を同一回路にて判定することが
できず、それぞれに対して異なる回路を設計しなくては
ならない。また、上述した従来技術の第２の問題点は、
半導体集積回路が発振回路を複数個内蔵している場合、
判定回路の期待値が固定されているため、各発振回路ご
とに期待値生成回路が必要となり回路規模が増大するこ
とである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載の半導体集積回路は、クロッ
クを発生するクロック発生手段と、前記クロック発生手
段が発生したクロックを分周する分周手段と、前記分周
手段が分周したクロックをサンプリングするサンプリン
グ手段と、期待値制御信号に対応して複数の種類の期待
値を発生する期待値発生手段と、検査制御信号を入力
し、前記検査制御信号が有効な時には前記サンプリング
手段が出力したクロックと前記期待値発生手段が出力し
たクロックとを比較して前記クロック発生手段の検査を
有効とし、前記検査制御信号が無効な時には前記サンプ
リング手段が出力したクロックと前記期待値発生手段が
出力したクロックとの比較を行わないことにより前記ク
ロック発生手段の検査を無効とする比較手段とを備える
ものである。以上の構成により、上述した従来の第１の
問題点が解決され、同一回路にて異なる特性周波数を有
するクロック発生回路の検査を行うことが可能となる。
また、上記課題を解決するために、本発明の請求項２記
載の半導体集積回路は、それぞれがクロックを発生する
複数のクロック発生手段と、前記複数のクロック発生手
段が発生したクロックのうち１つを選択する選択手段
と、前記選択手段が選択したクロックを分周する分周手
段と、前記分周手段が分周したクロックをサンプリング
するサンプリング手段と、期待値制御信号に対応して複
数の種類の期待値を発生する期待値発生手段と、検査制
御信号を入力し、前記検査制御信号が有効な時には前記
サンプリング手段が出力したクロックと前記期待値発生
手段が出力したクロックとを比較して前記クロック発生
手段の検査を有効とし、前記検査制御信号が無効な時に
は前記サンプリング手段が出力したクロックと前記期待
値発生手段が出力したクロックとの比較を行わないこと
により前記クロック発生手段の検査を無効とする比較手
段とを備えるものである。上記構成により、上述した従
来の第２の問題点が解決され、少ない回路規模で複数個
のクロック発生手段の特性を検査することが可能とな
る。また、上記課題を解決するために、本発明の請求項
３記載の半導体集積回路は、請求項２記載の半導体集積
回路において、選択手段は固定値も出力するものであ
る。
に、本発明の請求項１記載の半導体集積回路は、クロッ
クを発生するクロック発生手段と、前記クロック発生手
段が発生したクロックを分周する分周手段と、前記分周
手段が分周したクロックをサンプリングするサンプリン
グ手段と、期待値制御信号に対応して複数の種類の期待
値を発生する期待値発生手段と、検査制御信号を入力
し、前記検査制御信号が有効な時には前記サンプリング
手段が出力したクロックと前記期待値発生手段が出力し
たクロックとを比較して前記クロック発生手段の検査を
有効とし、前記検査制御信号が無効な時には前記サンプ
リング手段が出力したクロックと前記期待値発生手段が
出力したクロックとの比較を行わないことにより前記ク
ロック発生手段の検査を無効とする比較手段とを備える
ものである。以上の構成により、上述した従来の第１の
問題点が解決され、同一回路にて異なる特性周波数を有
するクロック発生回路の検査を行うことが可能となる。
また、上記課題を解決するために、本発明の請求項２記
載の半導体集積回路は、それぞれがクロックを発生する
複数のクロック発生手段と、前記複数のクロック発生手
段が発生したクロックのうち１つを選択する選択手段
と、前記選択手段が選択したクロックを分周する分周手
段と、前記分周手段が分周したクロックをサンプリング
するサンプリング手段と、期待値制御信号に対応して複
数の種類の期待値を発生する期待値発生手段と、検査制
御信号を入力し、前記検査制御信号が有効な時には前記
サンプリング手段が出力したクロックと前記期待値発生
手段が出力したクロックとを比較して前記クロック発生
手段の検査を有効とし、前記検査制御信号が無効な時に
は前記サンプリング手段が出力したクロックと前記期待
値発生手段が出力したクロックとの比較を行わないこと
により前記クロック発生手段の検査を無効とする比較手
段とを備えるものである。上記構成により、上述した従
来の第２の問題点が解決され、少ない回路規模で複数個
のクロック発生手段の特性を検査することが可能とな
る。また、上記課題を解決するために、本発明の請求項
３記載の半導体集積回路は、請求項２記載の半導体集積
回路において、選択手段は固定値も出力するものであ
る。
【０００７】
【発明の実施の形態】以下に、本発明の実施の形態１に
関わる半導体集積回路について、図面を参照して説明す
る。図１は、本発明の実施の形態１に係わる半導体集積
回路のブロック図である。まず、入出力関係について説
明する。１、３、４、５、６は入力端子であり、それぞ
れ、発振制御信号Ｓ１、期待値制御信号Ｓ３、リセット
信号Ｓ４、サンプリング制御信号Ｓ５、検査制御信号Ｓ
６を入力する。リセット信号Ｓ４により、分周回路３０
０と期待値出力回路３０２と検査信号発生回路３０３を
リセットする。リセット信号Ｓ４によるリセット動作に
より、分周クロックＳ３００と期待値信号Ｓ３０２と検
査信号Ｓ３０３とは同期が取れる。２、４０は出力端子
であり、それぞれ、入力クロックＳ１０、判定結果Ｓ４
０を出力する。１０は発振回路であり、発振制御信号Ｓ
１に応じた入力クロックＳ１０を発生する。発振回路１
０として、具体的にはＶＣＯやＶＣＯを含むＰＬＬ等が
挙げられる。３０は判定回路である。判定回路３０は３
００〜３０４に示す５つのブロックで構成されている。
３００は分周回路であり、入力クロックＳ１０を測定に
適した周波数に分周する。３０１はサンプリング回路で
あり、分周回路３００で分周した分周クロックＳ３００
をサンプリングする。３０２は期待値出力回路であり、
期待値制御信号Ｓ３により、期待値信号Ｓ３０２を出力
する。３０３は検査信号発生回路であり、検査制御信号
Ｓ６によって検査を行う期間を規定する信号である検査
信号Ｓ３０３を設定する。３０４は比較回路であり、サ
ンプリング回路３０１が出力するサンプリングクロック
Ｓ３０１と期待値信号Ｓ３０２とを検査信号Ｓ３０３の
状態に応じて比較する。比較回路３０４の動作を、図２
を用いて説明する。図２は比較回路３０４の真理値表を
示したもので、第１〜４行目に示すように、比較回路３
０４は検査信号３０３がＬレベルの場合に期待値比較を
行う。この時、サンプリングクロックＳ３０１と期待値
信号Ｓ３０２とのレベルが不一致の時に判定結果Ｓ４０
はＨレベル、一致の時に判定結果Ｓ４０はＬレベルを出
力する。また、第５行〜第８行目に示すように、比較回
路３０４は検査信号３０３がＨレベルの時は期待値比較
を行わず、サンプリングクロックＳ３０１、期待値信号
Ｓ３０２の値によらず判定結果Ｓ４０としてＬレベルに
固定した信号を出力する。次に、以上のように構成され
た半導体集積回路について、その動作を説明する。
関わる半導体集積回路について、図面を参照して説明す
る。図１は、本発明の実施の形態１に係わる半導体集積
回路のブロック図である。まず、入出力関係について説
明する。１、３、４、５、６は入力端子であり、それぞ
れ、発振制御信号Ｓ１、期待値制御信号Ｓ３、リセット
信号Ｓ４、サンプリング制御信号Ｓ５、検査制御信号Ｓ
６を入力する。リセット信号Ｓ４により、分周回路３０
０と期待値出力回路３０２と検査信号発生回路３０３を
リセットする。リセット信号Ｓ４によるリセット動作に
より、分周クロックＳ３００と期待値信号Ｓ３０２と検
査信号Ｓ３０３とは同期が取れる。２、４０は出力端子
であり、それぞれ、入力クロックＳ１０、判定結果Ｓ４
０を出力する。１０は発振回路であり、発振制御信号Ｓ
１に応じた入力クロックＳ１０を発生する。発振回路１
０として、具体的にはＶＣＯやＶＣＯを含むＰＬＬ等が
挙げられる。３０は判定回路である。判定回路３０は３
００〜３０４に示す５つのブロックで構成されている。
３００は分周回路であり、入力クロックＳ１０を測定に
適した周波数に分周する。３０１はサンプリング回路で
あり、分周回路３００で分周した分周クロックＳ３００
をサンプリングする。３０２は期待値出力回路であり、
期待値制御信号Ｓ３により、期待値信号Ｓ３０２を出力
する。３０３は検査信号発生回路であり、検査制御信号
Ｓ６によって検査を行う期間を規定する信号である検査
信号Ｓ３０３を設定する。３０４は比較回路であり、サ
ンプリング回路３０１が出力するサンプリングクロック
Ｓ３０１と期待値信号Ｓ３０２とを検査信号Ｓ３０３の
状態に応じて比較する。比較回路３０４の動作を、図２
を用いて説明する。図２は比較回路３０４の真理値表を
示したもので、第１〜４行目に示すように、比較回路３
０４は検査信号３０３がＬレベルの場合に期待値比較を
行う。この時、サンプリングクロックＳ３０１と期待値
信号Ｓ３０２とのレベルが不一致の時に判定結果Ｓ４０
はＨレベル、一致の時に判定結果Ｓ４０はＬレベルを出
力する。また、第５行〜第８行目に示すように、比較回
路３０４は検査信号３０３がＨレベルの時は期待値比較
を行わず、サンプリングクロックＳ３０１、期待値信号
Ｓ３０２の値によらず判定結果Ｓ４０としてＬレベルに
固定した信号を出力する。次に、以上のように構成され
た半導体集積回路について、その動作を説明する。
【０００８】図３は、実施の形態１に関わる半導体集積
回路の動作を説明するタイミング図である。図３（ａ）
は発振制御信号Ｓ１、図３（ｂ）は入力クロックＳ１
０、図３（ｃ）はリセット信号Ｓ４、図３（ｄ）は分周
クロックＳ３００、図３（ｅ）はサンプリングクロック
Ｓ３０１、図３（ｆ）は期待値信号Ｓ３０２、図３
（ｇ）は検査信号Ｓ３０３、図３（ｈ）は判定結果Ｓ４
０を示したもので、横軸は時間、縦軸は信号レベルを表
す。まず、時間Ｔ0において、電源投入やクロック抽出
信号の入力開始等に応じて、発振制御信号Ｓ１により発
振回路がオンし、規定の周波数を発振する。安定発振す
るまでに判定回路を動作させると判定動作が不安定にな
るためリセット信号Ｓ４により判定回路の動作を停止さ
せておく。発振が安定した時間Ｔ1にリセット解除し判
定回路３０を動作させる。分周回路３００は、入力クロ
ックＳ１０を分周して時間Ｔ1で立ち上がり、時間Ｔ20
で立ち下がる分周クロックＳ３００を出力する。時間Ｔ
10、Ｔ20は分周する前の信号である入力クロックＳ１０
の周期をｔとすると以下の数式で導かれる。
回路の動作を説明するタイミング図である。図３（ａ）
は発振制御信号Ｓ１、図３（ｂ）は入力クロックＳ１
０、図３（ｃ）はリセット信号Ｓ４、図３（ｄ）は分周
クロックＳ３００、図３（ｅ）はサンプリングクロック
Ｓ３０１、図３（ｆ）は期待値信号Ｓ３０２、図３
（ｇ）は検査信号Ｓ３０３、図３（ｈ）は判定結果Ｓ４
０を示したもので、横軸は時間、縦軸は信号レベルを表
す。まず、時間Ｔ0において、電源投入やクロック抽出
信号の入力開始等に応じて、発振制御信号Ｓ１により発
振回路がオンし、規定の周波数を発振する。安定発振す
るまでに判定回路を動作させると判定動作が不安定にな
るためリセット信号Ｓ４により判定回路の動作を停止さ
せておく。発振が安定した時間Ｔ1にリセット解除し判
定回路３０を動作させる。分周回路３００は、入力クロ
ックＳ１０を分周して時間Ｔ1で立ち上がり、時間Ｔ20
で立ち下がる分周クロックＳ３００を出力する。時間Ｔ
10、Ｔ20は分周する前の信号である入力クロックＳ１０
の周期をｔとすると以下の数式で導かれる。
【０００９】ｔ＝ Ｔ3−Ｔ2
Ｔ10＝Ｔ1＋（ｔ＊ｎ／２）
Ｔ20＝Ｔ1＋（ｔ＊ｎ）
ここで、ｎは分周回路３００の分周比である。これに対
して、期待値出力回路３０２が出力する期待値信号Ｓ３
０２を、期待値制御信号Ｓ３の設定ｍで関数に定義する
（今回はクロック入力（ｍ／２）回でトグルする）と期
待値出力Ｓ３０２はサンプリング制御信号Ｓ５で動作す
るため、サンプリング制御信号Ｓ５の周期をｗとする
と、 Ｔ’10＝Ｔ1＋（ｗ＊ｍ／２） Ｔ’20＝Ｔ1＋（ｗ＊ｍ） 上記Ｔ’10、Ｔ’20をＴ10、Ｔ20に一致させる設定ｍを
選択することができる。
して、期待値出力回路３０２が出力する期待値信号Ｓ３
０２を、期待値制御信号Ｓ３の設定ｍで関数に定義する
（今回はクロック入力（ｍ／２）回でトグルする）と期
待値出力Ｓ３０２はサンプリング制御信号Ｓ５で動作す
るため、サンプリング制御信号Ｓ５の周期をｗとする
と、 Ｔ’10＝Ｔ1＋（ｗ＊ｍ／２） Ｔ’20＝Ｔ1＋（ｗ＊ｍ） 上記Ｔ’10、Ｔ’20をＴ10、Ｔ20に一致させる設定ｍを
選択することができる。
【００１０】分周回路がハード的に作り込まれ、分周比
ｎが不変の場合でも、期待値制御信号Ｓ３により設定ｍ
を変更することで、判定回路３０では入力クロックＳ１
０の検査可能な発振周波数の範囲を広げることができる
効果がある。
ｎが不変の場合でも、期待値制御信号Ｓ３により設定ｍ
を変更することで、判定回路３０では入力クロックＳ１
０の検査可能な発振周波数の範囲を広げることができる
効果がある。
【００１１】しかし、上述の時間Ｔ10、Ｔ20は発振回路
が理想特性を取り得た場合で、実際は製造ばらつくなど
の要因で発振回路が発生する入力クロックＳ１０の周期
がばらつき、結果として分周クロックＳ３００の変化時
間は時間軸上を前後に変動する。
が理想特性を取り得た場合で、実際は製造ばらつくなど
の要因で発振回路が発生する入力クロックＳ１０の周期
がばらつき、結果として分周クロックＳ３００の変化時
間は時間軸上を前後に変動する。
【００１２】入力クロックＳ１０の周期変動の最大値を
Δｔとすると、時間Ｔ10、Ｔ20の変動幅は以下の数式で
規定される。
Δｔとすると、時間Ｔ10、Ｔ20の変動幅は以下の数式で
規定される。
【００１３】Ｔ1＋（（ｔ−Δｔ）＊ｎ／２）＜ Ｔ10
＜ Ｔ1＋（（ｔ＋Δｔ）＊ｎ／２） Ｔ1＋（（ｔ−Δｔ）＊ｎ） ＜ Ｔ20 ＜ T1＋
（（ｔ＋Δｔ）＊ｎ） 従って、上述の期待値信号Ｓ３０２だけでは製造ばらつ
きを含めた特性変動に対応した期待値を取り得ないた
め、検査信号Ｓ３０３で比較除外時間帯を規定する。時
間Ｔ10を時間軸上で前後に挟むように時間Ｔ11、Ｔ12を
以下の数式で定義する。 Ｔ11 ＜ Ｔ10 −（Δｔ＊ｎ／２） Ｔ12 ＞ Ｔ10 ＋（Δｔ＊ｎ／２） 上述された最大周期変動Δｔを持つ入力クロックＳ１０
の特性を満足する場合、サンプリングクロックＳ３０１
の信号変化点は定義された時間Ｔ11からＴ12の間に収ま
る。検査信号発生回路３０３も上述の期待値出力回路３
０２と同じく、サンプリング制御信号Ｓ５で動作するた
め、サンプリング制御信号Ｓ５の周期ｗとリセット解除
からの時間関数として動作させることができるため、時
間Ｔ11から時間Ｔ12にかけて比較回路３０４の比較除外
時間を検査信号Ｓ３０３で容易に発生できる。また、検
査制御信号Ｓ６により、検査信号Ｓ３０３のパルス幅す
なわち時間間隔（Ｔ12−Ｔ11）を小さくしたり大きくし
たり変動させると許容されるサンプリングクロックＳ３
０１の変化点変動幅も変わり、入力クロックＳ１０の周
波数に対応して、周期ばらつきの検査を緩めたり厳しく
したりすることにより、適切な検査判定ができる。以上
のように、発振回路を異なる発振周波数のものと取り替
えても、同一の判定回路で判定することができるという
格別の効果がある。 （実施の形態２）次に、第２の発明の実施例について図
面を参照して説明する。図４は、本発明の実施の形態２
に係わる半導体集積回路のブロック図である。１、３、
４、５、６は入力端子、１０は発振回路、３０は判定回
路であり、それぞれ、実施の形態１において図１に示す
同符号のものと対応する。異なるのは、入力端子１０
１、２０１と、第２の発振回路１１０と、出力端子２０
１と、選択回路２００とを備えた点である。１１０は第
２の発振回路であり、発振制御信号Ｓ１０１により、発
振回路１０と周波数の異なる第２の入力クロックＳ１１
０を発生する。２０１は入力端子であり、選択回路２０
０の選択性を制御する選択制御信号Ｓ２０１を入力す
る。２００は発振信号選択回路であり、複数個の発振回
路またはＬレベル信号である固定値信号Ｓ２１０から１
つの信号を選択する。固定値信号Ｓ２１０を判定回路３
０に入力することにより、判定回路３０での消費電力を
削減することが可能となる。判定回路３０は、第１の発
明の実施例で上述したように、期待値制御信号Ｓ３と検
査制御信号Ｓ６との設定で判定を行う期間を変更できる
ため、広い範囲の特性の発振回路を検査することができ
る。この点に着目することで複数個の異なる特性の発振
回路を内蔵した半導体集積回路において、選択クロック
Ｓ２２０を選択制御信号Ｓ２０１で選択することにより
一判定回路で複数個の発振回路の検査が可能になり、そ
れぞれの発振回路に判定回路を備える場合に比べて検査
回路規模を縮小しチップ面積の削減に貢献できる。反
面、発振回路の検査を、同時平行に実施していた場合に
比べ並列に検査を実施するため検査時間の増加は否めな
いが、発振回路の検査をする上で、発振開始から発振検
査までの検査待ち時間が検査時間全体で占める割合が高
いため、複数個の発振回路の発振を一斉に開始しておけ
ば、１個の判定回路で順次検査をしても発振安定のため
に必要な検査待ち時間が発生しないため、複数個の判定
回路で同時に検査を実施した場合に比べて全体の検査時
間の増加は最小に押さえることができる。以上のよう
に、実施の形態１における効果に加え、複数の発振回路
の検査を行うことのできる回路を、それぞれに期待値出
力回路を備えた場合に比べ、回路規模を小さく実現でき
るという格別の効果がある。
＜ Ｔ1＋（（ｔ＋Δｔ）＊ｎ／２） Ｔ1＋（（ｔ−Δｔ）＊ｎ） ＜ Ｔ20 ＜ T1＋
（（ｔ＋Δｔ）＊ｎ） 従って、上述の期待値信号Ｓ３０２だけでは製造ばらつ
きを含めた特性変動に対応した期待値を取り得ないた
め、検査信号Ｓ３０３で比較除外時間帯を規定する。時
間Ｔ10を時間軸上で前後に挟むように時間Ｔ11、Ｔ12を
以下の数式で定義する。 Ｔ11 ＜ Ｔ10 −（Δｔ＊ｎ／２） Ｔ12 ＞ Ｔ10 ＋（Δｔ＊ｎ／２） 上述された最大周期変動Δｔを持つ入力クロックＳ１０
の特性を満足する場合、サンプリングクロックＳ３０１
の信号変化点は定義された時間Ｔ11からＴ12の間に収ま
る。検査信号発生回路３０３も上述の期待値出力回路３
０２と同じく、サンプリング制御信号Ｓ５で動作するた
め、サンプリング制御信号Ｓ５の周期ｗとリセット解除
からの時間関数として動作させることができるため、時
間Ｔ11から時間Ｔ12にかけて比較回路３０４の比較除外
時間を検査信号Ｓ３０３で容易に発生できる。また、検
査制御信号Ｓ６により、検査信号Ｓ３０３のパルス幅す
なわち時間間隔（Ｔ12−Ｔ11）を小さくしたり大きくし
たり変動させると許容されるサンプリングクロックＳ３
０１の変化点変動幅も変わり、入力クロックＳ１０の周
波数に対応して、周期ばらつきの検査を緩めたり厳しく
したりすることにより、適切な検査判定ができる。以上
のように、発振回路を異なる発振周波数のものと取り替
えても、同一の判定回路で判定することができるという
格別の効果がある。 （実施の形態２）次に、第２の発明の実施例について図
面を参照して説明する。図４は、本発明の実施の形態２
に係わる半導体集積回路のブロック図である。１、３、
４、５、６は入力端子、１０は発振回路、３０は判定回
路であり、それぞれ、実施の形態１において図１に示す
同符号のものと対応する。異なるのは、入力端子１０
１、２０１と、第２の発振回路１１０と、出力端子２０
１と、選択回路２００とを備えた点である。１１０は第
２の発振回路であり、発振制御信号Ｓ１０１により、発
振回路１０と周波数の異なる第２の入力クロックＳ１１
０を発生する。２０１は入力端子であり、選択回路２０
０の選択性を制御する選択制御信号Ｓ２０１を入力す
る。２００は発振信号選択回路であり、複数個の発振回
路またはＬレベル信号である固定値信号Ｓ２１０から１
つの信号を選択する。固定値信号Ｓ２１０を判定回路３
０に入力することにより、判定回路３０での消費電力を
削減することが可能となる。判定回路３０は、第１の発
明の実施例で上述したように、期待値制御信号Ｓ３と検
査制御信号Ｓ６との設定で判定を行う期間を変更できる
ため、広い範囲の特性の発振回路を検査することができ
る。この点に着目することで複数個の異なる特性の発振
回路を内蔵した半導体集積回路において、選択クロック
Ｓ２２０を選択制御信号Ｓ２０１で選択することにより
一判定回路で複数個の発振回路の検査が可能になり、そ
れぞれの発振回路に判定回路を備える場合に比べて検査
回路規模を縮小しチップ面積の削減に貢献できる。反
面、発振回路の検査を、同時平行に実施していた場合に
比べ並列に検査を実施するため検査時間の増加は否めな
いが、発振回路の検査をする上で、発振開始から発振検
査までの検査待ち時間が検査時間全体で占める割合が高
いため、複数個の発振回路の発振を一斉に開始しておけ
ば、１個の判定回路で順次検査をしても発振安定のため
に必要な検査待ち時間が発生しないため、複数個の判定
回路で同時に検査を実施した場合に比べて全体の検査時
間の増加は最小に押さえることができる。以上のよう
に、実施の形態１における効果に加え、複数の発振回路
の検査を行うことのできる回路を、それぞれに期待値出
力回路を備えた場合に比べ、回路規模を小さく実現でき
るという格別の効果がある。
【００１４】
【発明の効果】本発明によれば、発振回路に対応して適
切な期待値を外部から与え、かつ発振回路に対応して適
切な検査期間を与えることにより、同一回路で異なる規
格の発振回路の判定が実施可能になり、１つの半導体集
積回路で複数の発振回路の検査を行うことができるの
で、検査が効率化され、検査コストの低減を図ることが
できる。
切な期待値を外部から与え、かつ発振回路に対応して適
切な検査期間を与えることにより、同一回路で異なる規
格の発振回路の判定が実施可能になり、１つの半導体集
積回路で複数の発振回路の検査を行うことができるの
で、検査が効率化され、検査コストの低減を図ることが
できる。
【図１】本発明の実施の形態１に係わる半導体集積回路
のブロック図
のブロック図
【図２】図１における比較回路３０４の動作を説明する
真理値図
真理値図
【図３】本発明の実施の形態１に係わる半導体集積回路
の動作を説明するタイミング図
の動作を説明するタイミング図
【図４】本発明の実施の形態２に係わる半導体集積回路
のブロック図
のブロック図
【図５】従来の半導体集積回路のブロック図
１０ 発振手段
３００ 分周回路
３０１ サンプリング回路
３０２ 期待値出力回路
３０３ 検査信号発生回路
３０４ 比較回路
Claims (3)
- 【請求項１】 クロックを発生するクロック発生手段
と、 前記クロック発生手段が発生したクロックを分周する分
周手段と、 前記分周手段が分周したクロックをサンプリングするサ
ンプリング手段と、 期待値制御信号に対応して複数の種類の期待値を発生す
る期待値発生手段と、 検査制御信号を入力し、前記検査制御信号が有効な時に
は前記サンプリング手段が出力したクロックと前記期待
値発生手段が出力したクロックとを比較して前記クロッ
ク発生手段の検査を有効とし、前記検査制御信号が無効
な時には前記サンプリング手段が出力したクロックと前
記期待値発生手段が出力したクロックとの比較を行わな
いことにより前記クロック発生手段の検査を無効とする
比較手段とを備え、前記検査制御信号により前記分周手段の出力信号の変化
点前後の比較を無効とすること を特徴とする半導体集積
回路。 - 【請求項２】 それぞれがクロックを発生する複数のク
ロック発生手段と、前記複数のクロック発生手段が発生
したクロックのうち１つを選択する選択手段と、 前記選択手段が選択したクロックを分周する分周手段
と、 前記分周手段が分周したクロックをサンプリングするサ
ンプリング手段と、期待値制御信号に対応して複数の種
類の期待値を発生する期待値発生手段と、検査制御信号
を入力し、前記検査制御信号が有効な時には前記サンプ
リング手段が出力したクロックと前記期待値発生手段が
出力したクロックとを比較して前記クロック発生手段の
検査を有効とし、前記検査制御信号が無効な時には前記
サンプリング手段が出力したクロックと前記期待値発生
手段が出力したクロックとの比較を行わないことにより
前記クロック発生手段の検査を無効とする比較手段とを
備えることを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、選択手段は固定値も出力することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113736A JP3496622B2 (ja) | 2000-04-14 | 2000-04-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113736A JP3496622B2 (ja) | 2000-04-14 | 2000-04-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001298158A JP2001298158A (ja) | 2001-10-26 |
| JP3496622B2 true JP3496622B2 (ja) | 2004-02-16 |
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|---|---|---|---|
| JP2000113736A Expired - Fee Related JP3496622B2 (ja) | 2000-04-14 | 2000-04-14 | 半導体集積回路 |
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| JP (1) | JP3496622B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4726585B2 (ja) * | 2005-09-16 | 2011-07-20 | 株式会社リコー | Ｅｍｉ低減動作テスト回路とｅｍｉ低減動作テスト方法および半導体装置と電子機器 |
-
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- 2000-04-14 JP JP2000113736A patent/JP3496622B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP2001298158A (ja) | 2001-10-26 |
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