CN114256334A - 包括二维材料的晶体管 - Google Patents

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S·希瓦拉曼
T·A·戈萨维
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Abstract

本文公开了包括二维材料的晶体管以及相关的方法和器件。在一些实施例中，晶体管可以包括第一二维沟道材料和在源极/漏极（S/D）中的第二二维源极/漏极（S/D）材料，并且第一二维材料和第二二维材料可以具有不同的成分或厚度。在一些实施例中，晶体管可以包括沟道中的第一二维材料和源极/漏极（S/D）中的第二二维材料，其中，第一二维材料是单晶材料，并且第二二维材料是单晶材料。

Description

包括二维材料的晶体管
背景技术
电容器被用在许多不同的电子器件设计中。这些电容器通常被单独制造并且表面安装到衬底。
附图说明
通过结合附图的以下详细描述，将容易理解实施例。为了便于这种描述，相同的附图标记‎表示相同的结构要素。在附图的各图中，作为示例而非作为限制示出了各实施例。
图1是根据各种实施例的二维材料（2DM）晶体管的侧视截面图。
图2是图1的2DM晶体管的示例性实施例的侧视截面图。
图3-8示出根据各个实施例的用于制造图2的2DM晶体管的示例性工艺中的各阶段。
图9是图1的2DM晶体管的另一示例性实施例的侧视截面图。
图10-13示出根据各个实施例的用于制造图9的2DM晶体管的示例性工艺中的各阶段。
图14是图1的2DM晶体管的另一示例性实施例的侧视截面图。
图15-16示出根据各个实施例的用于制造图14的2DM晶体管的示例性工艺中的各阶段。
图17-20示出根据各个实施例的用于制造图14的2DM晶体管的另一示例性工艺中的各阶段。
图21A-21C是根据各个实施例的其他2DM晶体管的侧视截面图。
图22A-22B是根据各个实施例的另一2DM晶体管的侧视截面图。
图23A-23B是图22的2DM晶体管的示例性实施例的侧视截面图。
图24A-24B、25A-25B、26A-26B、27A-27B、28A-28B和29A-29B示出根据各个实施例的用于制造图23的2DM晶体管的示例性工艺中的各阶段。
图30A-30B是图22的2DM晶体管的另一示例性实施例的侧视截面图。
图31A-31B是根据各个实施例的另一2DM晶体管的侧视截面图。
图32A-32B是图31的2DM晶体管的示例性实施例的侧视截面图。
图33A-33B、34A-34B和35A-35B示出根据各个实施例的用于制造图32的2DM晶体管的示例性工艺中的各阶段。
图36A-36B是根据各个实施例的另一2DM晶体管的侧视截面图。
图37是根据各个实施例的另一2DM晶体管的侧视截面图。
图38-39示出根据各个实施例的用于制造图34的2DM晶体管的示例性工艺中的各阶段。
图40是根据本文公开的任何实施例的可以包括2DM晶体管的管芯和晶片的俯视图。
图41是根据本文公开的任何实施例的可以包括2DM晶体管的集成电路（IC）器件的侧视截面图。
图42是根据本文公开的任何实施例的可以包括2DM晶体管的IC封装的侧视截面图。
图43是根据本文公开的任何实施例的可以包括2DM晶体管的IC器件组装件的侧视截面图。
图44是根据本文公开的任何实施例的可以包括2DM晶体管的示例性电气器件的框图。
具体实施方式
本文公开了包括二维材料（2DM）的晶体管以及相关方法和器件。在一些实施例中，晶体管可以包括第一2D沟道材料和第二2D源极/漏极（S/D）材料，并且第一2D沟道材料和第二2D S/D材料可以具有不同的成分或厚度。在一些实施例中，晶体管可以包括沟道中的第一2DM和源极/漏极（S/D）中的第二2DM，其中，第一2DM是单晶材料，并且第二2DM是单晶材料。
许多障碍按常规限制或排除在高性能、高容量计算中采用2DM。例如，2DM晶体管通常表现出高接触电阻（例如，比高性能计算所需的接触电阻大一个数量级），并且现有的反应器、技术和集成流程已经不容易地适用于实现具有令人满意的性能的2DM晶体管。本文公开了多个2DM晶体管，其表现与高性能计算兼容的性能特性并且可以使用现有的高容量工具和工艺来容易地实施。本文公开的2DM晶体管可以允许栅极长度缩放到10纳米以下而没有显著的短沟道效应（诸如带间隧穿或漏极诱导势垒降低），从而允许晶体管缩放以继续超过常规硅限制。
在以下详细描述中，参考形成所述以下详细描述的一部分的附图，其中，相同的标号始终表示相同的部分，并且在附图中作为说明示出了可以实施的实施例。要理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑的改变。因此，以下详细描述不要以限制性意义进行理解。
各种操作可以以最有助于理解所要求保护的主题的方式被描述为依次多个离散的动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别地，这些操作可以不以呈现的顺序来执行。所描述的操作可以以与所描述的实施例不同的顺序来执行。在另外的实施例中，可以执行各种另外的操作，和/或可以省略所描述的操作。
为了本公开的目的，短语“A和/或B”和“A或B”意指（A）、（B）或（A和B）。为了本公开的目的，短语“A、B和/或C”和“A、B或C”是指（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）。附图不一定是按比例的。尽管许多附图示出了具有平坦壁和直角拐角的直线结构，但这仅仅是为了便于说明，并且使用这些技术制造的实际器件将会表现出圆拐角、表面粗糙度和其他特征。
本说明书使用短语“在实施例中”或“在各实施例中”，其可以各自指代相同或不同实施例中的一个或多个。此外，关于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。当用于描述尺寸范围时，短语“在X和Y之间”表示包括X和Y的范围。为了方便起见，短语“图21”可以用来指图21A-21C的附图集合，“图22”可以用来指图22A-22B的附图集合，等等。
图1是根据各种实施例的二维材料（2DM）晶体管100的侧视截面图。图1的2DM晶体管100可以包括两个2DM源极/漏极（S/D）之间的2DM沟道102。栅极114可以包括栅极电介质110和栅极金属112，并且可以邻近2DM沟道102，使得栅极电介质110在栅极金属112与2DM沟道102之间。在图100的实施例中，可以在栅极114和2DM S/D 104之间设置电介质材料108。在一些实施例中，栅极114的长度148可以小于10纳米。栅极金属112和栅极电介质110可以分别采取下面参考图41的栅电极和栅极电介质所讨论的任何形式。电介质材料108可以采取下面参考图41的侧壁间隔物所讨论的任何形式。
2DM沟道102和2DM S/D 104可以包括一个或多个2DM。例如，2DM沟道102和2DM S/D104可以包括一个或多个金属硫族化物（MC）。MC可以是过渡金属或后过渡金属，金属原子不局限于4+氧化态。在一些实施例中，MC可以是过渡金属二硫族化物（TMD）。TMD可以包括过渡金属，诸如钨、钼、铌、钽、锆、铪、镓、锰、钒或铼，以及硫族元素，诸如硫、硒或碲。可以包括在2DM沟道102和/或2DM S/D 104中的一些TMD可以包括铌和硫（例如，以二硫化铌的形式）、钨和硒（例如，以二硒化钨的形式）、钼和硫（例如，以硫化钼的形式）以及钼和碲（例如，以碲化钼的形式），但是这些仅仅是示例，并且可以使用任何合适的TMD或其他MC。包括在2DM沟道102和/或2DM S/D 104中的2DM可以包括其他材料，诸如铟和硒（例如，以硒化铟的形式）。在2DM晶体管100是n型金属氧化物半导体（NMOS）晶体管的一些实施例中，2DM沟道102可以包括钼和硫（例如，以硫化钼的形式）、钼和碲（例如，以碲化钼的形式）或钨和硫（例如，以硫化钨的形式）。在2DM晶体管100是p型金属氧化物半导体（PMOS）晶体管的一些实施例中，2DM沟道102可以包括钨和硒（例如，以硒化钨的形式）或钨和硫（例如，以硫化钨的形式）。
在图1的特定实施例中，2DM S/D 104的厚度140可以大于2DM沟道102的厚度138。例如，2DM沟道102的厚度138可以等于其中2DM的一个或两个层的厚度，2DM S/D 104的厚度140可以等于其中2DM的多于两个层（例如，在3至10层之间）的厚度。在一些实施例中，2DM沟道102可以是单层2DM；单层2DM可以具有大于其多层对应物（且大于硅）的带隙和有效质量，这可以有助于在栅极114的超短长度（例如，10纳米或更小的栅极长度）下实现2DM晶体管100的低“截止”电流。然而，单层2DM也可以表现出高接触电阻。利用比2DM沟道102厚的2DMS/D 104（例如，包括多个2DM层的2DM S/D 104）可以将接触电阻降低到可接受的水平。
代替或除了不同的厚度，利用具有与2DM沟道102不同的材料成分的2DM S/D 104也可以将2DM晶体管100的接触电阻降低到可接受的水平。例如，包括一种或多种添加剂以将费米能级移动到更接近导带或价带以减小带隙的2DM S/D 104，可以产生具有可接受的接触电阻的2DM晶体管100。在一些实施例中，2DM S/D 104可以包括锰或铼。在一些实施例中，2DM晶体管100可以包括2DM沟道102中的MC，并且可以包括2DM S/D 104中的具有不同金属或不同硫族元素的MC。2DM S/D 104可能不具有均匀的成分，而是可能在其体积上具有材料成分的某一变化（例如，如可能在2DM晶体管100类似于图9的2DM晶体管中存在的材料成分的逐步变化，或材料成分的梯度）。在一些实施例中，2DM S/D 104可以比2DM沟道102厚，且可以具有与2DM沟道102不同的材料成分，而在其他实施例中，2DM S/D 104可以具有与2DM沟道102相同的厚度（例如，如下面参考图21A、21B和31所讨论的）且可以具有与2DM沟道102不同的材料成分，或者2DM S/D 104可以具有与2DM沟道102不同的厚度且可以具有与2DM沟道102相同的材料成分。
2DM沟道102和2DM S/D 104可以使用任何合适的技术来形成，下面讨论其中的多种技术。例如，2DM沟道102和/或2DM S/D 104可以通过基于籽晶的技术来生长，其中，初始籽晶材料位于支撑件106表面上的期望位置，并且没有晶界的单晶2DM以籽晶材料作为模板来生长。在这样的实施例中，籽晶材料的残留物（其可以不同于在籽晶上生长的材料）可以保留在2DM晶体管100中（例如，用于2DM沟道102的籽晶材料的残留物可以保留在2DM沟道102中，等等）。2DM沟道102和/或2DM S/D 104的基于籽晶的生长将在下面参考图17-20进一步详细讨论。在另一示例中，2DM沟道102和/或2DM S/D 104可以通过金属有机化学气相沉积（MOCVD）来生长。当通过MOCVD形成2DM时，所得材料可能不是单晶，而是可能在其中具有晶粒。在一些实施例中，通过MOCVD形成的2DM的晶粒尺寸可以小于5微米（例如，在200纳米至1微米之间、在200纳米至5微米之间或在1微米至5微米之间）。在其他实施例中，可以使用其他外延技术，诸如分子束外延（MBE）。
2DM沟道102和2DM S/D 104可以设置在支撑件106上。支撑件106可以包括任何合适的材料或材料的组合。例如，支撑件106可以包括半导体材料（例如，当2DM晶体管100是前端器件时，如下面参考图41所讨论的）和金属化堆叠（stack）的一部分（例如，当2DM晶体管100是后端器件时，如下面参考图41所讨论的）。在一些实施例中，在支撑件106的顶表面处的材料可以与2DM沟道102的2DM紧密地晶格匹配和/或与2DM S/D 104的2DM晶格匹配。例如，在支撑件106的顶表面处的材料可以包括铝和氮（例如，以氮化铝的形式）或镓和氮（例如，以氮化镓的形式）；在一些实施例中，这种材料可以设置在下伏（underlying）半导体（例如，（111）硅）上。导电材料136可以设置在2DM S/D 104上以用作S/D触点；在图1的实施例中，导电材料136被示出为与栅极114不共面，而在其他实施例中，导电材料136可以至少部分地与栅极114共面且通过电介质材料108与栅极114间隔开（例如，如下面参考图21所讨论的）。在一些实施例中，导电材料136可以包括金、镍、钨、钼、钛（例如，作为纯钛和/或以氮化钛的形式）和/或钴。在一些实施例中，导电材料136可以包括锑、铋及/或钌（例如，这些元素中的任何元素的合金）。
图2是图1的2DM晶体管100的示例性实施例的侧视截面图。图2（以及其他附图）的实施例与图1共享许多特征；为了便于描述，这些特征将不再重复，并且可以采取那些特征的任何合适的实施例（例如，本文公开的任何实施例）的形式。在图2的特定实施例中，2DM沟道102和2DM S/D 104可以由连续的2DM 116提供，其中，较薄的中央部分提供2DM沟道102，而较厚的侧向部分提供2DM S/D 104。如图2所示，2DM 116可以具有在2DM沟道102上方的凹部，在所述凹部中设置栅极114。
可以使用任何合适的技术来制造本文公开的2DM晶体管100。例如，图3-8示出了根据各种实施例的用于制造图2的2DM晶体管100的示例性工艺中的各阶段。在本文的制造工艺描述中操作被示出每个一次并且以特定顺序示出，但是操作可以根据需要重新排序和/或重复（例如，当同时制造多个2DM晶体管100时并行执行不同的操作）。图3-8的方法可以被认为是“减成（subtractive）”方法，因为2DM 116被生长然后被部分地去除，如下面所讨论的。
图3是包括支撑件106的组装件的侧视截面图。支撑件106可以采取本文公开的任何形式，或任何其他合适的形式。
图4是在图3的支撑件106上形成2DM 116之后的组装件的侧视截面图。在一些实施例中，2DM 116可以通过MOCVD来形成。图4的2DM 116可以具有基本均匀的厚度，该厚度等于2DM晶体管100中的2DM S/D 104的期望厚度140（如图所示）或者大于期望厚度140（例如，当在随后的平坦化操作期间去除一些2DM 116时，如下面参考图8所讨论的）。
图5是在图4的2DM 116的顶表面上沉积并图案化掩模材料118之后的组装件的侧视截面图。如图5所示，掩模材料118可以位于2DM 116的与2DM S/D 104的期望位置对应的部分上。掩模材料118可以包括任何合适的材料（例如，金属或电介质材料），并且可以使用任何合适的技术（例如，光刻和蚀刻技术）来图案化。在一些实施例中，掩模材料118可以是金属诸如金，并且可以具有3至10纳米之间的厚度。
图6是根据掩模材料118蚀刻图5的组装件的一些2DM 116以在2DM 116中形成凹部142之后的组装件的侧视截面图。可以保留掩模材料118下的2DM 116，同时可以蚀刻掉未受掩模材料118保护的一些2DM 116。蚀刻的深度可以被选择以实现凹部142下的2DM 116的期望厚度（对应于2DM晶体管100中的2DM沟道102的期望厚度138，如图所示）。在一些实施例中，可以使用原子层蚀刻（ALE）技术将2DM 116蚀刻至期望厚度（例如，2DM沟道102中期望的层数）。
图7是在从图6的组装件去除掩模材料118并在凹部142的侧面上形成电介质材料108的间隔物之后的组装件的侧视截面图。可以使用本领域已知的任何合适的间隔物沉积技术（例如，共形沉积电介质材料108，随后进行定向“向下”蚀刻以从水平表面去除电介质材料108，同时在垂直表面上留下至少一些电介质材料）来形成电介质材料108。在一些实施例中，掩模材料118可以不被去除，而是可以保留在适当位置作为2DM晶体管100的一部分（例如，当掩模材料118导电（例如，金属）时作为S/D触点的一部分，或者作为2DM晶体管100上方的电介质材料的一部分）。
图8是在图7的组装件的凹部142中提供栅极电介质110和栅极金属112从而形成栅极114之后的组装件的侧视截面图。图8的组装件可以采取图2的2DM晶体管100的形式。在一些实施例中，为了制造图8的组装件，栅极电介质110可以共形地沉积在图7的组装件上，可以执行毯覆式金属沉积操作以沉积栅极金属112，然后可以执行平坦化操作（例如，化学机械抛光（CMP）技术）以去除2DM S/D 104和电介质材料108上方的栅极电介质110和栅极金属112。
图9是图1的2DM晶体管100的另一示例性实施例的侧视截面图。在图9的特定实施例中，2DM沟道102可以包括2DM 120，并且2DM S/D 104可以包括2DM 128（与2DM沟道102的2DM 120共面）和2DM 126（在2DM 128上方并且与栅极114共面）。2DM 120、128和126可以采取多种形式中的任何形式。在一些实施例中，2DM 128可以与2DM 120共享各种属性。例如，2DM 120和2DM 128都可以是MC，但是在它们的金属含量和/或它们的硫族元素含量方面可以不同。在一些实施例中，2DM 120和2DM 128可以包括共同的MC，但2DM 120和/或2DM 128可以包括一种或多种添加剂（例如，一种或多种掺杂原子）。在一些实施例中，2DM 120可以包括钼和硫（例如，以硫化钼的形式），并且2DM 128和/或2DM 126可以包括铌、钼和硫（例如，以铌掺杂的硫化钼的形式）。在一些实施例中，2DM 120可以包括钼和硫（例如，以硫化钼的形式），并且2DM 128和/或2DM 126可以包括碲、钼和硫（例如，以钼-硫-碲合金的形式）。
图10-13示出了根据各个实施例的用于制造图9的2DM晶体管100的示例性工艺中的各阶段。图10-13的方法可以被认为是“加成”方法。图10是在图3的支撑件106上形成2DM120以及然后在2DM 120的顶表面上沉积并图案化掩模材料122之后的组装件的侧视截面图。图10的2DM 120可以具有基本均匀的厚度，该厚度等于2DM晶体管100中的2DM沟道102的期望厚度138，如图所示。掩模材料122可以位于2DM 120的与2DM沟道102的期望位置对应的部分上。掩模材料122可以包括任何合适的材料（例如，金属或电介质材料），并且可以使用任何合适的技术（例如，光刻和蚀刻技术）来图案化。图10的掩模材料122可以具有基本均匀的厚度144，该厚度144等于2DM晶体管100中的2DM S/D 104的期望厚度140与2DM晶体管100中的2DM沟道102的期望厚度138之间的差（如图所示）或大于该差（例如，当随后形成的2DM126中的一些在随后的平坦化操作期间被去除时，如本文所讨论的）。
图11是在所得组装件上执行一个或多个处理操作以改变2DM 120的未受掩模材料122保护的部分的性质（以形成2DM 128）之后的组装件的侧视截面图。在2DM 120包括MC的一些实施例中，处理操作可以包括金属取代过程，其中，MC的金属在2DM 128中用不同的金属（例如铌、钽、钒或铼）来取代。在2DM 120包括MC的一些实施例中，处理操作可以包括硫族元素取代过程，其中，MC的硫族元素在2DM 128中用不同的硫族元素或其他元素（例如磷、砷、钌、铋或溴）来取代。在一些实施例中，被执行以生成2DM 128的处理操作可以包括等离子体或臭氧处理（例如，以创建空位）。
图12是在图11的组装件的2DM 128上形成2DM 126之后的组装件的侧视截面图。例如，可以使用合适的外延技术来生长2DM 126。在一些实施例中，2DM 126可以具有与2DM128相同的材料成分，或不同的材料成分。如上所述，在一些实施例中，2DM 126可以具有非均匀的材料成分（例如，通过改变生长2DM 126所处的外延条件而实现的各种元素的梯度）。
图13是在从图12的组装件去除掩模材料122从而留下凹部142之后的组装件的侧视截面图。可以使用任何合适的选择性蚀刻技术来去除掩模材料122而不去除2DM 120和126。然后，可以通过如下步骤来完成图9的2DM晶体管100：在图13的组装件的凹部142中提供电介质材料108，然后在凹部142中提供栅极电介质110和栅极金属112，从而形成栅极114。电介质材料108和栅极114的形成可以采取任何合适的形式（例如，上面参考图7-8讨论的形式中的任何形式）。
图14是图1的2DM晶体管100的另一示例性实施例的侧视截面图。在图14的特定实施例中，2DM沟道102可以包括2DM 120，并且2DM S/D 104可以包括与2DM沟道102的2DM 120部分共面且与栅极114部分共面的2DM 134。2DM 120和134可以采取多种形式中的任何形式。在一些实施例中，2DM 134可以与2DM 120共享各种属性。例如，2DM 120和2DM 128都可以是MC，但是在它们的金属含量和/或它们的硫族元素含量方面可以不同。在一些实施例中，2DM 120和2DM 134可以包括共同的MC，但2DM 134可以包括一种或多种添加剂（例如，一种或多种掺杂原子）。
图15-16示出了根据各个实施例的用于制造图14的2DM晶体管100的示例工艺中的各阶段。图15是在去除图10的组装件的2DM 120的未被掩模材料122覆盖的部分之后的组装件的侧视截面图。2DM 120的被去除部分可以对应于2DM S/D 104的位置。任何合适的选择性蚀刻技术可以用于形成图15的组装件（例如，湿法蚀刻技术）。
图16是在图15的组装件的支撑件106的暴露部分上形成2DM 134之后的组装件的侧视截面图。2DM 134可以与2DM 120和掩模材料122部分共面。图14的2DM晶体管100可以通过去除掩模材料122并以任何合适的方式提供电介质材料108和栅极114（例如，如上面参考图13-14所讨论的）来完成。
图17-20示出了根据各个实施例的用于制造图14的2DM晶体管100的另一示例性工艺中的各阶段。如上所述，图17-20的工艺是基于籽晶的工艺，产生单晶2DM沟道102和单晶2DM S/D 104。图17是在图3的支撑件106上在2DM沟道102的期望位置处提供籽晶材料124并在所得组装件上在2DM S/D 104的期望位置处提供籽晶材料132之后的组装件的侧视截面图。图17的组装件中的籽晶材料124和132的位置可以指定分别在籽晶材料124和132上生长2DM 120和134的位置，因此这些籽晶材料的良好定位可以对应于2DM晶体管100的2DM沟道102和2DM S/D 104的位置的良好控制。在一些实施例中，籽晶材料124和132可以包含氧（例如，作为氧化物材料的一部分）。例如，籽晶材料124可以包括钨和氧（例如，对于包括钨的2DM沟道102，以氧化钨的形式），并且籽晶材料132可以包括钽和氧（例如，对于包括钽的2DMS/D 104，以氧化钽的形式）。
图18是在将图17的组装件的籽晶材料124生长为2DM 120并将图17的组装件的籽晶材料132生长为2DM 134的初始部分之后的组装件的侧视截面图。可以通过提供包括期望生长的元素的气体（例如，包括硫族元素的氢化物气体以促进该硫族元素的生长）来促进该生长。例如，向氧化钨籽晶材料124提供氢化硒气体可以促进硒化钨作为2DM 120的生长，并且向氧化钽籽晶材料132提供氢化硒气体可以促进硒化钽作为2DM 134的初始部分的生长。可以调节诸如籽晶厚度、温度、生长促进剂的存在、压力和气体浓度的变量以实现所需的生长特性。图18的2DM 120和2DM 134的初始部分可以具有基本均匀的厚度，该厚度等于2DM晶体管100中的2DM沟道102的期望厚度138，如图所示。
图19是在2DM 120的顶表面上沉积并图案化掩模材料122之后的组装件的侧视截面图。掩模材料122可以位于2DM 120上，但可以使2DM 134的初始部分暴露，且可以包括任何合适的材料（例如，金属或电介质材料），并且可以使用任何合适的技术（例如，光刻和蚀刻技术）来图案化。图19的掩模材料122可以具有基本均匀的厚度144，该厚度144等于2DM晶体管100中的2DM S/D 104的期望厚度140与2DM晶体管100中的2DM沟道102的期望厚度138之间的差（如图所示）或大于该差（例如，当随后形成的2DM 126中的一些在随后的平坦化操作期间被去除时，如本文所讨论的）。
图20是在图19的组装件的2DM 134的初始部分上生长2DM 134的剩余部分之后的组装件的侧视截面图。2DM 134可以与2DM 120和掩模材料122部分共面。图14的2DM晶体管100可以通过去除掩模材料122并以任何合适的方式提供电介质材料108和栅极114（例如，如上面参考图13-14所讨论的）来完成。
图21A是另一2DM晶体管100的侧视截面图。在图21A的特定实施例中，2DM沟道102的厚度138与2DM S/D 104的厚度140相同，并且2DM沟道102与2DM S/D 104共面。如上所述，在一些这样的实施例中，2DM沟道102的材料成分可以不同于2DM S/D 104的材料成分（例如，以实现2DM晶体管100的较低接触电阻）。导电材料136可以设置在2DM S/D 104上，至少部分地与栅极114共面并通过电介质材料108与栅极114间隔开，并且可以被用作S/D触点；导电材料136可以采取本文公开的任何形式。2DM沟道102和2DM S/D 104可以采取本文公开的这些要素的任何实施例的形式（例如，2DM S/D 104可以包括2DM 128或2DM 134），并且2DM晶体管100（类似于图21A的2DM晶体管）可以使用任何合适的技术（例如，根据上面参考图10-13讨论的但形成导电材料136代替2DM 126的工艺，或者根据上面参考图15-16或17-20讨论的具有类似修改的工艺）来制造。
图21B是另一2DM晶体管100的侧视截面图。图21B的特定实施例类似于图21A的实施例（例如，2DM沟道102的厚度138与2DM S/D 104的厚度140相同），但与图21A的实施例的不同之处在于：2DM S/D 104与间隔物108横向地共同延伸，并且导电材料136与栅极114部分共面且与2DM S/D 104和2DM沟道102部分共面。可以使用任何合适的技术（例如，根据上面参考图17-20讨论的具有如下适当修改的工艺：诸如加宽掩模材料122以覆盖2DM S/D104，然后形成导电材料136）来制造2DM晶体管100类似于图21B的2DM晶体管。
如上所述，在本文公开的2DM晶体管100的一些实施例中，2DM沟道102的厚度138可以小于2DM S/D 104的厚度140。然而，2DM S/D 104不需要具有与栅极114的顶表面共面的顶表面；图21C示出了与图1的实施例类似的、但是其中2DM S/D 104的顶表面不与栅极114的顶表面共面的实施例。图21C的2DM晶体管100的要素可以采取本文公开的任何形式，并且可以使用任何合适的技术（例如，具有适当修改的本文公开的技术中的任何合适的技术）来制造。
2DM晶体管100可以包括单个2DM沟道102（例如，如关于图1、2、9、14和21的2DM晶体管100所示），或者可以包括多个2DM沟道102。图22示出了包括多个2DM沟道102的2DM晶体管100。特别地，图22A是通过图22B的截面A-A的侧视截面图，并且图22B是通过图22A的截面B-B的侧视截面图。在图22的实施例中，多个2DM沟道102以垂直取向的堆叠方式排列成平行的“带”，如图所示。栅极114可以包括栅极电介质110和栅极金属112，如上面参考图1所讨论的；在一些实施例中，单个栅极114可以延伸跨过2DM沟道102的多个“堆叠”（未示出）。掩模材料130可以设置在2DM沟道102的堆叠上方并可以用作栅极114上的“盖”。2DM S/D 104可以设置在2DM沟道102的相对端部处。尽管本文公开的特定的多沟道2DM晶体管100中的特定多沟道2DM晶体管被描绘为具有2DM沟道102的特定数量（例如，2），但这仅是说明性的，并且多沟道2DM晶体管100可以包括2DM沟道102的任何期望数量（例如，大于2）。
多沟道2DM晶体管100（类似于图22的多沟道2DM晶体管）的2DM沟道102和2DM S/D104可以采取本文公开的任何形式。例如，图23示出了图22的2DM晶体管100的示例，其中，2DM沟道102和2DM S/D 104类似于图9中示出的那些。图23-33的“A”和“B”子图分别共享图22的“A”和“B”子图的透视图。在图23的特定实施例中，2DM沟道102可以包括2DM 120并且2DM S/D 104可以包括2DM 128（与2DM沟道102的2DM 120共面）和2DM 126（在2DM 128上方和下方并且与栅极114共面）。图23的2DM晶体管100的2DM 120、128和126可以采取本文公开的任何形式。
图24-29示出了根据各个实施例的用于制造图23的2DM晶体管的示例性工艺中的各阶段。图24示出了包括在支撑件106上的材料堆叠的组装件。材料堆叠可以包括与电介质材料108层交替的2DM 120层。掩模材料130层可以位于材料堆叠的顶部。图24的组装件可以使用任何合适的技术（例如，外延技术）来制造。
图25示出了在蚀刻图24的组装件的材料堆叠以在支撑件106上形成突起146之后的组装件。可以使用任何合适的图案化技术。截面A-A（由“A”子图表示）可以沿着突起146的纵向轴线，而截面B-B（由“B”子图表示）可以垂直于突起146的纵向轴线。
图26示出了从图25的组装件去除一些电介质材料108之后的组装件。该去除可以通过从突起146的暴露侧面蚀刻电介质材料108（例如，使用定时或定向蚀刻）来完成。
图27示出了在通过在图26的组装件上共形地沉积栅极电介质并随后沉积栅极金属112来形成栅极114之后的组装件。
图28示出了在对图27的组装件的掩模材料130进行图案化以便去除2DM S/D 104的期望位置上方的掩模材料130以及然后去除未被剩余掩模材料130保护的电介质材料108之后的组装件。可以使用任何合适的蚀刻技术。
图29示出了在对图28的组装件执行一个或多个处理操作以改变2DM 120的暴露部分的属性以形成2DM 128以及然后在所得组装件的2DM 128上形成2DM 126之后的组装件。这些操作可以根据任何合适的技术（例如，如上面参考图10-11所讨论的）来执行。图29的组装件可以采取图23的2DM晶体管100的形式。
图30示出了图22的2DM晶体管100的示例，其中，2DM沟道102和2DM S/D 104类似于图14中示出的那些。在图30的特定实施例中，2DM沟道102可以包括2DM 120，并且2DM S/D104可以包括与2DM沟道102的2DM 120部分共面且与栅极114部分共面的2DM 134。2DM 120和134可以采取本文公开的任何形式，并且可以通过使用图24-29的技术结合图15-16的技术或结合图17-20的技术来制造。
图31示出了另一2DM晶体管100。在图31的特定实施例中，2DM沟道102的厚度138与2DM S/D 104的厚度140相同，并且2DM沟道102与2DM S/D 104共面。导电材料136可以设置在2DM S/D 104上，至少部分地与栅极114共面并通过电介质材料108与栅极114间隔开，并且可以用作S/D触点；导电材料136可以采取本文公开的任何形式。2DM沟道102和2DM S/D104可以采取本文公开的这些要素的任何实施例的形式。
图32示出了图31的2DM晶体管100的示例，其中，2DM沟道102和2DM S/D 104类似于图14中示出的那些。在图32的特定实施例中，2DM沟道102可以包括2DM 120，并且2DM S/D104可以包括与相关联的2DM沟道102的2DM 120共面的2DM 134。图32的2DM晶体管100的2DM120和134可以采取本文公开的任何形式。
图33-35示出了根据各个实施例的用于制造图32的2DM晶体管100的示例性工艺中的各阶段。图33示出了包括在支撑件106上的材料堆叠的组装件。图33的材料堆叠类似于图24的材料堆叠，但包括与电介质材料108层交替的具有2DM 120（用于2DM沟道102）和2DM134（用于2DM S/D 104）两者的层。图33的材料堆叠可以通过如下步骤来制造：根据上面参考图17-18讨论的技术形成2DM 120和2DM 134，然后形成电介质材料108层，并且重复该工艺达所期望的次数。
图34示出了在蚀刻图33的组装件的材料堆叠以在支撑件106上形成突起、去除一些电介质材料108、以及通过在图26的组装件上共形地沉积栅极电介质并随后沉积栅极金属112来形成栅极114之后的组装件。这些操作可以采取任何适当的形式（例如，根据上面参考图25-27讨论的任何实施例）。
图35示出了在使图34的组装件的电介质材料108凹陷并填充导电材料136之后的组装件。图35的组装件可以采取图32的2DM晶体管100的形式。
图36示出了另一2DM晶体管100。图36的特定实施例与图31的实施例共享多个特征（例如，2DM沟道102的厚度138与2DM S/D 104的厚度140相同，并且2DM沟道102与2DM S/D104共面），但是与图31的实施例的不同之处在于：2DM S/D 104与间隔物108横向地共同延伸，并且导电材料136与栅极114部分共面并且与2DM S/D 104和2DM沟道102部分共面（例如，如上面参考图21B所讨论的）。2DM晶体管100类似于图36的2DM晶体管可以使用任何合适的技术（例如，具有适当修改的本文公开的技术中的任何合适的技术）来制造。
多沟道2DM晶体管100可以具有与图22-23和30-32所示的结构不同的结构。例如，图37是根据各个实施例的另一多沟道2DM晶体管100的侧视截面图。图37的2DM晶体管100包括交替的栅极114和2DM沟道102/2DM S/D 104区。栅极114可以包括通过栅极电介质110层与相邻的2DM沟道102和相邻的2DM S/D 104间隔开的栅极金属112；该堆叠中的栅极114和2DM沟道102/2DM S/D 104区的数量可以采取任何合适的形式，并且该堆叠中的2DM沟道102和2DM S/D 104可以采取本文公开的任何形式。
图38-39示出了根据各个实施例的用于制造图34的2DM晶体管100的示例性工艺中的各阶段。图38示出了在沉积栅极电介质110层与栅极金属112层以在图3的支撑件106上形成第1栅极114之后的组装件。在一些实施例中，栅极金属112层可以直接形成在支撑件106上而没有栅极电介质层110的居间层。
图39示出了在图38的组装件的栅极金属112上沉积另一栅极电介质110层以及然后在栅极电介质110上形成2DM沟道102和2DM S/D 104之后的组装件。图39的2DM沟道102和2DM S/D 104可以采取本文公开的任何形式（例如，可以如上面参考图10-11所讨论的那样结合形成，可以如上面参考图15-16所讨论的那样单独形成，或可以如上面参考图17-18所讨论的那样通过初始籽晶沉积来生长）。然后，可以重复上面参考图38讨论的操作和参考图39讨论的操作达所期望的次数，以形成图34的2DM晶体管100。
本文公开的2DM晶体管100可以包括在任何合适的电子组件中。图40-44示出了可以包括本文公开的2DM晶体管100中的任一项的装置的各种示例。
图40是根据本文公开的任何实施例的可以包括一个或多个2DM晶体管100的管芯1502和晶片1500的俯视图。晶片1500可以由半导体材料构成，并且可以包括具有形成在晶片1500的表面上的集成电路（IC）结构的一个或多个管芯1502。每个管芯1502可以是包括任何合适IC的半导体产品的重复单元。在半导体产品的制造完成之后，晶片1500可以经历单片化工艺，其中，管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以包括一个或多个2DM晶体管100（例如，如下面参考图41所讨论的）、一个或多个晶体管（例如，下面所讨论的图41的晶体管1640中的一些）和/或用于将电信号路由到晶体管的支持电路、以及任何其他IC组件。在一些实施例中，晶片1500或管芯1502可以包括存储器器件（例如，随机存取存储器（RAM）器件，诸如静态RAM （SRAM）器件、磁性RAM （MRAM）器件、电阻RAM（RRAM）器件、导电桥接RAM（CBRAM）器件等）、逻辑器件（例如，AND、OR、NAND或NOR门）或任何其他合适的电路元件。这些器件中的多个器件可以组合在单个管芯1502上。例如，由多个存储器器件形成的存储器阵列可以形成于与处理器件（例如，图44的处理器件1802）或经配置以将信息存储于存储器器件中或执行存储于存储器阵列中的指令的其他逻辑相同的管芯1502上。
图41是根据本文公开的任何实施例的可以包括一个或多个2DM晶体管100的IC器件1600的侧视截面图。IC器件1600中的一个或多个可以包括在一个或多个管芯1502（图40）中。IC器件1600可以形成在衬底1602（例如，图40的晶片1500）上，并且可以包括在管芯（例如，图40的管芯1502）中。衬底1602可以是由半导体材料系统构成的半导体衬底，所述半导体材料系统包括例如n型或p型材料系统（或两者的组合）。衬底1602可以包括例如使用体硅或绝缘体上硅（SOI）子结构形成的晶体衬底。在一些实施例中，衬底1602可以使用可以与硅组合或不与硅组合的备选材料来形成，所述备选材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI族、III-V族或IV族的其他材料也可以用于形成衬底1602。尽管这里描述了可以形成衬底1602所用的材料的几个示例，但是可以使用可以用作IC器件1600的基础的任何材料。衬底1602可以是单片化管芯（例如，图40的管芯1502）或晶片（例如，图40的晶片1500）的一部分。
IC器件1600可以包括设置在衬底1602上的一个或多个器件层1604。器件层1604可以包括形成在衬底1602上的一个或多个晶体管1640（例如，金属氧化物半导体场效应晶体管（MOSFET））的特征。器件层1604可以包括例如一个或多个源极和/或漏极（S/D）区1620、用于控制S/D区1620之间的晶体管1640中的电流流动的栅极1622、以及用于向/从S/D区1620路由电信号的一个或多个S/D触点1624。晶体管1640可以包括为了清楚起见而未描绘的附加特征，诸如器件隔离区、栅极触点等。晶体管1640不限于图41中描绘的类型和配置，并且可以包括各种各样的其他类型和配置，诸如例如平面晶体管、非平面晶体管或者二者的组合。平面晶体管可以包括双极结型晶体管（BJT）、异质结双极晶体管（HBT）或高电子迁移率晶体管（HEMT）。非平面晶体管可以包括FinFET晶体管诸如双栅晶体管或三栅晶体管，以及环绕或全环绕栅晶体管诸如纳米带和纳米线晶体管。
每个晶体管1640可以包括由至少两层（栅极电介质和栅电极）形成的栅极1622。栅极电介质可以包括一层或层的堆叠。所述一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用于栅极电介质中的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌。在一些实施例中，当使用高k材料时，可以对栅极电介质执行退火工艺以提高其质量。
栅电极可以形成在栅极电介质上，并且可以包括至少一个p型功函数金属或n型功函数金属，这取决于晶体管1640是p型金属氧化物半导体（PMOS）晶体管还是n型金属氧化物半导体（NMOS）晶体管。在一些实施方式中，栅电极可以由两个或两个以上金属层的堆叠组成，其中，一个或多金属层为功函数金属层且至少一个金属层为填充金属层。为了其他目的，可以包括其他的金属层，诸如阻挡层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物（例如，氧化钌）以及下面参考NMOS晶体管讨论的任何金属（例如，用于功函数调节）。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、金、银、这些金属的合金、这些金属的碳化物（例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）以及上面参考PMOS晶体管讨论的任何金属（例如，用于功函数调节）。
在一些实施例中，当沿着源极-沟道-漏极方向作为晶体管1640的截面观察时，栅电极可以由U形结构组成，该U形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在其他实施例中，形成栅电极的金属层中的至少一个可以简单地是平面层，该平面层基本上平行于衬底的顶表面并且不包括基本上垂直于衬底的顶表面的侧壁部分。在其他实施例中，栅电极可以由U形结构和平面非U形结构的组合组成。例如，栅电极可以由形成于一个或多个平面非U形层的顶部的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔物可以形成在栅极堆叠的相对侧上以托住（bracket）栅极堆叠。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔物的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔对；例如，可以在栅极堆叠的相对侧上形成两对、三对或四对侧壁间隔物。
S/D区1620可以形成在衬底1602内邻近每个晶体管1640的栅极1622。S/D区1620可以例如使用注入/扩散工艺或蚀刻/沉积工艺来形成。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底1602中以形成S/D区1620。激活掺杂剂并使它们更远扩散到衬底1602中的退火工艺可以跟在离子注入工艺之后。在后一工艺中，可以首先蚀刻衬底1602以在S/D区1620的位置处形成凹陷。然后，可以执行外延沉积工艺以用用于制造S/D区1620的材料来填充该凹陷。在一些实施方式中，S/D区1620可以使用诸如硅锗或碳化硅的硅合金来制造。在一些实施例中，外延沉积的硅合金可以用诸如硼、砷或磷的掺杂剂原位掺杂。在一些实施例中，S/D区1620可以使用一个或多个备选半导体材料诸如锗或III-V族材料或合金来形成。在其他实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区1620。
在一些实施例中，除了或代替晶体管1640，器件层1604还可以包括一个或多个2DM晶体管100。图41出于说明目的示出了器件层1604中的单个2DM晶体管100，但任何数量和结构的2DM晶体管100可以被包括在器件层1604中。包括在器件层1604中的2DM晶体管100可以被称为“前端”器件。在一些实施例中，IC器件1600可以不包括任何前端2DM晶体管100。器件层1604中的一个或多个2DM晶体管100可以耦合到器件层1604中的器件中的任何合适的其他器件、金属化堆叠1619中的任何器件（下面讨论）、和/或导电触点1636中的一个或多个（下面讨论）。
诸如功率和/或输入/输出（I/O）信号的电信号可以通过设置在器件层1604上的一个或多个互连层（在图41中示出为互连层1606、1610）路由到器件层1604的器件（例如，晶体管1640和/或2DM晶体管100）和/或从所述器件路由。例如，器件层1604的导电特征（例如，栅极1622和S/D触点1624）可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC器件1600的金属堆叠（也称为“ILD”堆叠）。在一些实施例中，根据本文公开的任何技术，一个或多个2DM晶体管100可以设置在一个或多个互连层1606-1610中。图41出于说明目的示出了互连层1608中的单个2DM晶体管100，但是在金属化堆叠1619中的任何一个或多个层中可以包括任何数量和结构的2DM晶体管100。包括在金属化堆叠1619中的2DM晶体管100可以被称为“后端”器件。在一些实施例中，IC器件1600可以不包括任何后端2DM晶体管100；在一些实施例中，IC器件1600可以包括前端和后端2DM晶体管100。金属化堆叠1619中的一个或多个2DM晶体管100可以耦合到器件层1604中的器件中的任何合适的器件，和/或耦合到导电触点1636中的一个或多个（下面讨论）。
互连结构1628可以被布置在互连层1606-1610中以根据各种各样的设计路由电信号（特别地，所述布置不局限于图41中所描绘的互连结构1628的配置）。尽管图41中描绘了特定数量的互连层1606-1610，但本公开的实施例包括具有比所描绘的互连层更多或更少的互连层的IC器件。
在一些实施例中，互连结构1628可以包括填充有诸如金属的导电材料的线1628a和/或通孔1628b。线1628a可以被布置成在与衬底1602的其上形成器件层1604的表面基本上平行的平面的方向上路由电信号。例如，线1628a可以在相对图41的透视图的页面内和页面外的方向上路由电信号。通孔1628b可以被布置成在与衬底1602的其上形成器件层1604的表面基本上垂直的平面的方向上路由电信号。在一些实施例中，通孔1628b可以将不同互连层1606-1610的线1628a电耦合到一起。
互连层1606-1610可以包括设置于互连结构之间的电介质材料，如图41所示。在一些实施例中，互连层1606-1610中的不同互连层中的互连结构1628之间的电介质材料1626可以具有不同的成分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的成分可以相同。
第一互连层1606可以形成在器件层1604上方。在一些实施例中，第一互连层1606可以包括线1628a和/或通孔1628b，如图所示。第一互连层1606的线1628a可以与器件层1604的触点（例如，S/D触点1624）耦合。
第二互连层1608可以形成在第一互连层1606上方。在一些实施例中，第二互连层1608可以包括通孔1628b以将第二互连层1608的线1628a与第一互连层1606的线1628a耦合。尽管为了清楚起见，线1628a和通孔1628b在结构上用每个互连层内（例如，第二互连层1608内）的线来划界，但是在一些实施例中，线1628a和通孔1628b可以在结构上和/或在材料上邻接（例如，在双镶嵌工艺期间同时填充）。
根据结合第二互连层1608或第一互连层1606描述的类似技术和配置，可以在第二互连层1608上接连形成第三互连层1610（以及根据需要，形成附加互连层）。在一些实施例中，IC器件1600中的金属化堆叠1619中“较高”（即，更远离器件层1604）的互连层可以更厚。
IC器件1600可以包括在互连层1606-1610上形成的一个或多个导电触点1636和阻焊材料1634（例如聚酰亚胺或类似材料）。在图41中，导电触点1636被示出为采取键合焊盘的形式。导电触点1636可以与互连结构1628电耦合并且被配置成将（一个或多个）晶体管1640的电信号路由到其他外部器件。例如，焊料键合可以形成在一个或多个导电触点1636上，以将包括IC器件1600的芯片与另一组件（例如，电路板）机械地和/或电气地耦合。IC器件1600可以包括附加的或备选的结构以路由来自互连层1606-1610的电信号；例如，导电触点1636可以包括将电信号路由至外部组件的其他类似特征（例如，柱）。
图42是可以包括一个或多个2DM晶体管100的示例性IC封装1650的侧视截面图。在一些实施例中，IC封装1650可以是系统级封装（SiP）。
封装衬底1652可以由电介质材料（例如，陶瓷、累积膜、其中具有填料颗粒的环氧树脂膜、玻璃、有机材料、无机材料、有机和无机材料的组合、由不同材料形成的嵌入部分等）形成，并且可以具有在面1672与面1674之间、或在面1672上的不同位置之间、和/或在面1674上的不同位置之间延伸穿过电介质材料的导电通路。这些导电通路可以采取上面参考图41讨论的任何互连结构1628的形式。
封装衬底1652可以包括耦合到穿过封装衬底1652的导电通路（未示出）的导电触点1663，从而允许中介层1657和/或管芯1656内的电路电耦合到导电触点1664中的各个导电触点（或者电耦合到包括在封装衬底1652中的未示出的其他器件）。
IC封装1650可以包括经由中介层1657的导电触点1661、第一级互连1665和封装衬底1652的导电触点1663耦合到封装衬底1652的中介层1657。图42中所示出的第一级互连1665是焊料凸点，但可以使用任何合适的第一级互连1665。在一些实施例中，IC封装1650中可以不包括中介层1657；作为代替，管芯1656可以通过第一级互连1665直接耦合到面1672处的导电触点1663。更一般地，一个或多个管芯1656可以经由任何合适的结构（例如，（例如硅桥、有机桥、一个或多个波导、一个或多个中介层、引线键合等）耦合到封装衬底1652。
IC封装1650可以包括经由管芯1656的导电触点1654、第一级互连1658以及中介层1657的导电触点1660耦合到中介层1657的一个或多个管芯1656。导电触点1660可以耦合到穿过中介层1657的导电通路（未示出），从而允许管芯1656内的电路电耦合到导电触点1661中的各个导电触点（或电耦合到包括在中介层1657中的未示出的其他器件）。图42中所示出的第一级互连1658是焊料凸点，但是可以使用任何合适的第一级互连1658。如本文所使用的，“导电触点”可以指代用作不同组件之间的界面的导电材料（例如，金属）的一部分；导电触点可以凹入组件的表面、与组件的表面齐平或者远离组件的表面延伸，并且可以采取任何合适的形式（例如，导电焊盘或插槽）。
在一些实施例中，底部填充材料1666可以围绕第一级互连1665设置于封装衬底1652与中介层1657之间，且模制化合物1668可以围绕管芯1656及中介层1657且与封装衬底1652接触设置。在一些实施例中，底部填充材料1666可以与模制化合物1668相同。可以用于底部填充材料1666和模制化合物1668的示例性材料是环氧树脂模制材料（情况合适即可）。第二级互连1670可以耦合到导电触点1664。图42中所示出的第二级互连1670是焊球（例如，用于球栅阵列布置），但是可以使用任何合适的第二级互连16770（例如，针脚网格阵列布置中的针脚或平面网格阵列布置中的接点）。第二级互连1670可以用于将IC封装1650耦合到另一组装件，诸如电路板（例如，母板）、中介层、或另一IC封装，如本领域已知的以及如下面参考图43所讨论的。
管芯1656可以采取本文所讨论的管芯1502的任何实施例的形式（例如，可以包括IC器件1600的任何实施例）。在IC封装1650包括多个管芯1656的实施例中，IC封装1650可以被称为多芯片封装（MCP）。管芯1656可以包括用于执行任何期望的功能的电路。例如，管芯1656中的一个或多个可以为逻辑管芯（例如，基于硅的管芯），且管芯1656中的一个或多个可以为存储器管芯（例如，高带宽存储器）。在一些实施例中，管芯1656可以包括一个或多个2DM晶体管100（例如，如上参考图40和图41所讨论的）。
虽然图42中所示出的IC封装1650是倒装芯片封装，但是可以使用其他封装架构。例如，IC封装1650可以是球栅阵列（BGA）封装，诸如嵌入式晶片级球栅阵列（eWLB）封装。在另一示例中，IC封装1650可以是晶片级芯片尺寸封装（WLCSP）或面板扇出（FO）封装。尽管在图42的IC封装1650中示出了两个管芯1656，但是IC封装1650可以包括任何期望数量的管芯1656。IC封装1650可以包括附加的无源组件，诸如表面安装电阻器、电容器和电感器，其设置在封装衬底1652的第一面1672或第二面1674上或者设置在中介层1657的任一面上。更一般地，IC封装1650可以包括本领域已知的任何其他有源或无源组件。
图43是根据本文公开的任何实施例的可以包括一个或多个IC封装或其他电子组件（例如，管芯）的IC器件组装件1700的侧视截面图，所述一个或多个IC封装或其他电子组件（例如，管芯）包括一个或多个2DM晶体管100。IC器件组装件1700包括设置在电路板1702（其可以是例如母板）上的多个组件。IC器件组装件1700包括设置在电路板1702的第一面1740及电路板1702的相对第二面1742上的组件；通常，组件可以设置在一个或两个面1740和1742上。下面参考IC器件组装件1700讨论的任何IC封装可以采取上面参考图42讨论的IC封装1650的任何实施例的形式（例如，可以在管芯中包括一个或多个2DM晶体管100）。
在一些实施例中，电路板1702可以是包括多个金属层的印刷电路板（PCB），所述多个金属层通过电介质材料层彼此分离并通过导电通孔互连。金属层中的任何一个或多个可以以期望的电路图案形成以在耦合到电路板1702的组件之间（可选地与其他金属层配合）路由电信号。在其他实施例中，电路板1702可以是非PCB衬底。
图43中所示出的IC器件组装件1700包括通过耦合组件1716耦合到电路板1702的第一面1740的中介层上封装结构1736。所述耦合组件1716可以将中介层上封装结构1736电气地和机械地耦合到电路板1702，并且可以包括焊球（如图43所示）、插槽的阳和阴部分、粘合剂、底部填充材料和/或任何其他合适的电气和/或机械耦合结构。
中介层上封装结构1736可以包括通过耦合组件1718耦合到封装中介层1704的IC封装1720。耦合组件1718可以采取用于应用的任何合适的形式，诸如上面参考耦合组件1716讨论的形式。尽管在图43中示出了单个IC封装1720，但是多个IC封装可以耦合到封装中介层1704；实际上，附加的中介层可以耦合到封装中介层1704。封装中介层1704可以提供用于桥接电路板1702和IC封装1720的居间衬底。IC封装1720可以是或者包括例如管芯（图40的管芯1502）、IC器件（例如，图41的IC器件1600）或者任何其他合适的组件。通常，封装中介层1704可以将连接扩展到更宽的间距或者将连接重布线到不同的连接。例如，封装中介层1704可以将IC封装1720（例如管芯）耦合到耦合组件1716的一组BGA导电触点，以耦合到电路板1702。在图43中所示出的实施例中，IC封装1720和电路板1702附着到封装中介层1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附着到封装中介层1704的同一侧。在一些实施例中，可以经由封装中介层1704互连三个或更多个组件。
在一些实施例中，封装中介层1704可以被形成为PCB，包括通过电介质材料层彼此分离并且通过导电通孔互连的多个金属层。在一些实施例中，封装中介层1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，封装中介层1704可以由替选的刚性或柔性材料形成，所述替选的刚性或柔性材料可以包括上述用于半导体衬底的相同材料，诸如硅、锗和其他III-V族和IV族材料。封装中介层1704可以包括金属线1710和通孔1708，包括但不限于穿硅通孔（TSV）1706。封装中介层1704还可以包括嵌入式器件1714，包括无源和有源器件两者。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电（ESD）器件和存储器器件。还可以在封装中介层1704上形成更复杂器件诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（MEMS）器件。中介层上封装结构1736可以采取本领域已知的任何中介层上封装结构的形式。
IC器件组装件1700可以包括通过耦合组件1722耦合到电路板1702的第一面1740的IC封装1724。耦合组件1722可以采取上面参考耦合组件1716讨论的任何实施例的形式，并且IC封装1724可以采取上面参考IC封装1720讨论的任何实施例的形式。
图43中所示出的IC器件组装件1700包括通过耦合组件1728耦合到电路板1702的第二面1742的层叠封装（package-on-package）结构1734。层叠封装结构1734可以包括通过耦合组件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726被设置在电路板1702和IC封装1732之间。耦合组件1728和1730可以采取上面讨论的耦合组件1716的任何实施例的形式，并且IC封装1726和1732可以采取上面讨论的IC封装1720的任何实施例的形式。层叠封装结构1734可以根据本领域已知的任何层叠封装结构来配置。
图44是根据本文公开的任何实施例的可以包括一个或多个2DM晶体管100的示例性电气器件1800的框图。例如，电气器件1800的组件中的任何合适的组件可以包括本文公开的IC器件组装件1700、IC封装1650、IC器件1600或管芯1502中的一个或多个。图44中示出了包括在电气器件1800中的多个组件，但是这些组件中的任何一个或多个可以被省略或复制以适合于应用。在一些实施例中，包括在电气器件1800中的组件中的一些或全部可以附着到一个或多个母板。在一些实施例中，这些组件中的一些或全部被制造在单个片上系统（SoC）管芯上。
另外，在各种实施例中，电气器件1800可以不包括图44中所示出的一个或多个组件，但是电气器件1800可以包括用于耦合到一个或多个组件的接口电路。例如，电气器件1800可不包括显示器件1806，但可以包括显示器件1806可以耦合到的显示器件接口电路（例如，连接器和驱动器电路）。在另一组示例中，电气器件1800可以不包括音频输入器件1824或音频输出器件1808，但是可以包括音频输入或输出器件接口电路（例如，连接器和支持电路），音频输入器件1824或音频输出器件1808可以耦合到该音频输入或输出器件接口电路。
电气器件1800可以包括处理器件1802（例如，一个或多个处理器件）。如本文所使用的，术语“处理器件”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的一部分。处理器件1802可以包括一个或多个数字信号处理器（DSP）、专用集成电路（ASIC）、中央处理单元（CPU）、图形处理单元（GPU）、密码处理器（在硬件内执行密码算法的专用处理器）、服务器处理器或任何其他合适的处理器件。电气器件1800可以包括存储器1804，其本身可以包括一个或多个存储器器件，诸如易失性存储器（例如，动态随机存取存储器（DRAM））、非易失性存储器（例如，只读存储器（ROM））、闪存、固态存储器、和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理器件1802共享管芯的存储器。该存储器可以用作高速缓冲存储器且可以包含嵌入式动态随机存取存储器（eDRAM）或自旋转移力矩磁性随机存取存储器（STT-MRAM）。
在一些实施例中，电气器件1800可以包括通信芯片1812（例如，一个或多个通信芯片）。例如，通信芯片1812可以被配置用于管理用于向和从电气器件1800传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制的电磁辐射经由非固体介质来传递数据的电路、器件、系统、方法、技术、通信信道等。该术语并不意味着相关联的器件不包含任何导线，尽管在一些实施例中它们可能不包含。
通信芯片1812可以实现如下多种无线标准或协议中的任一种：包括但不限于电气和电子工程师协会（IEEE）标准，包括Wi-Fi（IEEE 802.11家族）、IEEE 802.16标准（例如，IEEE 802.16-2005修订版）、长期演进（LTE）项目以及任何修订版、更新版和/或修改版（例如，高级LTE项目、超移动宽带（UMB）项目（也称为“3GPP2”）等）。IEEE 802.16兼容宽带无线接入（BWA）网络通常被称为WiMAX网络，WiMAX网络是代表微波接入全球互通的首字母缩写词，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统（GSM）、通用分组无线业务（GPRS）、通用移动电信系统（UMTS）、高速分组接入（HSPA）、演进HSPA（E-HSPA）或LTE网络来操作。通信芯片1812可以根据增强型数据GSM演进（EDGE）、GSM EDGE无线接入网（GERAN）、通用陆地无线接入网（UTRAN）或演进型UTRAN（E-UTRAN）来操作。通信芯片1812可以根据码分多址（CDMA）、时分多址（TDMA）、数字增强无绳电信（DECT）、演进数据优化（EV-DO）及其派生物、以及被指定为3G、4G、5G及以上的任何其他无线协议来操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气器件1800可以包括天线1822以促进无线通信和/或接收其他无线通信（诸如AM或FM无线传输）。
在一些实施例中，通信芯片1812可以管理有线通信，诸如电、光或任何其他合适的通信协议（例如，以太网）。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙的较短距离无线通信，而第二通信芯片1812可以专用于诸如全球定位系统（GPS）、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的较长距离无线通信。在一些实施例中，第一通信芯片1812可以专用于无线通信，而第二通信芯片1812可以专用于有线通信。
电气器件1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储器件（例如，电池或电容器）和/或用于将电气器件1800的组件耦合到与电气器件1800分离的能量源（例如，交流线路电源）的电路。
电气器件1800可以包括显示器件1806（或对应的接口电路，如上面讨论的）。显示器件1806可以包括任何视觉指示器，诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
电气器件1800可以包括音频输出器件1808（或对应的接口电路，如上面讨论的）。音频输出器件1808可以包括生成可听指示符的任何器件，诸如扬声器、耳机或耳塞。
电气器件1800可以包括音频输入器件1824（或对应的接口电路，如上面讨论的）。音频输入器件1824可以包括生成表示声音的信号的任何器件，诸如麦克风、麦克风阵列或数字仪器（例如，具有乐器数字接口（MIDI）输出的仪器）。
电气器件1800可以包括GPS器件1818（或对应的接口电路，如上面讨论的）。GPS器件1818可以与基于卫星的系统通信，并且可以接收电气器件1800的位置，如本领域已知的。
电气器件1800可以包括其他输出器件1810（或对应的接口电路，如上面讨论的）。其他输出器件1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他器件提供信息的有线或无线发射机、或附加的存储器件。
电气器件1800可以包括其他输入器件1820（或对应的接口电路，如上面讨论的）。其他输入器件1820的示例可以包括加速计、陀螺仪、罗盘、图像捕捉器件、键盘、光标控制器件诸如鼠标、指示笔、触摸板、条形码读取器、快速响应（QR）码读取器、任何传感器、或射频标识（RFID）读取器。
电气器件1800可以具有任何期望的形状因子，诸如手持式或移动电气器件（例如，蜂窝电话、智能电话、移动互联网器件、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理（PDA）、超移动个人计算机等）、台式电气器件、服务器器件或其他联网计算组件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴电气器件。在一些实施例中，电气器件1800可以是处理数据的任何其他电子器件。
以下段落提供了本文公开的实施例的各种示例。
示例A1是一种微电子结构，包括晶体管，其中，晶体管包括：沟道，其中，所述沟道包括第一二维材料区，以及源极/漏极（S/D），其中，所述S/D包括第二二维材料区，并且所述第一二维材料区的厚度小于所述第二二维材料区的厚度。
示例A2包括示例A1的主题，并且还规定所述第一二维材料区包括三层或更少层的二维材料。
示例A3包括示例A1-2中任一项的主题，并且还规定所述第一二维材料区包括单层二维材料。
示例A4包括示例A1-3中任一项的主题，并且还规定所述第二二维材料区包括多于三层的二维材料。
示例A5包括示例A1-4中任一项的主题，并且还规定所述第二二维材料区包括十层或更少层的二维材料。
示例A6包括示例A1-5中任一项的主题，并且还规定第一二维材料区包括金属硫族化物。
示例A7包括示例A1-6中任一项的主题，并且还规定所述第一二维材料区包括钼、钨、铌、钽、锆、铪、镓、铟或锡。
示例A8包括示例A1-7中任一项的主题，并且还规定所述第一二维材料区包括硫、硒或碲。
示例A9包括示例A1-8中任一项的主题，并且还规定所述第二二维材料区包括金属硫族化物。
示例A10包括示例A1-9中任一项的主题，并且还规定所述第二二维材料区包括钼、钨、铌、钽、锆、铪、镓、铟、锡、钒或铼。
示例A11包括示例A1-10中任一项的主题，并且还规定所述第二二维材料区包括硫、硒或碲。
示例A12包括示例A1-11中任一项的主题，并且还规定所述第二二维材料区与金属接触，并且所述金属包括钌、锑或铋。
示例A13包括示例A1-12中任一项的主题，并且还规定所述第一二维材料区具有与所述第二二维材料区相同的材料成分。
示例A14包括示例A1-12中任一项的主题，并且还规定所述第一二维材料区具有与所述第二二维材料区不同的材料成分。
示例A15包括示例A14的主题，并且还规定第二二维材料区包括钒、铌或钽。
示例A16包括示例A14的主题，并且还规定第二二维材料区包括铼或锰。
示例A17包括示例A14的主题，并且还规定第二二维材料区包括磷、砷、锑或溴。
示例A18包括示例A14-17中任一项的主题，并且还规定所述第一二维材料区包括第一金属硫族化物（MC），所述第二二维材料区包括第二MC，并且所述第一MC包括与所述第二MC不同的过渡金属。
示例A19包括示例A14-18中任一项的主题，并且还规定所述第一二维材料区包括第一金属硫族化物（MC），所述第二二维材料区包括第二MC，并且所述第一MC包括与所述第二MC不同的硫族元素。
示例A20包括示例A14-19中任一项的主题，并且还规定所述第一二维材料区包括半导体材料，而所述第二二维材料区包括金属材料。
示例A21包括示例A14-20中任一项的主题，并且还规定所述第一二维材料区包括二维材料，而所述第二二维材料区包括所述二维材料和添加剂。
示例A22包括示例A1-21中任一项的主题，并且还规定所述S/D是第一S/D，所述晶体管包括第二S/D，并且所述沟道在所述第一S/D与所述第二S/D之间。
示例A23包括示例A1-22中任一项的主题，并且还规定晶体管包括接近沟道的栅极。
示例A24包括示例A23的主题，并且还规定S/D是第一S/D，晶体管包括第二S/D，并且栅极至少部分地在第一S/D和第二S/D之间。
示例A25包括示例A24的主题，并且还规定栅极具有小于10纳米的长度。
示例A26包括示例A24-25中任一项的主题，并且还包括：支撑件，其中，所述沟道在所述支撑件与所述栅极的至少一部分之间。
示例A27包括示例A26的主题，并且还规定所述支撑件包括硅或铪。
示例A28包括示例A1-27中任一项的主题，并且还规定所述沟道是所述晶体管的多个并行沟道之一。
示例A29包括示例A28的主题，并且还规定所述多个并行沟道包括并行沟道的垂直布置。
示例A30包括示例A28-29中任一项的主题，并且还规定晶体管包括栅极，并且所述栅极至少部分地环绕多个并行沟道。
示例A31包括示例A1-30中任一项的主题，并且还包括：金属化堆叠，其中，所述晶体管包括在所述微电子结构的器件层中，并且所述金属化堆叠在所述器件层上方。
示例A32包括示例A1-31中任一项的主题，并且还规定所述第一二维材料区的晶粒尺寸小于5微米。
示例A33包括示例A1-32中任一项的主题，并且还规定所述第一二维材料区的晶粒尺寸小于1微米。
示例A34包括示例A1-33中任一项的主题，并且还包括：在S/D上的硬掩模。
示例A35是一种微电子结构，包括晶体管，其中，晶体管包括：沟道，其中，所述沟道包括第一二维材料；以及源极/漏极（S/D），其中，所述S/D包括第二二维材料，其中，所述第一二维材料具有与所述第二二维材料不同的材料成分。
示例A36包括示例A35的主题，并且还规定所述沟道包括第一层数的第一二维材料，所述S/D包括第二层数的第二二维材料，并且所述第一层数少于所述第二层数。
示例A37包括示例A36的主题，并且还规定第一层数是三或更少。
示例A38包括示例A36-37中任一项的主题，并且还规定第一层数是一。
示例A39包括示例A36-38中任一项的主题，并且还规定第二层数是三或更大。
示例A40包括示例A36-39中任一项的主题，并且还规定第二层数是十或更少。
示例A41包括示例A35-40中任一项的主题，并且还规定所述第一二维材料包括金属硫族化物（MC）。
示例A42包括示例A35-41中任一项的主题，并且还规定所述第一二维材料包括钼、钨、铌、钽、锆、铪、镓、铟或锡。
示例A43包括示例A35-42中任一项的主题，并且还规定所述第一二维材料包括硫、硒或碲。
示例A44包括示例A35-43中任一项的主题，并且还规定所述第二二维材料包括金属硫族化物（MC）。
示例A45包括示例A35-44中任一项的主题，并且还规定所述第二二维材料包括钼、钨、铌、钽、锆、铪、镓、铟、锡、钒或铼。
示例A46包括示例A35-45中任一项的主题，并且还规定所述第二二维材料包括硫、硒或碲。
示例A47包括示例A35-46中任一项的主题，并且还规定所述第二二维材料与金属接触，并且所述金属包括钌、锑或铋。
示例A48包括示例A35-47中任一项的主题，并且还规定所述第二二维材料包括钒、铌或钽。
示例A49包括示例A35-48中任一项的主题，并且还规定所述第二二维材料包括铼或锰。
示例A50包括示例A35-49中任一项的主题，并且还规定第二二维材料包括磷、砷、锑或溴。
示例A51包括示例A35-50中任一项的主题，并且还规定所述第一二维材料包括第一金属硫族化物（MC），所述第二二维材料包括第二MC，并且所述第一MC包括与所述第二MC不同的过渡金属。
示例A52包括示例A35-51中任一项的主题，并且还规定所述第一二维材料包括第一金属硫族化物（MC），所述第二二维材料包括第二MC，并且所述第一MC包括与所述第二MC不同的硫族元素。
示例A53包括示例A35-52中任一项的主题，并且还规定所述S/D是第一S/D，所述晶体管包括第二S/D，并且所述沟道在所述第一S/D与所述第二S/D之间。
示例A54包括示例A35-53中任一项的主题，并且还规定晶体管包括接近沟道的栅极。
示例A55包括示例A54的主题，并且还规定S/D是第一S/D，晶体管包括第二S/D，并且栅极至少部分地在第一S/D和第二S/D之间。
示例A56包括示例A54-55中任一项的主题，并且还规定栅极具有小于10纳米的长度。
示例A57包括示例A35-56中任一项的主题，并且还包括：支撑件，其中，所述沟道在所述支撑件与所述栅极的至少一部分之间。
示例A58包括示例A57的主题，并且还规定所述支撑件包括硅或铪。
示例A59包括示例A35-58中任一项的主题，并且还规定所述沟道是所述晶体管的多个并行沟道之一。
示例A60包括示例A59的主题，并且还规定所述多个并行沟道包括并行沟道的垂直布置。
示例A61包括示例A59-60中任一项的主题，并且还规定晶体管包括栅极，并且所述栅极至少部分地环绕多个并行沟道。
示例A62包括示例A35-61中任一项的主题，并且还包括：金属化堆叠，其中，所述晶体管包括在所述微电子结构的器件层中，并且所述金属化堆叠在所述器件层上方。
示例A63包括示例A35-62中任一项的主题，并且还规定第一二维材料包括半导体材料，并且第二二维材料包括金属材料。
示例A64包括示例A35-63中任一项的主题，并且还规定所述第一二维材料的晶粒大小小于5微米。
示例A65包括示例A35-64中任一项的主题，并且还规定所述第一二维材料的晶粒大小小于1微米。
示例A66包括示例A35-65中任一项的主题，并且还包括：在S/D上的硬掩模。
示例A67包括示例A35-66中任一项的主题，并且还规定所述第一二维材料包括二维材料，并且所述第二二维材料包括所述二维材料和添加剂。
示例A68是一种电子器件，包括：集成电路（IC）管芯，包括微电子结构，其中，所述微电子结构包括晶体管，所述晶体管包括沟道中的第一二维材料，所述晶体管包括源极/漏极（S/D）中的第二二维材料，并且所述第一二维材料和所述第二二维材料具有不同的成分或厚度；以及电路板，其中，所述IC管芯耦合到所述电路板。
示例A69包括示例A68的主题，并且还规定所述沟道包括第一层数的第一二维材料，所述S/D包括第二层数的第二二维材料，并且所述第一层数少于所述第二层数。
示例A70包括示例A69的主题，并且还规定第一层数是三或更少。
示例A71包括示例A69-70中任一项的主题，并且还规定第一层数是一。
示例A72包括示例A69-71中任一项的主题，并且还规定第二层数是三或更大。
示例A73包括示例A69-72中任一项的主题，并且还规定第二层数是十或更少。
示例A74包括示例A68-73中任一项的主题，并且还规定所述第一二维材料包括金属硫族化物（MC）。
示例A75包括示例A68-74中任一项的主题，并且还规定所述第一二维材料包括钼、钨、铌、钽、锆、铪、镓、铟或锡。
示例A76包括示例A68-75中任一项的主题，并且还规定所述第一二维材料包括硫、硒或碲。
示例A77包括示例A68-76中任一项的主题，并且还规定所述第二二维材料包括金属硫族化物（MC）。
示例A78包括示例A68-77中任一项的主题，并且还规定所述第二二维材料包括钼、钨、铌、钽、锆、铪、镓、铟、锡、钒或铼。
示例A79包括示例A68-78中任一项的主题，并且还规定所述第二二维材料包括硫、硒或碲。
示例A80包括示例A68-79中任一项的主题，并且还规定所述第二二维材料与金属接触，并且该金属包括钌、锑或铋。
示例A81包括示例A68-80中任一项的主题，并且还规定所述第二二维材料包括钒、铌或钽。
示例A82包括示例A68-81中任一项的主题，并且还规定所述第二二维材料包括铼或锰。
示例A83包括示例A68-82中任一项的主题，并且还规定所述第二二维材料包括磷、砷、锑或溴。
示例A84包括示例A68-83中任一项的主题，并且还规定所述第一二维材料包括第一金属硫族化物（MC），所述第二二维材料包括第二MC，并且所述第一MC包括与所述第二MC不同的过渡金属。
示例A85包括示例A68-84中任一项的主题，并且还规定所述第一二维材料包括第一金属硫族化物（MC），所述第二二维材料包括第二MC，并且所述第一MC包括与所述第二MC不同的硫族元素。
示例A86包括示例A68-85中任一项的主题，并且还规定所述S/D是第一S/D，所述晶体管包括第二S/D，并且所述沟道在所述第一S/D与所述第二S/D之间。
示例A87包括示例A68-86中任一项的主题，并且还规定晶体管包括接近沟道的栅极。
示例A88包括示例A87的主题，并且还规定S/D是第一S/D，晶体管包括第二S/D，并且栅极至少部分地在第一S/D和第二S/D之间。
示例A89包括示例A87-88中任一项的主题，并且还规定栅极具有小于10纳米的长度。
示例A90包括示例A68-89中任一项的主题，并且还包括：支撑件，其中，所述沟道在所述支撑件与所述栅极的至少一部分之间。
示例A91包括示例A90的主题，并且还规定所述支撑件包括硅或铪。
示例A92包括示例A68-91中任一项的主题，并且还规定所述沟道是所述晶体管的多个并行沟道之一。
示例A93包括示例A92的主题，并且还规定所述多个并行沟道包括并行沟道的垂直布置。
示例A94包括示例A92-93中任一项的主题，并且还规定晶体管包括栅极，并且该栅极至少部分地环绕多个并行沟道。
示例A95包括示例A68-94中任一项的主题，并且还包括：金属化堆叠，其中，所述晶体管包括在所述微电子结构的器件层中，并且所述金属化堆叠在所述器件层上方。
示例A96包括示例A68-95中任一项的主题，并且还规定所述第一二维材料包括半导体材料，并且第二二维材料包括金属材料。
示例A97包括示例A68-96中任一项的主题，并且还规定所述第一二维材料的晶粒大小小于5微米。
示例A98包括示例A68-97中任一项的主题，并且还规定所述第一二维材料的晶粒尺寸小于1微米。
示例A99包括示例A68-98中任一项的主题，并且还包括：在S/D上的硬掩模。
示例A100包括示例A68-99中任一项的主题，并且还规定第一二维材料包括二维材料，并且第二二维材料包括二维材料和添加剂。
示例A101包括示例A68-100中任一项的主题，并且还规定电路板是母板。
示例A102包括示例A68-101中任一项的主题，并且还规定IC管芯耦合到封装衬底。
示例A103包括示例A68-102中任一项的主题，并且还包括：通信地耦合到所述电路板的天线。
示例A104包括示例A68-103中任一项的主题，并且还包括：通信地耦合到所述电路板的显示器。
示例A105包括示例A68-104中任一项的主题，并且还包括：通信地耦合到所述电路板的扬声器。
示例A106包括示例A68-105中任一项的主题，并且还规定电子器件是手持器件。
示例A107包括示例A68-105中任一项的主题，并且还规定电子器件是服务器器件。
示例A108包括示例A68-105中任一项的主题，并且还规定电子器件是车辆计算器件。
示例B1是一种微电子结构，包括晶体管，其中，晶体管包括：沟道，其中，所述沟道包括第一二维材料区，并且所述第一二维材料区是单晶二维材料区；以及源极/漏极（S/D），其中，所述S/D包括第二二维材料区。
示例B2包括示例B1的主题，并且还规定所述第一二维材料区的厚度小于所述第二二维材料区的厚度。
示例B3包括示例B2的主题，并且还规定所述第一二维材料区包括三层或更少层的二维材料。
示例B4包括示例B2-3中任一项的主题，并且还规定所述第一二维材料区包括单层二维材料。
示例B5包括示例B2-4中任一项的主题，并且还规定所述第二二维材料区包括多层的二维材料，并且层数在3和示例B10之间。
示例B6包括示例B1-5中任一项的主题，并且还规定所述第一二维材料区包括金属硫族化物（MC）。
示例B7包括示例B1-6中任一项的主题，并且还规定所述第一二维材料区包括钼、钨、铌、钽、锆、铪、镓、铟或锡。
示例B8包括示例B1-7中任一项的主题，并且还规定所述第一二维材料区包括硫、硒或碲。
示例B9包括示例B1-8中任一项的主题，并且还规定所述第二二维材料区包括金属硫族化物（MC）。
示例B10包括示例B1-9中任一项的主题，并且还规定所述第二二维材料区包括钼、钨、铌、钽、锆、铪、镓、铟、锡、钒或铼。
示例B11包括示例B1-10中任一项的主题，并且还规定所述第二二维材料区包括硫、硒或碲。
示例B12包括示例B1-11中任一项的主题，并且还规定所述第二二维材料区与金属接触，并且所述金属包括钌、锑或铋。
示例B13包括示例B1-12中任一项的主题，并且还规定所述第一二维材料区具有与所述第二二维材料区相同的材料成分。
示例B14包括示例B1-12中任一项的主题，并且还规定所述第一二维材料区具有与所述第二二维材料区不同的材料成分。
示例B15包括示例B14的主题，并且还规定所述第二二维材料区包括钒、铌或钽。
示例B16包括示例B14的主题，并且还规定所述第二二维材料区包括铼或锰。
示例B17包括示例B14的主题，并且还规定所述第二二维材料区包括磷、砷、锑或溴。
示例B18包括示例B14-17中任一项的主题，并且还规定所述第一二维材料区包括第一金属硫族化物（MC），所述第二二维材料区包括第二MC，并且所述第一MC包括与所述第二MC不同的过渡金属。
示例B19包括示例B14-18中任一项的主题，并且还规定所述第一二维材料区包括第一金属硫族化物（MC），所述第二二维材料区包括第二MC，并且所述第一MC包括与所述第二MC不同的硫族元素。
示例B20包括示例B14-19中任一项的主题，并且还规定所述第一二维材料区包括半导体材料，并且所述第二二维材料区包括金属材料。
示例B21包括示例B14-20中任一项的主题，并且还规定所述第一二维材料区包括二维材料，并且所述第二二维材料区包括所述二维材料和添加剂。
示例B22包括示例B1-21中任一项的主题，并且还规定所述S/D是第一S/D，所述晶体管包括第二S/D，并且所述沟道在所述第一S/D与所述第二S/D之间。
示例B23包括示例B22的主题，并且还规定晶体管包括接近沟道的栅极。
示例B24包括示例B23的主题，并且还规定所述栅极包括第一栅极部分和第二栅极部分，沟道在第一方向上在第一S/D和第二S/D之间，沟道在垂直于第一方向的第二方向上在第一栅极部分和第二栅极部分之间，第一S/D在第二方向上在第一栅极部分和第二栅极部分之间，并且第二S/D在第二方向上在第一栅极部分和第二栅极部分之间。
示例B25包括示例B24的主题，并且还规定栅极具有小于10纳米的长度。
示例B26包括示例B24-25中任一项的主题，并且还包括：支撑件，其中，所述沟道在所述支撑件与所述栅极的至少一部分之间。
示例B27包括示例B26的主题，并且还规定所述支撑件包括硅或铪。
示例B28包括示例B1-27中任一项的主题，并且还规定所述沟道是所述晶体管的多个并行沟道之一。
示例B29包括示例B28的主题，并且还规定所述多个并行沟道包括并行沟道的垂直布置。
示例B30包括示例B28-29中任一项的主题，并且还规定晶体管包括栅极，并且该栅极至少部分地环绕多个并行沟道。
示例B31包括示例B1-30中任一项的主题，并且还包括：金属化堆叠，其中，所述晶体管包括在所述微电子结构的器件层中，并且所述金属化堆叠在所述器件层上方。
示例B32包括示例B1-31中任一项的主题，并且还规定所述沟道包括籽晶残留物。
示例B33包括示例B32的主题，并且还规定所述籽晶残留物包括氧。
示例B34包括示例B1-33中任一项的主题，并且还规定所述第二二维材料区是单晶二维材料区。
示例B35是一种微电子结构，包括晶体管，其中，晶体管包括：沟道，其中，所述沟道包括第一二维材料；以及源极/漏极（S/D），其中，所述S/D包括第二二维材料，并且所述第二二维材料是单晶二维材料。
示例B36包括示例B35的主题，并且还规定第一二维材料具有与第二二维材料不同的材料成分。
示例B37包括示例B35-36中任一项的主题，并且还规定所述沟道包括第一层数的第一二维材料，所述S/D包括第二层数的第二二维材料，并且所述第一层数少于所述第二层数。
示例B38包括示例B37的主题，并且还规定第一层数是三或更少。
示例B39包括示例B37-38中任一项的主题，并且还规定第一层数是一。
示例B40包括示例B37-39中任一项的主题，并且还规定第二层数在三至十之间。
示例B41包括示例B35-40中任一项的主题，并且还规定所述第一二维材料包括金属硫族化物（MC）。
示例B42包括示例B35-41中任一项的主题，并且还规定所述第一二维材料包括钼、钨、铌、钽、锆、铪、镓、铟、或锡。
示例B43包括示例B35-42中任一项的主题，并且还规定所述第一二维材料包括硫、硒或碲。
示例B44包括示例B35-43中任一项的主题，并且还规定所述第二二维材料包括金属硫族化物（MC）。
示例B45包括示例B35-44中任一项的主题，并且还规定所述第二二维材料包括钼、钨、铌、钽、锆、铪、镓、铟、锡、钒或铼。
示例B46包括示例B35-45中任一项的主题，并且还规定所述第二二维材料包括硫、硒或碲。
示例B47包括示例B35-46中任一项的主题，并且还规定所述第二二维材料与金属接触，并且所述金属包括钌、锑或铋。
示例B48包括示例B35-47中任一项的主题，并且还规定所述第二二维材料包括钒、铌或钽。
示例B49包括示例B35-48中任一项的主题，并且还规定所述第二二维材料包括铼或锰。
示例B50包括示例B35-49中任一项的主题，并且还规定第二二维材料包括磷、砷、锑或溴。
示例B51包括示例B35-50中任一项的主题，并且还规定所述第一二维材料包括第一金属硫族化物（MC），所述第二二维材料包括第二MC，并且所述第一MC包括与所述第二MC不同的过渡金属。
示例B52包括示例B35-51中任一项的主题，并且还规定所述第一二维材料包括第一金属硫族化物（MC），第二二维材料包括第二MC，并且第一MC包括与第二MC不同的硫族元素。
示例B53包括示例B35-52中任一项的主题，并且还规定所述S/D是第一S/D，所述晶体管包括第二S/D，并且所述沟道在所述第一S/D与所述第二S/D之间。
示例B54包括示例B53的主题，并且还规定晶体管包括接近沟道的栅极。
示例B55包括示例B54的主题，并且还规定所述栅极包括第一栅极部分和第二栅极部分，沟道在第一方向上在第一S/D和第二S/D之间，沟道在垂直于第一方向的第二方向上在第一栅极部分和第二栅极部分之间，第一S/D在第二方向上在第一栅极部分和第二栅极部分之间，并且第二S/D在第二方向上在第一栅极部分和第二栅极部分之间。
示例B56包括示例B54-55中任一项的主题，并且还规定栅极具有小于10纳米的长度。
示例B57包括示例B35-56中任一项的主题，并且还包括：支撑件，其中，所述沟道在所述支撑件与所述栅极的至少一部分之间。
示例B58包括示例B57的主题，并且还规定所述支撑件包括硅或铪。
示例B59包括示例B35-58中任一项的主题，并且还规定所述沟道是所述晶体管的多个并行沟道之一。
示例B60包括示例B59的主题，并且还规定所述多个并行沟道包括并行沟道的垂直布置。
示例B61包括示例B59-60中任一项的主题，并且还规定晶体管包括栅极，并且所述栅极至少部分地环绕多个并行沟道。
示例B62包括示例B35-61中任一项的主题，并且还包括：金属化堆叠，其中，所述晶体管包括在所述微电子结构的器件层中，并且所述金属化堆叠在所述器件层上方。
示例B63包括示例B35-62中任一项的主题，并且还规定第一二维材料包括半导体材料，并且第二二维材料包括金属材料。
示例B64包括示例B35-63中任一项的主题，并且还规定S/D包括籽晶残留物。
示例B65包括示例B64的主题，并且还规定所述籽晶残留物包括氧。
示例B66包括示例B35-65中任一项的主题，并且还规定所述沟道包括籽晶残留物。
示例B67包括示例B35-66中任一项的主题，并且还规定所述第一二维材料包括二维材料，并且所述第二二维材料包括所述二维材料和添加剂。
示例B68是一种电子器件，包括：一种包括微电子结构的集成电路（IC）管芯，其中，所述微电子结构包括晶体管，所述晶体管包括沟道中的第一二维材料，所述晶体管包括源极/漏极（S/D）中的第二二维材料，其中，所述第一二维材料是单晶材料，并且所述第二二维材料是单晶材料；以及电路板，其中，所述IC管芯耦合到所述电路板。
示例B69包括示例B68的主题，并且还规定所述沟道包括第一层数的第一二维材料，所述S/D包括第二层数的第二二维材料，并且所述第一层数少于所述第二层数。
示例B70包括示例B69的主题，并且还规定第一层数是三或更少。
示例B71包括示例B69-70中任一项的主题，并且还规定第一层数是一。
示例B72包括示例B69-71中任一项的主题，并且还规定第二层数是三或更大。
示例B73包括示例B69-72中任一项的主题，并且还规定第二层数是十或更少。
示例B74包括示例B68-73中任一项的主题，并且还规定第一二维材料包括金属硫族化物（MC）。
示例B75包括示例B68-74中任一项的主题，并且还规定所述第一二维材料包括钼、钨、铌、钽、锆、铪、镓、铟、或锡。
示例B76包括示例B68-75中任一项的主题，并且还规定所述第一二维材料包括硫、硒或碲。
示例B77包括示例B68-76中任一项的主题，并且还规定所述第二二维材料包括金属硫族化物（MC）。
示例B78包括示例B68-77中任一项的主题，并且还规定所述第二二维材料包括钼、钨、铌、钽、锆、铪、镓、铟、锡、钒或铼。
示例B79包括示例B68-78中任一项的主题，并且还规定所述第二二维材料包括硫、硒或碲。
示例B80包括示例B68-79中任一项的主题，并且还规定所述第二二维材料与金属接触，并且所述金属包括钌、锑或铋。
示例B81包括示例B68-80中任一项的主题，并且还规定所述第二二维材料包括钒、铌或钽。
示例B82包括示例B68-81中任一项的主题，并且还规定所述第二二维材料包括铼或锰。
示例B83包括示例B68-82中任一项的主题，并且还规定所述第二二维材料包括磷、砷、锑或溴。
示例B84包括示例B68-83中任一项的主题，并且还规定所述第一二维材料包括第一金属硫族化物（MC），所述第二二维材料包括第二MC，并且所述第一MC包括与所述第二MC不同的过渡金属。
示例B85包括示例B68-84中任一项的主题，并且还规定第一二维材料包括第一金属硫族化物（MC），第二二维材料包括第二MC，并且第一MC包括与第二MC不同的硫族元素。
示例B86包括示例B68-85中任一项的主题，并且还规定所述S/D是第一S/D，所述晶体管包括第二S/D，并且所述沟道在所述第一S/D与所述第二S/D之间。
示例B87包括示例B86的主题，并且还规定晶体管包括接近沟道的栅极。
示例B88包括示例B87的主题，并且还规定该栅极包括第一栅极部分和第二栅极部分，沟道在第一方向上在第一S/D和第二S/D之间，沟道在垂直于第一方向的第二方向上在第一栅极部分和第二栅极部分之间，第一S/D在第二方向上在第一栅极部分和第二栅极部分之间，并且第二S/D在第二方向上在第一栅极部分和第二栅极部分之间。
示例B89包括示例B87-88中任一项的主题，并且还规定栅极具有小于10纳米的长度。
示例B90包括示例B68-89中任一项的主题，并且还包括：支撑件，其中，所述沟道在所述支撑件与所述栅极的至少一部分之间。
示例B91包括示例B90的主题，并且还规定所述支撑件包括硅或铪。
示例B92包括示例B68-91中任一项的主题，并且还规定所述沟道是所述晶体管的多个并行沟道之一。
示例B93包括示例B92的主题，并且还规定所述多个并行沟道包括并行沟道的垂直布置。
示例B94包括示例B92-93中任一项的主题，并且还规定晶体管包括栅极，并且所述栅极至少部分地环绕多个并行沟道。
示例B95包括示例B68-94中任一项的主题，并且还包括：金属化堆叠，其中，所述晶体管包括在所述微电子结构的器件层中，并且所述金属化堆叠在所述器件层上方。
示例B96包括示例B68-95中任一项的主题，并且还规定第一二维材料包括半导体材料，并且第二二维材料包括金属材料。
示例B97包括示例B68-96中任一项的主题，并且还规定所述沟道包括籽晶残留物。
示例B98包括示例B68-97中任一项的主题，并且还规定S/D包括籽晶残留物。
示例B99包括示例B68-98中任一项的主题，并且还规定第一二维材料与第二二维材料相邻。
示例B100包括示例B68-99中任一项的主题，并且还规定第一二维材料包括二维材料，并且第二二维材料包括二维材料和添加剂。
示例B101包括示例B68-100中任一项的主题，并且还规定电路板是母板。
示例B102包括示例B68-101中任一项的主题，并且还规定IC管芯耦合到封装衬底。
示例B103包括示例B68-102中任一项的主题，并且还包括：通信地耦合到所述电路板的天线。
示例B104包括示例B68-103中任一项的主题，并且还包括：通信地耦合到所述电路板的显示器。
示例B105包括示例B68-104中任一项的主题，并且还包括：通信地耦合到所述电路板的扬声器。
示例B106包括示例B68-105中任一项的主题，并且还规定电子器件是手持器件。
示例B107包括示例B68-105中任一项的主题，并且还规定电子器件是服务器器件。
示例B108包括示例B68-105中任一项的主题，并且还规定电子器件是车辆计算器件。

Claims (20)

1.一种微电子结构，包括：
晶体管，包括：
沟道，其中，所述沟道包括第一二维材料区，以及
源极/漏极（S/D）其中，所述S/D包括第二二维材料区，并且所述第一二维材料区的厚度小于所述第二二维材料区的厚度。
2.根据权利要求1所述的微电子结构，其中，所述第一二维材料区包括三层或更少层的二维材料。
3.根据权利要求1所述的微电子结构，其中，所述第一二维材料区包括单层二维材料。
4.根据权利要求1所述的微电子结构，其中，所述第二二维材料区包括多于三层的二维材料。
5.根据权利要求1所述的微电子结构，其中，所述第二二维材料区包括十层或更少层的二维材料。
6.根据权利要求1-5中任一项所述的微电子结构，其中，所述第一二维材料区包括金属硫族化物。
7.根据权利要求1-5中任一项所述的微电子结构，其中，所述第二二维材料区包括金属硫族化物。
8.根据权利要求1-5中任一项所述的微电子结构，其中，所述第二二维材料区与金属接触，并且所述金属包括钌、锑或铋。
9.根据权利要求1-5中任一项所述的微电子结构，其中，所述第一二维材料区具有与所述第二二维材料区相同的材料成分。
10.根据权利要求1-5中任一项所述的微电子结构，其中，所述第一二维材料区具有与所述第二二维材料区不同的材料成分。
11.一种微电子结构，包括：
晶体管，包括：
沟道，其中，所述沟道包括第一二维材料，以及
源极/漏极（S/D），其中，所述S/D包括第二二维材料，其中，所述第一二维材料具有与所述第二二维材料不同的材料成分。
12.根据权利要求11所述的微电子结构，其中，所述第二二维材料与金属接触，并且所述金属包括钌、锑或铋。
13.根据权利要求11-12中任一项所述的微电子结构，其中，所述第二二维材料包括钒、铌或钽。
14.根据权利要求11-12中任一项所述的微电子结构，其中，所述第二二维材料包括铼或锰。
15.根据权利要求11-12中任一项所述的微电子结构，其中，所述第二二维材料包括磷、砷、锑或溴。
16.根据权利要求11-12中任一项所述的微电子结构，其中，所述沟道是所述晶体管的多个并行沟道中的一个。
17.一种电子器件，包括：
集成电路（IC）管芯，包括微电子结构，其中，所述微电子结构包括晶体管，所述晶体管包括沟道中的第一二维材料，所述晶体管包括源极/漏极（S/D）中的第二二维材料，并且所述第一二维材料和所述第二二维材料具有不同的成分或厚度；以及
电路板，其中，所述IC管芯耦合到所述电路板。
18.根据权利要求17所述的电子器件，其中，所述沟道包括第一层数的所述第一二维材料，所述S/D包括第二层数的所述第二二维材料，并且所述第一层数少于所述第二层数。
19.根据权利要求17-18中任一项所述的电子器件，其中，所述第一二维材料包括二维材料，且所述第二二维材料包括所述二维材料和添加剂。
20.根据权利要求17-18中任一项所述的电子器件，其中，所述IC管芯耦合到封装衬底。
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