CN114203564A - 一种多层堆叠高宽带存储器的封装方法及封装结构 - Google Patents

一种多层堆叠高宽带存储器的封装方法及封装结构 Download PDF

Info

Publication number
CN114203564A
CN114203564A CN202111496045.9A CN202111496045A CN114203564A CN 114203564 A CN114203564 A CN 114203564A CN 202111496045 A CN202111496045 A CN 202111496045A CN 114203564 A CN114203564 A CN 114203564A
Authority
CN
China
Prior art keywords
memory
memory chip
chip
conductive
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111496045.9A
Other languages
English (en)
Inventor
杜茂华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongfu Microelectronics Co Ltd filed Critical Tongfu Microelectronics Co Ltd
Priority to CN202111496045.9A priority Critical patent/CN114203564A/zh
Publication of CN114203564A publication Critical patent/CN114203564A/zh
Priority to PCT/CN2022/137244 priority patent/WO2023104093A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种多层堆叠高宽带存储器的封装方法及封装结构，该方法包括：分别提供缓冲芯片以及多组存储器芯片，每组存储器芯片均包括第一存储器芯片和第二存储器芯片；其中，缓冲芯片设置有多个第一导电通孔，第一存储器芯片和第二存储器芯片均设置有与多个第一导电通孔相对应的多个第二导电通孔；分别将每组存储器芯片中的第一存储器芯片与第二存储器芯片进行混合键合，形成多个存储器微模组；依次将多个所述存储器微模组绝缘堆叠设置在缓冲芯片上；形成塑封层，塑封层包裹多个存储器微模组和缓冲芯片。采用双芯片进行混合键合构成存储器微模组，可以实现超多层芯片堆叠，提高生产效率，实现键合高度下降，芯片层数大大增加，容量增加。

Description

一种多层堆叠高宽带存储器的封装方法及封装结构
技术领域
本发明属于半导体封装技术领域，具体涉及一种多层堆叠高宽带存储器的封装方法及封装结构。
背景技术
对于数据中心等企业级应用，大容量的高速存储成为必要项。为应对此需求，高宽带存储器(HBM，high bandwidth Memory)应运而生。现有技术中，如图1所示，HBM使用硅通孔将数个存储器芯片11进行垂直互连，通过底层的缓冲芯片10与外界进行数据交互，由于硅通孔具有密度高，垂直互连距离短的优势，数据传输速度大大提高。
目前，HBM的多层芯片多叠采用热压键合(TCB，ThermalCompression Bond)工艺，通过快速加热，将微凸点14与芯片背部焊盘13连接，芯片背部焊盘与芯片的的硅通孔12连接。目前微凸点的成分主要是铜-锡结构，而芯片背部焊盘的主要成分为镍-金结构。最终堆叠结构由塑封层15进行保护。
在使用铜-锡微凸点的情况下，由于锡在回流时的变形性，为了防止微凸点之间短路，微凸点之间的间距以及锡的高度需要严格控制。目前间距在40微米以上，当间距降低到25um以下时，由于锡的量过小，在热载条件下全面转换为金属间化合物，导致可靠性失效。
为了提高存储容量以及数据吞吐速度，需要增加芯片堆叠数量以及引脚数量，但在目前微凸点的机构中，由于凸点高度和间距的限制，持续提升的空间有限。
针对上述问题，有必要提出一种设计合理且可以有效解决上述问题的一种多层堆叠高宽带存储器的封装方法及封装结构。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种多层堆叠高宽带存储器的封装方法及封装结构。
本发明的一方面提供一种多层堆叠高宽带存储器的封装方法，所述方法包括：
分别提供缓冲芯片以及多组存储器芯片，每组所述存储器芯片均包括第一存储器芯片和第二存储器芯片；其中，所述缓冲芯片设置有多个第一导电通孔，所述第一存储器芯片和所述第二存储器芯片均设置有与所述多个第一导电通孔相对应的多个第二导电通孔；
分别将每组所述存储器芯片中的所述第一存储器芯片与所述第二存储器芯片进行混合键合，形成多个存储器微模组；
依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上；
形成塑封层，所述塑封层包裹所述多个存储器微模组和所述缓冲芯片。
可选的，所述第一存储器芯片朝向所述第二存储器芯片的表面设置有第一钝化层和第一金属焊盘，所述第二存储器芯片朝向所述第一存储器芯片的表面设置有第二钝化层和第二金属焊盘；
所述分别将每组所述存储器芯片中的所述第一存储器芯片与所述第二存储器芯片进行混合键合，形成多个存储器微模组，包括：
将所述第一存储器芯片中的所述第一钝化层与对应的所述第二存储器芯片中的所述第二钝化层键合；以及，
将所述第一存储器芯片中的所述第一金属焊盘与对应的所述第二存储器芯片中的所述第二金属焊盘键合；。
可选的，在依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上之前，所述方法还包括：
在混合键合后的所述第一存储器芯片背离所述第二存储器芯片的表面形成第一绝缘层；
图形化所述第一绝缘层，形成多个第一开口；
在所述多个第一开口处形成多个第一导电连接结构，所述第一导电连接结构与所述第一存储器芯片上的所述第二导电通孔电连接。
可选的，所述第一绝缘层包括依次形成的第一钝化子层和介电层；
所述第一导电连接结构包括第一连接金属焊盘以及设置在所述第一连接金属焊盘上的多个第一凸点。
可选的，在依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上之前，所述方法还包括：
在混合键合后的所述第二存储器芯片背离所述第一存储器芯片的表面形成第二绝缘层；
图形化所述第二绝缘层，形成多个第二开口；
在所述多个第二开口处形成多个第二导电连接结构，所述第二导电连接结构与所述第二存储器芯片上的所述第二导电通孔电连接。
可选的，所述第二绝缘层包括第二钝化子层，所述第二导电连接结构包括第二连接金属焊盘。
可选的，其特征在于，所述依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上，包括：
在相邻两个所述存储器微模组之间设置非导电胶膜。
可选的，在所述第一存储器芯片上设置有第一凸点时，所述在相邻两个所述存储器微模组之间设置非导电胶膜，包括：
在所述第一凸点背离所述第一存储器芯片的一侧设置所述非导电胶膜。
可选的，在每组所述存储器芯片中，所述第一存储器芯片靠近所述缓冲芯片设置，所述第二存储器芯片背离所述缓冲芯片设置，并且，所述第一存储器芯片的厚度小于所述第二存储器芯片的厚度。
可选的，所述导电通孔为硅通孔。
可选的，所述第一存储器芯片和所述第二存储器芯片的类型相同。
本发明的另一方面提供一种多层堆叠高宽带存储器封装结构，包括:
缓冲芯片，所述缓冲芯片设置有多个第一导电通孔；
多个存储器微模组，所述多个存储器微模组绝缘堆叠设置在所述缓冲芯片上；其中，
每个所述存储器微模组均包括第一存储器芯片和第二存储器芯片，所述第一存储器芯片和所述第二存储器芯片均设置有与所述多个第一导电通孔相对应且电连接的多个第二导电通孔；以及，
每个所述第一存储器芯片均通过混合键合结构与对应的所述第二存储器芯片混合键合连接；
塑封层，所述塑封层包裹所述多个存储器微模组和所述缓冲芯片。
可选的，所述混合键合结构包括设置在所述第一存储器芯片朝向所述第二存储器芯片的表面的第一钝化层和第一金属焊盘、以及设置在所述第二存储器芯片朝向所述第一存储器芯片的表面的第二钝化层和第二金属焊盘；
所述第一存储器芯片中的所述第一钝化层与对应的所述第二存储器芯片中的所述第二钝化层键合，所述第一存储器芯片中的所述第一金属焊盘与对应的所述第二存储器芯片中的所述第二金属焊盘键合连接。
可选的，所述第一存储器芯片背离所述第二存储器芯片的表面设置有第一绝缘层；
所述第一绝缘层上设置有多个第一开口；
所述多个第一开口处设置有第一导电连接结构，所述第一导电连接结构与所述第一存储器芯片上的所述第二导电通孔电连接。
可选的，所述第一绝缘层包括第一钝化子层和设置在所述第一钝化子层上的介电层；
所述第一导电连接结构包括第一连接金属焊盘以及设置在所述第一连接金属焊盘上的第一凸点。
可选的，所述第二存储器芯片背离所述第一存储器芯片的表面设置有第二绝缘层；
所述第二绝缘层设置有多个第二开口；
所述多个第二开口处设置有第二导电连接结构，所述第二导电连接结构与所述第二存储器芯片上的所述第二导电通孔电连接。
可选的，所述第一存储器芯片靠近所述缓冲芯片设置，所述第二存储器芯片背离所述缓冲芯片设置，并且，所述第一存储器芯片的厚度小于所述第二存储器芯片的厚度。
本发明的多层堆叠高宽带存储器的封装方法及封装结构，通过将第一存储器芯片与第二存储器芯片进行混合键合，形成多个存储器微模组；依次将多个存储器微模组绝缘堆叠设置在所述缓冲芯片上，采用双芯片进行混合键合构成存储器微模组，可以实现超多层芯片堆叠，提高生产效率，实现键合高度下降，芯片层数大大增加，容量增加。该封装结构芯片层数可以大大增加，容量增加，最大程度上降低了封装高度。
附图说明
图1为现有技术中多层芯片的封装工艺示意图；
图2为本发明一实施例的一种多层堆叠高宽带存储器的封装方法的流程示意图；
图3～图11为本发明另一实施例的一种多层堆叠高宽带存储器的封装方法的封装工艺示意图；
图12为本发明另一实施例的一种多层堆叠高宽带存储器的晶圆中不良芯片位置示意图；
图13为本发明另一实施例的一种多层堆叠高宽带存储器的另一晶圆中不良芯片位置示意图；
图14为本发明另一实施例的一种多层堆叠高宽带存储器的两个晶圆堆叠后不良芯片位置示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
如图2所示，本发明的一方面提供一种多层堆叠高宽带存储器的封装方法S100，该封装方法S100包括：
S100、分别提供缓冲芯片以及多组存储器芯片，每组所述存储器芯片均包括第一存储器芯片和第二存储器芯片；其中，所述缓冲芯片设置有多个第一导电通孔，所述第一存储器芯片和所述第二存储器芯片均设置有与所述多个第一导电通孔相对应的多个第二导电通孔。
具体地，如图11所示，分别提供缓冲芯片110以及多组存储器芯片，每组存储器芯片均包括第一存储器芯片120和第二存储器芯片130；其中，缓冲芯片110设置有多个第一导电通孔140a，第一存储器芯片120和第二存储器芯片130均设置有与多个第一导电通孔140a相对应的多个第二导电通孔140b，也就是说，缓冲芯片110、第一存储器芯片120和第二存储器芯片130通过相对应的多个第一导电通孔140a和多个第二导电通孔140b电连接。进一步优选地，多个导电通孔140可以为硅通孔。
S120、分别将每组所述存储器芯片中的所述第一存储器芯片与所述第二存储器芯片进行混合键合，形成多个存储器微模组。
具体地，将每组存储器芯片中的第一存储器芯片120与第二存储器芯片130进行混合键合，形成多个存储器微模组150。
示例性的，如图3所示，第一存储器芯片120朝向第二存储器芯片130的表面设置有第一钝化层121和第一金属焊盘122，第二存储器芯片130朝向第一存储器芯片120的表面设置有第二钝化层131和第二金属焊盘132。第一存储器芯片120带有第一钝化层121和第一金属焊盘122的表面经过化学机械抛光处理，同样的，第二存储器芯片130带有第二钝化层131和第二金属焊盘132的表面也经过了化学机械抛光处理。
其中，分别将每组存储器芯片中的第一存储器芯片120与第二存储器芯片130进行混合键合，形成如图9所示的多个存储器微模组150，具体包括：
首先，如图3所示，将第一存储器芯片120中的第一钝化层121与对应的第二存储器芯片130中的第二钝化层131键合。第一钝化层121和第二钝化层131均为二氧化硅钝化层，将第一存储器芯片120和第二存储器芯片130的电路层面相互堆叠，使表面的第一钝化层121和第二钝化层131，也即二氧化硅钝化层形成键合。
其次，如图3所示，将第一存储器芯片120中的第一金属焊盘122与对应的第二存储器芯片130中的第二金属焊132盘键合。在本实施例中，第一金属焊盘122和第二金属焊盘132均为铜焊盘，第一钝化层121和第二钝化层131键合后，在200℃以上温度下进行高温压合，利用铜受热膨胀使第一金属焊盘122和第二金属焊盘132形成键合。
需要说明的是，当第一存储器芯片120的厚度很薄且能露出多个第二导电通孔140b，则第一存储器芯片120不需要进行减薄处理；相同的，当第二存储器芯片130的厚度很薄且能露出多个第二导电通孔140b时，则第二存储器芯片130也不需要进行减薄处理。然而，当第一存储器芯片120的厚度很厚且不能露出多个第二导电通孔140b，第二存储器芯片130的厚度也很后且不能露出多个第二导电通孔140b时，就需要对第一存储器芯片120和第二储器芯片130先进行减薄处理。在本实施例中，第一存储器芯片120和第二存储器芯片130均需要减薄处理。
示例性的，在依次将多个存储器微模组绝缘堆叠设置在缓冲芯片上之前，所述方法还包括：
首先，在第一存储器芯片背离第二存储器芯片的表面进行减薄，露出多个所述第二导电通孔。具体地，如图4所示，在第一存储器芯片120的背面进行减薄处理，然后通过刻蚀工艺露出多个第二导电通孔140b，其中第一存储器芯片120可以减薄至仅保留线路层。
其次，在混合键合后的所述第一存储器芯片背离所述第二存储器芯片的表面形成第一绝缘层。具体地，第一存储器芯片120的背面形成第一绝缘层123，第一绝缘层123包括依次形成的第一钝化子层123a和介电层123b。
再次，图形化所述第一绝缘层，形成多个第一开口。具体地，采用光刻工艺图形化第一绝缘层123，形成多个第一开口(图中未示出)。
最后，在所述多个第一开口处形成多个第一导电连接结构，所述第一导电连接结构与所述第一存储器芯片上的所述第二导电通孔电连接。具体地，在多个第一开口处形成多个第一导电连接结构124，第一导电连接结构124包括依次形成的第一连接金属焊盘124a和多个第一凸点124b。
进一步具体地，在混合键合后的第一存储器120的背面进行背部开孔工艺，形成第一绝缘层123。在本实施例中，如图4所示，首先在第一存储器120的背面形成第一钝化子层123a，其中，第一钝化子层123a可以为二氧化硅钝化层；采用光刻工艺图形化第一钝化子层123a，在图形化后的第一钝化子层123a上形成如图4所示的第一连接金属焊盘124a，在本实施例中，第一连接金属焊盘124a可以为镍-金焊盘；如图5所示，在第一连接金属焊盘124a上形成介电层123b，介电层123b的材料可以为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，本实施例中电层123b的材料为聚酰亚胺(PI)，形成方法通常为晶圆旋涂；采用光刻工艺图形化介电层123b，在图形化后的介电层123b上形成如图5所示的第一凸点124b，在本实施例中第一凸点124b可以为铜-锡凸点。也就是说，如图5所示，在减薄且混合键和后的第一存储器120的背面依次形成第一钝化子层123a、第一连接金属焊盘124a、介电层123b和第一凸点124b。
示例性的，在依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上之前，所述方法还包括：
首先，在第二存储器芯片背离第一存储器芯片的表面进行减薄，露出多个所述第二导电通孔。具体地，如图6所示，在第二存储器130的背面进行减薄处理，然后通过刻蚀工艺露出多个第二导电通孔140b。
其次，在混合键合后的所述第二存储器芯片背离所述第一存储器芯片的表面形成第二绝缘层。具体地，如图7所示，在第二存储器芯片130的背面进行背面开孔工艺，形成第二绝缘层133，在本实施例中，第二绝缘层133包括第二钝化子层，第二钝化子层可以为二氧化硅钝化层。
再次，图形化所述第二绝缘层，形成多个第二开口。具体地，通过光刻工艺图形化第二绝缘层133，形成多个第二开口(图中未标出)。
最后，在所述多个第二开口处形成多个第二导电连接结构，所述第二导电连接结构与所述第二存储器芯片上的所述第二导电通孔电连接。具体地，如图7所示，在多个第二开口处形成多个第二导电连接结构134，第二导电连接结构134与第二存储器芯片130上的第二导电通孔140b电连接。在本实施例中，第二导电连接结构134包括第二连接金属焊盘，第二连接金属焊盘可以为镍-金焊盘。
S130、依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上。
具体地，如图9所示，首先将多个存储器微模组150固定在缓冲芯片110的背面上，然后进行切割形成多个独立的存储器微模组合，每个独立的存储器微模组合包括底部的缓冲芯片110和设置于缓冲芯片110上的存储器微模组150。如图10所示，采用相同的工艺将多个存储器微模组150相互绝缘堆叠设置在独立的存储器微模组合之上，也就是说，依次将多个存储器微模组150绝缘堆叠设置在缓冲芯片上110。
如图9所示，缓冲芯片110的背面设置有钝化层和金属焊盘，缓冲芯片110的正面依次设置有钝化层、金属焊盘、介电层和多个凸点。
示例性的，如图8所示，在相邻两个存储器微模组150之间设置非导电胶膜160。
示例性的，如图8所示，在所述第一存储器芯片上设置有第一凸点时，所述在相邻两个所述存储器微模组之间设置非导电胶膜，包括：在所述第一凸点背离所述第一存储器芯片的一侧设置所述非导电胶膜。
具体地，如图8所示，在第一存储器芯片120上设置有第一凸点124b时，在相邻两个存储器微模组150之间设置非导电胶膜160，其中，在第一凸点124a背离第一存储器芯片120的一侧设置非导电胶膜160。
S140、形成塑封层，所述塑封层包裹所述多个存储器微模组和所述缓冲芯片。
具体地，如图11所示，采用塑封料对多个存储器微模组150和缓冲芯片110进行塑封，形成塑封层170。塑封方法可以是膜层真空压合或传统塑封工艺，本实施例不做具体限定。完成塑封后进行切割，形成最终独立的多层堆叠高宽带存储器封装结构。
示例性的，如图11所示，在每组存储器芯片中，第一存储器芯片120靠近缓冲芯片110设置，第二存储器芯片130背离缓冲芯片110设置，并且，第一存储器芯片120的厚度小于第二存储器芯片120的厚度。进一步优选地，第一存储器芯片120的厚度为10um～20um，第二存储器芯片130的厚度为40um～50um，其中，第一存储器芯片120的背面可以减薄到极限，也即可以减薄到仅保留线路层。
第一存储器芯片和第二存储器芯片的晶圆级混合键合，利用了晶圆级混合键合的生产效率，同时也降低了多层晶圆级混合键合时的良率损失问题。如图12和图13所示，两个晶圆的不良芯片位置在晶圆中的位置存在差异，如图14所示，两个晶圆相互堆叠时会导致额外的损失，这样晶圆级堆叠层数越多，良率损失越大，两层堆叠可以优选类似晶圆，最大限度的减少这种良率损失。在本实施例中，为了最大限度的减少晶圆级堆叠过程中的良率损失，第一存储器芯片120和第二存储器芯片130的类型相同。
第一存储器芯片和第二存储器芯片通过晶圆级混合键合形成电连接，可以实现更小间距(10um以下)，同时作为一个存储器微模组，第一存储器芯片的背面可以减薄到极限，这样的双芯片组合比目前的常规高宽带存储器的同样的硅通孔芯片的厚度大大降低，而且也降低了凸点的数量和高度，芯片层数可以大大增加，容量增加。
本发明的多层堆叠高宽带存储器的封装方法通过使用晶圆级混合键合形成双芯片电连接，构成存储器微模组，实现键合高度下降，芯片层数可以大大增加，容量增加，可以实现超多层芯片堆叠。同时提高生产效率，最大限度降低晶圆级堆叠的良率损失。
如图11所示，本发明的另一方面提供一种多层堆叠高宽带存储器封装结构100，包括：
缓冲芯片110，缓冲芯片110设置有多个第一导电通孔140a；
多个存储器微模组150，多个存储器微模组150绝缘堆叠设置在缓冲芯片110上；其中，
每个存储器微模组150均包括第一存储器芯片120和第二存储器芯片130，第一存储器芯片120和第二存储器芯片130均设置有与多个第一导电通孔140a相对应且电连接的多个第二导电通孔140b；以及，
每个第一存储器芯片120均通过混合键合结构与对应的第二存储器芯片130混合键合连接；其中，在相邻两个存储器微模组150之间设置非导电胶膜160。
塑封层170，塑封层170包裹多个存储器微模组150和缓冲芯片110。
示例性的，如图11所示，混合键合结构包括设置在第一存储器芯片120朝向第二存储器芯片130的表面的第一钝化层121和第一金属焊盘122、以及设置在第二存储器芯片130朝向第一存储器芯片120的表面的第二钝化层131和第二金属焊盘132；在本实施例中，第一钝化层121和第二钝化层131均可为二氧化硅钝化层，第一金属焊盘122和第二金属焊盘132均可为铜焊盘。
第一存储器芯片120中的第一钝化层121与对应的第二存储器芯片130中的第二钝化层131键合，第一存储器芯片120中的第一金属焊盘122与对应的第二存储器芯片130中的第二金属焊盘132键合连接。
示例性的，如图11所示，第一存储器芯片120背离第二存储器芯片130的表面设置有第一绝缘层123；
第一绝缘层123上设置有多个第一开口(图中未标出)；
多个第一开口处设置有第一导电连接结构124，第一导电连接结构124与述第一存储器芯片120上的第二导电通孔140b电连接。
示例性的，如图11所示，第一绝缘层123包括第一钝化子层123a和设置在第一钝化子层123a上的介电层123b。其中，第一钝化子层123a可以为二氧化硅钝化层，介电层123b的材料可以为聚酰亚胺(PI)、聚苯并噁唑(PBO)等，本实施例中，介电层123b的材料为聚酰亚胺(PI)。
第一导电连接结构124包括第一连接金属焊盘124a以及设置在第一连接金属焊盘124a上的多个第一凸点124b。其中，在本实施例中第一连接金属焊盘124a可以为镍-金焊盘，第一凸点124b可以为铜-锡凸点。
可选的，如图11所示，第二存储器芯片130背离第一存储器芯片120的表面设置有第二绝缘层133。在本实施例中，第二绝缘层133包括第二钝化子层，第二钝化子层可以为二氧化硅钝化层。
第二绝缘层133设置有多个第二开口(图中未标出)；
多个第二开口处设置有第二导电连接结构134，第二导电连接结构134与第二存储器芯片130上的第二导电通孔140b电连接。在本实施例中，第二导电连接结构134包括第二连接金属焊盘，第二连接金属焊盘可以为镍-金焊盘。
示例性的，如图11所示，第一存储器芯片120靠近缓冲芯片110设置，第二存储器芯片130背离缓冲芯片110设置，并且，第一存储器芯片120的厚度小于第二存储器芯片130的厚度。进一步优选地，第一存储器芯片120的厚度为10um～20um，第二存储器芯片130的厚度为40um～50um，第一存储器芯片120的背面可以减薄到极限，也即可以减薄到仅保留线路层。
本发明的多层堆叠高宽带存储器的封装结构，第一存储器芯片和第二存储器芯片组成存储器微模组，多个存储器微模组绝缘堆叠设置在缓冲芯片上，该封装结构中芯片层数可以大大增加，容量增加，最大程度上降低了封装高度。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (17)

1.一种多层堆叠高宽带存储器的封装方法，其特征在于，所述方法包括：
分别提供缓冲芯片以及多组存储器芯片，每组所述存储器芯片均包括第一存储器芯片和第二存储器芯片；其中，所述缓冲芯片设置有多个第一导电通孔，所述第一存储器芯片和所述第二存储器芯片均设置有与所述多个第一导电通孔相对应的多个第二导电通孔；
分别将每组所述存储器芯片中的所述第一存储器芯片与所述第二存储器芯片进行混合键合，形成多个存储器微模组；
依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上；
形成塑封层，所述塑封层包裹所述多个存储器微模组和所述缓冲芯片。
2.根据权利要求1所述的方法，其特征在于，所述第一存储器芯片朝向所述第二存储器芯片的表面设置有第一钝化层和第一金属焊盘，所述第二存储器芯片朝向所述第一存储器芯片的表面设置有第二钝化层和第二金属焊盘；
所述分别将每组所述存储器芯片中的所述第一存储器芯片与所述第二存储器芯片进行混合键合，形成多个存储器微模组，包括：
将所述第一存储器芯片中的所述第一钝化层与对应的所述第二存储器芯片中的所述第二钝化层键合；以及，
将所述第一存储器芯片中的所述第一金属焊盘与对应的所述第二存储器芯片中的所述第二金属焊盘键合。
3.根据权利要求2所述的方法，其特征在于，在依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上之前，所述方法还包括：
在混合键合后的所述第一存储器芯片背离所述第二存储器芯片的表面形成第一绝缘层；
图形化所述第一绝缘层，形成多个第一开口；
在所述多个第一开口处形成多个第一导电连接结构，所述第一导电连接结构与所述第一存储器芯片上的所述第二导电通孔电连接。
4.根据权利要求3所述的方法，其特征在于，所述第一绝缘层包括依次形成的第一钝化子层和介电层；
所述第一导电连接结构包括第一连接金属焊盘以及设置在所述第一连接金属焊盘上的第一凸点。
5.根据权利要求3所述的方法，其特征在于，在依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上之前，所述方法还包括：
在混合键合后的所述第二存储器芯片背离所述第一存储器芯片的表面形成第二绝缘层；
图形化所述第二绝缘层，形成多个第二开口；
在所述多个第二开口处形成多个第二导电连接结构，所述第二导电连接结构与所述第二存储器芯片上的所述第二导电通孔电连接。
6.根据权利要求5所述的方法，其特征在于，所述第二绝缘层包括第二钝化子层，所述第二导电连接结构包括第二连接金属焊盘。
7.根据权利要求1至6任一项所述的方法，其特征在于，所述依次将多个所述存储器微模组绝缘堆叠设置在所述缓冲芯片上，包括：
在相邻两个所述存储器微模组之间设置非导电胶膜。
8.根据权利要求7所述的方法，其特征在于，在所述第一存储器芯片上设置有第一凸点时，所述在相邻两个所述存储器微模组之间设置非导电胶膜，包括：
在所述第一凸点背离所述第一存储器芯片的一侧设置所述非导电胶膜。
9.根据权利要求1至6任一项所述的方法，其特征在于，在每组所述存储器芯片中，所述第一存储器芯片靠近所述缓冲芯片设置，所述第二存储器芯片背离所述缓冲芯片设置，并且，所述第一存储器芯片的厚度小于所述第二存储器芯片的厚度。
10.根据权利要求1至6任一项所述的方法，其特征在于，所述导电通孔为硅通孔。
11.根据权利要求1至6任一项所述的方法，其特征在于，所述第一存储器芯片和所述第二存储器芯片的类型相同。
12.一种多层堆叠高宽带存储器封装结构，其特征在于，包括：
缓冲芯片，所述缓冲芯片设置有多个第一导电通孔；
多个存储器微模组，所述多个存储器微模组绝缘堆叠设置在所述缓冲芯片上；其中，
每个所述存储器微模组均包括第一存储器芯片和第二存储器芯片，所述第一存储器芯片和所述第二存储器芯片均设置有与所述多个第一导电通孔相对应且电连接的多个第二导电通孔；以及，
每个所述第一存储器芯片均通过混合键合结构与对应的所述第二存储器芯片混合键合连接；
塑封层，所述塑封层包裹所述多个存储器微模组和所述缓冲芯片。
13.根据权利要求12所述的封装结构，其特征在于，所述混合键合结构包括设置在所述第一存储器芯片朝向所述第二存储器芯片的表面的第一钝化层和第一金属焊盘、以及设置在所述第二存储器芯片朝向所述第一存储器芯片的表面的第二钝化层和第二金属焊盘；
所述第一存储器芯片中的所述第一钝化层与对应的所述第二存储器芯片中的所述第二钝化层键合连接，所述第一存储器芯片中的所述第一金属焊盘与对应的所述第二存储器芯片中的所述第二金属焊盘键合连接。
14.根据权利要求12所述的封装结构，其特征在于，所述第一存储器芯片背离所述第二存储器芯片的表面设置有第一绝缘层；
所述第一绝缘层上设置有多个第一开口；
所述多个第一开口处设置有第一导电连接结构，所述第一导电连接结构与所述第一存储器芯片上的所述第二导电通孔电连接。
15.根据权利要求14所述的封装结构，其特征在于，所述第一绝缘层包括第一钝化子层和设置在所述第一钝化子层上的介电层；
所述第一导电连接结构包括第一连接金属焊盘以及设置在所述第一连接金属焊盘上的多个第一凸点。
16.根据权利要求12所述的封装结构，其特征在于，所述第二存储器芯片背离所述第一存储器芯片的表面设置有第二绝缘层；
所述第二绝缘层设置有多个第二开口；
所述多个第二开口处设置有第二导电连接结构，所述第二导电连接结构与所述第二存储器芯片上的所述第二导电通孔电连接。
17.根据权利要求12所述的封装结构，其特征在于，所述第一存储器芯片靠近所述缓冲芯片设置，所述第二存储器芯片背离所述缓冲芯片设置，并且，所述第一存储器芯片的厚度小于所述第二存储器芯片的厚度。
CN202111496045.9A 2021-12-08 2021-12-08 一种多层堆叠高宽带存储器的封装方法及封装结构 Pending CN114203564A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111496045.9A CN114203564A (zh) 2021-12-08 2021-12-08 一种多层堆叠高宽带存储器的封装方法及封装结构
PCT/CN2022/137244 WO2023104093A1 (en) 2021-12-08 2022-12-07 Packaging method and packaging structure of multi-layer stacked high-bandwidth memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111496045.9A CN114203564A (zh) 2021-12-08 2021-12-08 一种多层堆叠高宽带存储器的封装方法及封装结构

Publications (1)

Publication Number Publication Date
CN114203564A true CN114203564A (zh) 2022-03-18

Family

ID=80651475

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111496045.9A Pending CN114203564A (zh) 2021-12-08 2021-12-08 一种多层堆叠高宽带存储器的封装方法及封装结构

Country Status (1)

Country Link
CN (1) CN114203564A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023104093A1 (en) * 2021-12-08 2023-06-15 Tongfu Microelectronics Co., Ltd. Packaging method and packaging structure of multi-layer stacked high-bandwidth memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023104093A1 (en) * 2021-12-08 2023-06-15 Tongfu Microelectronics Co., Ltd. Packaging method and packaging structure of multi-layer stacked high-bandwidth memory

Similar Documents

Publication Publication Date Title
US11217563B2 (en) Fully interconnected heterogeneous multi-layer reconstructed silicon device
US7556983B2 (en) Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
US8421193B2 (en) Integrated circuit device having through via and method for preparing the same
US20090261476A1 (en) Semiconductor device and manufacturing method thereof
TW201023299A (en) Method of forming stacked dies
WO2021018014A1 (zh) 一种基于tsv的多芯片的封装结构及其制备方法
CN114171506A (zh) 多层堆叠存储器封装结构及封装方法
CN111293109B (zh) 一种键合结构及其制造方法
CN114171505A (zh) 多层堆叠高宽带存储器封装结构及封装方法
CN114203563A (zh) 一种多层堆叠存储器封装方法及封装结构
CN114171399A (zh) 多层堆叠高宽带存储器封装方法及封装结构
CN114171408A (zh) 多层堆叠存储器封装方法及封装结构
CN114203564A (zh) 一种多层堆叠高宽带存储器的封装方法及封装结构
TWI496271B (zh) 晶圓級模封接合結構及其製造方法
US11646270B2 (en) Multi-chip package and manufacturing method thereof
WO2023104093A1 (en) Packaging method and packaging structure of multi-layer stacked high-bandwidth memory
WO2024051124A1 (zh) 一种多层高带宽存储器及其制造方法
CN114464542A (zh) 多层堆叠高宽带存储器的封装方法及封装结构
CN114203569A (zh) 高宽带存储器封装方法及封装结构
CN217062063U (zh) 堆叠封装体
US20230230902A1 (en) Semiconductor package structure and manufacturing method thereof
CN114203562A (zh) 多层堆叠高宽带存储器封装方法及封装结构
CN114203565A (zh) 多层堆叠高宽带存储器封装方法及封装结构
CN114171406A (zh) 扇出式堆叠芯片的封装方法及封装结构
CN113990815A (zh) 一种硅基微模组塑封结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination