CN114203103A - 发光电路、背光模组以及显示面板 - Google Patents

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Abstract

本申请公开一种发光电路、背光模组以及显示面板。发光电路包括发光器件、驱动晶体管、数据信号写入模块、第一控制模块、双稳态电路模块以及第二控制模块。其中，第一控制模块、双稳态电路模块以及第二控制模块协同工作，以控制驱动晶体管的栅极的电位翻转。本申请通过在发光电路中设置双稳态电路模块，能够快速改变驱动晶体管的栅极的电位，从而精确控制发光器件的发光时间。

Description

发光电路、背光模组以及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种发光电路、背光模组以及显示面板。
背景技术
迷你发光二极管、微型发光二极管以及有机发光二极管等发光器件具有高亮度、高对比度及高色域等优点，目前已被广泛地应用于高性能显示领域中。发光二极管显示技术目前常见的驱动方式有PAM(Pulse Amplitude Modulation，脉冲幅度调制)、PWM(PulseWidth Modulation，脉冲宽度调制)及其混合。其中，PWM驱动方式具有电流恒定、发光器件光效高、低灰阶显示画质好等优点。因此，PWM和基于PWM的混合驱动显示得到了广泛的研究。但是在现有的PWM驱动方式中，存在发光电路中发光器件的发光时间难以精确控制的问题。
发明内容
本申请提供一种发光电路、背光模组以及显示面板，以解决现有发光电路中发光器件的发光时间难以精确控制的技术问题。
本申请提供一种发光电路，其包括：
驱动晶体管，所述驱动晶体管的源极和漏极中的一者接入第一电源信号；
发光器件，所述发光器件的第一端与所述驱动晶体管的源极和漏极的另一者电连接，所述发光器件的第二端接入第二电源信号；
数据信号写入模块，所述数据信号写入模块接入扫描信号和数据信号，并电性连接于所述驱动晶体管的栅极，所述数据信号写入模块用于在所述扫描信号的控制下，将所述数据信号写入所述驱动晶体管的栅极；
第一控制模块，所述第一控制模块接入控制信号、第一电压信号以及第二电压信号，并电性连接于第一节点，所述第一控制模块用于在所述控制信号、所述第一电压信号以及所述第二电压信号的控制下控制所述第一节点的电位；
双稳态电路模块，所述双稳态电路模块接入所述第一电源信号和第三电源信号，并电性连接于所述第一节点和第二节点，所述双稳态电路模块用于在所述第一节点的电位、所述第一电源信号以及所述第三电源信号的控制下控制所述第二节点的电位；
第二控制模块，所述第二控制模块接入所述第三电源信号，并电性连接于所述第二节点和所述驱动晶体管的栅极，所述第二控制模块用于在所述第二节点的电位以及所述第三电源信号的控制下控制所述驱动晶体管的栅极的电位；
存储模块，所述存储模块电性连接于所述驱动晶体管的栅极以及发光器件的第二端，所述存储模块用于存储所述驱动晶体管的栅极的电位。
可选的，在本申请一些实施例中，所述数据信号写入模块包括第一晶体管，所述第一晶体管的栅极接入所述扫描信号，所述第一晶体管的源极和漏极中的一者接入所述数据信号，所述第一晶体管的源极和漏极中的另一者与所述驱动晶体管的栅极电性连接；
所述存储模块包括存储电容，所述存储电容的一端电性连接于所述驱动晶体管的栅极，所述存储电容的另一端电性连接于所述发光器件的第二端。
可选的，在本申请一些实施例中，所述第一控制模块包括第二晶体管和第一电容；
所述第二晶体管的栅极接入所述控制信号，所述第二晶体管的源极和漏极中的一者接入所述第一电压信号，所述第二晶体管的源极和漏极中的另一者以及所述第一电容的一端电性连接于所述第一节点，所述第一电容的另一端接入所述第二电压信号。
可选的，在本申请一些实施例中，所述双稳态电路模块包括第一反相器和第二反相器；
所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管的栅极以及所述第三晶体管的源极和漏极中的一者均接入所述第一电源信号，所述第三晶体管的源极和漏极中的另一者以及所述第四晶体管的源极和漏极中的一者均与所述第二节点电性连接，所述第四晶体管的栅极与所述第一节点电性连接，所述第四晶体管的源极和漏极中的另一者接入所述第三电源信号；
所述第二反相器包括第五晶体管和第六晶体管，所述第五晶体管的栅极以及所述第五晶体管的源极和漏极中的一者均接入所述第一电源信号，所述第五晶体管的源极和漏极中的另一者以及所述第六晶体管的源极和漏极中的一者均与所述第一节点电性连接，所述第六晶体管的栅极与所述第二节点电性连接，所述第六晶体管的源极和漏极中的另一者接入所述第三电源信号。
可选的，在本申请一些实施例中，所述第三晶体管的沟道长宽比小于所述第四晶体管的沟道长宽比，所述第五晶体管的沟道长宽比小于所述第六晶体管的沟道长宽比。
可选的，在本申请一些实施例中，所述双稳态电路模块包括第一反相器和第二反相器；
所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的栅极均电性连接于所述第一节点，所述第三晶体管的源极和漏极中的一者接入所述第一电源信号，所述第三晶体管的源极和漏极中的另一者以及所述第四晶体管的源极和漏极中的一者均与所述第二节点电性连接，所述第四晶体管的源极和漏极中的另一者接入所述第三电源信号；
所述第二反相器包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的栅极均电性连接于所述第二节点，所述第五晶体管的源极和漏极中的一者接入所述第一电源信号，所述第五晶体管的源极和漏极中的另一者以及所述第六晶体管的源极和漏极中的一者均与所述第一节点电性连接，所述第六晶体管的源极和漏极中的另一者接入所述第三电源信号；
其中，所述第三晶体管与所述第五晶体管为P型晶体管，所述第四晶体管与所述第六晶体管为N型晶体管。
可选的，在本申请一些实施例中，所述第三晶体管与所述第五晶体管为P型晶体管，所述第四晶体管与所述第六晶体管为N型晶体管，所述第三晶体管的沟道长宽比小于所述第四晶体管的沟道长宽比，所述第五晶体管的沟道长宽比小于所述第六晶体管的沟道长宽比。
可选的，在本申请一些实施例中，所述第二控制模块包括第七晶体，所述第七晶体管的栅极与所述第二节点电性连接，所述第七晶体管的源极和漏极中的一者接入所述第三电源信号，所述第七晶体管的源极和漏极中的另一者与所述驱动晶体管的栅极电性连接。
可选的，在本申请一些实施例中，所述发光电路还包括感测模块，所述感测模块接入感测信号，并电性连接于所述驱动晶体管的源极和漏极中的另一者以及初始电压输入端，所述感测模块用于在所述感测信号的控制下感测所述驱动晶体管的阈值电压。
可选的，在本申请一些实施例中，所述感测模块包括第八晶体管，所述第八晶体管的栅极接入所述感测信号，所述第八晶体管的源极和漏极中的一者电性连接于所述驱动晶体管的源极和漏极中的另一者，所述第八晶体管的源极和漏极中的另一者电性连接于所述初始电压输入端。
可选的，在本申请一些实施例中，所述第二电压信号为三角波信号。
相应的，本申请还提供一种背光模组，其包括：
数据线，所述数据线用于提供数据信号；
扫描线，所述扫描线用于提供扫描信号；
控制线，所述使能线用于提供控制信号；
第一信号线，所述第一信号线用于提供第一电压信号；
第二信号线，所述第二信号线用于提供第二电压信号；
第一电源线，所述第一电源线用于提供第一电源信号；
第二电源线，所述第二电源线用于提供第二电源信号；
第三电源线，所述第三电源线用于提供第三电源信号；以及
如上述任一项所述的发光电路，其中，所述驱动晶体管的源极和漏极中的一者与所述第一电源线电连接，所述发光器件的第二端与所述第二电源线电连接，所述数据信号写入模块与所述数据线以及所述扫描线电连接，所述第一控制模块与所述控制线、所述第一信号线以及所述第二信号线电连接，所述双稳态电路模块与所述第一电源线以及所述第三电源线电连接，所述第二控制模块与所述第三电源线电连接。
相应的，本申请还提供一种显示面板，所述显示面板包括多个呈阵列排布的像素单元，每一所述像素单元均包括如上述任一项所述的发光电路。
本申请公开一种发光电路、背光模组以及显示面板。发光电路包括发光器件、驱动晶体管、数据信号写入模块、第一控制模块、双稳态电路模块以及第二控制模块。其中，第一控制模块、双稳态电路模块以及第二控制模块协同工作，以控制驱动晶体管的栅极的电位翻转。本申请通过在发光电路中设置双稳态电路模块，能够快速改变驱动晶体管的栅极的电位，从而精确控制发光器件的发光时间。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获取其他的附图。
图1是本申请提供的发光电路的第一结构示意图；
图2是本申请提供的图1所示的发光电路的电路示意图；
图3是本申请提供的双稳态电路模块的第一电路示意图；
图4A-4B是本申请提供的双稳态电路模块中第一节点和第二节点的电压变化示意图；
图5是本申请提供的双稳态电路模块的第二电路示意图；
图6是本申请提供的图2所示的发光电路的时序图；
图7是本申请提供的发光电路的第二结构示意图；
图8是本申请提供的图7所示的发光电路的电路示意图；
图9是本申请提供的背光模组的一种结构示意图；
图10是本申请提供的显示面板的一种结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获取的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。
本申请提供一种发光电路、背光模组以及显示面板，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。
请参阅图1，图1是本申请提供的发光电路的第一结构示意图。本申请提供的发光电路100包括发光器件D、驱动晶体管Td、数据信号写入模块101、存储模块102、第一控制模块103、双稳态电路模块104以及第二控制模块105。
其中，驱动晶体管Td的源极和漏极中的一者接入第一电源信号VDD。发光器件D的第一端与驱动晶体管Td的源极和漏极的另一者电连接。发光器件D的第二端接入第二电源信号VSS。
数据信号写入模块101接入扫描信号SPAW和数据信号Da，并电性连接于驱动晶体管Td的栅极。数据信号写入模块101用于在扫描信号SPAW的控制下，将数据信号Da写入驱动晶体管Td的栅极。
第一控制模块103接入控制信号EN、第一电压信号V1以及第二电压信号V2，并电性连接于第一节点A。第一控制模块103用于在控制信号EN、第一电压信号V1以及第二电压信号V2的控制下控制第一节点A的电位。
双稳态电路模块104接入第一电源信号VDD和第三电源信号Vneg，并电性连接于第一节点A和第二节点B。双稳态电路模块104用于在第一节点A的电位、第一电源信号VDD以及第三电源信号Vneg的控制下控制第二节点B的电位。
第二控制模块105接入第三电源信号Vneg，并电性连接于第二节点B和驱动晶体管Td的栅极。第二控制模块105用于在第二节点B的电位以及第三电源信号Vneg的控制下控制驱动晶体管Td的栅极的电位。
存储模块102电性连接于驱动晶体管Td的栅极以及发光器件D的第二端。存储模块102用于存储驱动晶体管Td的栅极的电位。
在本申请提供的发光电路100中，第一控制模块103控制改变第一节点A的电位。双稳态电路模块104能够在第一节点A的电位的控制下迅速改变第二节点B的电位。第二控制模块105在第二节点B的电位的控制下迅速改变驱动晶体管Td的栅极的电位，从而关闭驱动晶体管Td。可以理解的是，在发光阶段，当驱动晶体管Td关闭时，发光器件D也停止发光。由此，在第一控制模块103、双稳态电路模块104以及第二控制模块105的协同工作下，能够快速改变驱动晶体管Td的栅极的电位，从而精确控制发光器件D的发光时间。
在本申请中，发光器件D可以是迷你发光二极管、微型发光二极管或有机发光二极管。当发光器件D为上述发光二极管时。发光器件D的第一端可以是发光二极管的阳极或阴极中的一极。发光器件D的第二端可以是发光二极管的阳极或阴极中的另一极。
在本申请中，第一电源信号VDD和第二电源信号VSS均用于输出一预设电压值。此外，在本申请中，第一电源信号VDD的电位大于第二电源信号VSS的电位。具体的，第二电源信号VSS的电位可以为接地端的电位。当然，可以理解地，第二电源信号VSS的电位还可以为其它。需要说明的是，第三电源信号Vneg可以与第二电源信号VSS为同一信号，也可以是不相同的信号。比如，当驱动晶体管Td为N型晶体管时，第三电源信号Vneg与第二电源信号VSS可以均是接地信号。当驱动晶体管Td为P型晶体管时，第三电源信号Vneg可以是一高电平信号。
请参阅图2，图2是本申请提供的图1所示的发光电路的电路示意图。结合图1和图2所示，在本申请中，数据信号写入模块101包括第一晶体管T1。第一晶体管T1的栅极接入扫描信号SPAW。第一晶体管T1的源极和漏极中的一者接入数据信号Da。第一晶体管T1的源极和漏极中的另一者与驱动晶体管Td的栅极电性连接。当然，可以理解地，数据信号写入模块101还可以采用多个晶体管串联形成。
在本申请中，存储模块102包括存储电容C1。存储电容C1的一端电性连接于驱动晶体管Td的栅极。存储电容C1的另一端电性连接于发光器件D的第二端。
在本申请中，第一控制模块103包括第二晶体管T2和第一电容C2。第二晶体管T2的栅极接入控制信号EN。第二晶体管T2的源极和漏极中的一者接入第一电压信号V1。第二晶体管T2的源极和漏极中的另一者以及第一电容C2的一端电性连接于第一节点A。第一电容C2的另一端接入第二电压信号V2。当然，数据信号写入模块101还可以采用多个晶体管串联，然后与第一电容C2并联形成。
可以理解的是，本申请在第一控制模块103中设置第二晶体管T2和第一电容C2。然后，通过控制信号EN、第一电压信号V1以及第二电压信号V2控制第一节点A的电位。该设置不需要外部驱动芯片提供频率极高的SPWM(Sinusoidal Pulse Width Modulation，正弦脉冲宽度调制)信号，对驱动芯片的要求较低。
在本申请中，请参阅图3，图3是本申请提供的双稳态电路模块的第一电路示意图。其中，双稳态电路模块104包括第一反相器104a和第二反相器104b。第一反相器104a和第二反相器104b均为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)反相器。
其中，第一反相器104a包括第三晶体管T3和第四晶体管T4。第三晶体管T3的栅极以及第三晶体管T3的源极和漏极中的一者均接入第一电源信号VDD。第三晶体管T3的源极和漏极中的另一者以及第四晶体管T4的源极和漏极中的一者均与第二节点B电性连接。第四晶体管T4的栅极与第一节点A电性连接。第四晶体管T4的源极和漏极中的另一者接入第三电源信号Vneg。
第二反相器104b包括第五晶体管T5和第六晶体管T6。第五晶体管T5的栅极以及第五晶体管T5的源极和漏极中的一者均接入第一电源信号VDD。第五晶体管T5的源极和漏极中的另一者以及第六晶体管T6的源极和漏极中的一者均与第一节点A电性连接。第六晶体管T6的栅极与第二节点B电性连接。第六晶体管T6的源极和漏极中的另一者接入第三电源信号Vneg。
具体的，请参阅图4A-4B，图4A-4B是本申请提供的双稳态电路模块中第一节点和第二节点的电压变化示意图。在图4A中，曲线L1表示单个反相器的输入电压与输出电压的变化关系。在图4B中，曲线L2表示双稳态电路模块104的输入电压与输出电压的变化关系，也即第一节点A和第二节点B的电压变化关系。可知，单个反相器的输入输出电压状态转换需要一定时间。而对于双稳态电路模块104而言，当双稳态电路模块104的输入信号状态转换时，输出信号状态能够快速转换。
比如，通过控制信号EN和第一电压信号V1给第一节点A一个初始高电位。第三晶体管T3和第四晶体管T4均打开。由于第四晶体管T4的电阻小于第三晶体管T3的电阻，根据分压原理，第二节点B的初始电位VB为低电平。当第一节点A的电位VA减小到某一数值时，第四晶体管T4关闭，第三晶体管T3打开。此时，第一电源信号VDD通过第三晶体管T3传输至第二节点B，使得第二节点B的电位VB增大。第二节点B的电位VB增大后，第五晶体管T5和第六晶体管T6逐渐打开。由于第六晶体管T6的电阻小于第五晶体管T5的电阻。因此，根据分压原理，第一节点A的电位VA为低电平，使得第一节点A的电位VA进一步减小。第一节点A的电位VA进一步减小使得第二节点B的电位VB更加快速翻转至高电平。由此，通过上述正反馈过程使第二节点B的电位VB翻转速度加快，从而得到类似方波的VB输出。
进一步的，在第一反相器104a中，第三晶体管T3的沟道长宽比小于第四晶体管T4的沟道长宽比。
可以理解的是，晶体管的电阻大小与器件尺寸有关。晶体管的沟道宽长比W/L越大，相同条件下电阻越小。而在第一反相器104a中，当第一节点A的电位VA为低时，第四晶体管T4关闭，第三晶体管T3导通，第二节点B的电位VB为高。而当第一节点A的VA为高时，第三晶体管T3和第四晶体管T4均打开。为了使第二节点B的电位VB为低，应使R(T3)＞R(T4)，从而在两个器件均导通时，第四晶体管T4上分压较小，第二节点B的电位VB接近第三电源信号Vneg的电压，从而为低电平。
同理，在第二反相器104b中，第五晶体管T5的沟道长宽比小于第六晶体管T6的沟道长宽比。具体分析可参阅上述内容，在此不再赘述。
当然，可以理解的是，在本申请中，第一反相器104a和第二反相器104b也可以均为PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)反相器。PMOS反相器的工作原理与NMOS反相器的工作原理相似，在此不再赘述。
在本申请中，第二控制模块105包括第七晶体T7。第七晶体管T7的栅极与第二节点B电性连接。第七晶体管T7的源极和漏极中的一者接入第三电源信号Vneg。第七晶体T7的源极和漏极中的另一者与驱动晶体管Td的栅极电性连接。当然，可以理解地，第二控制模块105还可以采用多个晶体管串联形成。
在本申请一些实施例中，请参阅图5，图5是本申请提供的双稳态电路模块的第二电路示意图。其中，双稳态电路模块104包括第一反相器104a和第二反相器104b。第一反相器104a和第二反相器104b均为CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)反相器。
其中，第一反相器104a包括第三晶体管T3和第四晶体管T4。第三晶体管T3和第四晶体管T4的栅极均电性连接于第一节点A。第三晶体管T3的源极和漏极中的一者接入第一电源信号VDD。第三晶体管T3的源极和漏极中的另一者以及第四晶体管T4的源极和漏极中的一者均与第二节点B电性连接。第四晶体管T4的源极和漏极中的另一者接入第三电源信号Vneg。
第二反相器104b包括第五晶体管T5和第六晶体管T6。第五晶体管T5和第六晶体管T6的栅极均电性连接于第二节点B。第五晶体管T5的源极和漏极中的一者接入第一电源信号VDD。第五晶体管T5的源极和漏极中的另一者以及第六晶体管T6的源极和漏极中的一者均与第一节点A电性连接。第六晶体管T6的源极和漏极中的另一者接入第三电源信号Vneg。
进一步的，第三晶体管T3与第五晶体管T5为P型晶体管。第四晶体管T4与第六晶体管T6为N型晶体管。
在第一反相器104a中，当第一节点A的电位VA为高时，第三晶体管T3关闭，第四晶体管T4导通，第二节点B的电位VB为高。而当第一节点A的电位VA为低时，第三晶体管T3导通，第四晶体管T4关闭，第二节点B的电位VB为低。在第二反相器104b中，当第二节点B的电位VB为高时，第五晶体管T5关闭，第六晶体管T6导通，第一节点A的电位VA为低。而当第二节点B的电位VB为低时，第五晶体管T5导通，第六晶体管T6关闭，第一节点A的电位VA为高。
可知，在第一反相器104a中，第三晶体管T3和第四晶体管T4分时导通。因此，不需要限定第三晶体管T3和第四晶体管T4的电阻，也即不需要限定第三晶体管T3和第四晶体管T4的沟道长宽比。由此，制成工艺更加简单。第二反相器104b亦然，在此不再赘述。
本申请提供的发光电路100采用7T2C(7个晶体管以及2个电容)结构的发光电路对发光器件D进行控制，用了较少的元器件，结构简单稳定，节约了成本。此外，发光电路100具有灰阶切分精度高、对驱动芯片的信号要求低等优点。而且由于第七晶体管T7无需经历缓慢打开的过程，即便不同位置处的第七晶体管T7的阈值电压不同，也无需设计针对第七晶体管T7的补偿电路。
在本申请中，驱动晶体管Td、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7可以为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的一种或者多种。此外，本申请提供的发光电路100中的晶体管还可以是P型晶体管或N型晶体管。
需要说明的是，本申请以下实施例中均以驱动晶体管Td、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7为N型晶体管为例进行说明，但不能理解为对本申请的限定。
请同时参阅图2、图3以及图6，图6是本申请提供的图2所示的发光电路的时序图。扫描信号SPAW、数据信号Da、控制信号EN、第一电压信号V1以及第二电压信号V2相组合先后对应于准备阶段t1和发光阶段t2。也即，在一帧时间内，本申请提供的图2所示的发光电路100的驱动控制时序包括准备阶段t1和发光阶段t2。图6仅示出了发光电路100的部分信号时序图，不能理解为对本申请的限定。
在准备阶段t1，扫描信号SPAW和控制信号EN均为低电平。第一晶体管T1和第二晶体管T2均关闭。第二电压信号V2为高电平。通过第一电容C2的耦合作用，第一节点A的电位为高。第三晶体管T3和第四晶体管T4均打开。由于第四晶体管T4的电阻小于第三晶体管T3的电阻，第二节点B的电位为低。第六晶体管T6关闭，第五晶体管T5打开，第一节点A的电位持续为高。
此时，驱动晶体管Td的栅极电位Vg为低。驱动晶体管Td关闭。发光回路不导通。因此，流经发光器件D的电流ILED为0，发光器件D不发光。其中，发光回路指的是发光器件D发光时，发光电路100中导通的通路。
在发光阶段t2，扫描信号SPAW由低电平转变为高电平。第一晶体管T1打开。数据信号Da通过第一晶体管T1写入驱动晶体管Td的栅极，并存储在存储电容C1内。驱动晶体管Td打开，第一电源信号VDD通过驱动晶体管Td传输至发光器件D的阳极。发光回路导通，发光器件D发光。
此时，控制信号EN由低电平转变为高电平。第二晶体管T2打开。第一电压信号V1为高电平。第一电压信号V1通过第一晶体管T1传输至第一节点A。第一节点A的电位为高电平。第二电压信号V2为一三角波信号。也即，第二电压信号V2的电压值在发光阶段t2线性降低。当然，第二电压信号V2也可以是其他电压值持续降低的信号，本申请对此不作具体限定。
随着第二电压信号V2电压值的降低，由于第一电容C2的耦合作用，第一节点A的电位不断降低。当第二电压信号V2的电压值降低到某一数值时(取决于第四晶体管T4的阈值电压)，由前述分析可知，第二节点B的电位由低电平快速翻转至高电平。第四晶体管T4迅速打开，使得驱动晶体管Td的栅极电位被快速拉低至第三电源信号Vneg的电位。驱动晶体管Td迅速关闭。则发光器件D由发光状态迅速转变为非发光状态。
可以理解的是，由于驱动晶体管Td迅速关闭，使得发光器件D迅速转变为非发光状态，因此可以精确控制发光器件D的发光时间。
在本申请中，可以通过控制第二电压信号V2的初始电压值的大小控制第一节点A的电位变化快慢，进而控制发光器件D的发光时间。由前述分析可知，在发光阶段t2的初始阶段，第一节点A的电位为高电平，第七晶体管T7关闭，不影响驱动晶体管Td的栅极电位。只有当第一节点A的电位降低到某一数值时，第二节点B的电位由电平快速翻转至高电平。然后，第七晶体管T7打开，才能下拉驱动晶体管Td的栅极电位。而第一节点A的电位的下降速度取决于第二电压信号V2的初始电压值。因此，通过控制第二电压信号V2的初始电压值大小，可以控制发光器件D的发光时间。进一步的，通过控制发光器件D的发光时间，可以控制发光器件D的发光亮度，从而实现一些亮度调整等功能，本申请对此不作具体限定。
请参阅图7，图7是本申请提供的发光电路的第二结构示意图。与图1所示的发光电路100的不同之处在于，在本实施例中，发光电路100还包括感测模块106。感测模块106接入感测信号Se，并电性连接于驱动晶体管Td的源极和漏极中的一者以及初始电压输入端Vref。感测模块106用于在感测信号Se的控制下感测驱动晶体管Td的阈值电压。
进一步的，图8是本申请提供的图7所示的发光电路的电路示意图。其中，感测模块106包括第八晶体管T8。第八晶体管T8的栅极接入感测信号Se。第八晶体管T8的源极和漏极中的一者电性连接于驱动晶体管Td的源极和漏极中的另一者。第八晶体管T8的源极和漏极中的另一者电性连接于初始电压输入端Vref。第八晶体管T8可以是N型晶体管或P型晶体管。当然，可以理解地，感测模块106还可以采用多个晶体管串联形成。
本实施例通过在发光电路100中设置感测模块106，采用外部补偿的原理，可以在发光电路100的一帧显示周期内根据需求插入阈值电压侦测阶段以实现阈值电压补偿的功能，从而提高多个发光器件D的发光亮度均一性。
需要说明的是，在本申请一些实施例中，可以在发光电路100中增设内部补偿电路，以补偿驱动晶体管Td的阈值电压。在本申请一些实施例中，也可以在发光电路100中增设发光控制模块。发光控制模块接入发光控制信号，并串接于发光回路。发光控制模块用于在发光控制信号的控制下控制发光回路的导通，以避免发光器件D在非发光阶段发光。也即，本申请提供的发光电路100中的第一控制模块103、双稳态电路模块104以及第二控制模块105可以应用到多种类型的发光电路中，在此不一一赘述。
请参阅图9，图9是本申请提供的背光模组的一种结构示意图。本申请实施例还提供一种背光模组200，其包括数据线10、扫描线20、控制线30、第一信号线40、第二信号线50、第一电源线60、第二电源线70、第三电源80以及以上任一实施例所述的发光电路100。其中，数据线10用于提供数据信号。扫描线20用于提供扫描信号。控制线30用于提供控制信号。第一信号线40用于提供第一电压信号。第二信号线50用于提供第一电压信号。第一电源线60用于提供第一电源信号。第二电源线70用于提供第二电源信号。第三电源线80用于提供第三电源信号。发光电路100分别与数据线10、扫描线20、控制线30、第一信号线40、第二信号线50、第一电源线60、第二电源线70以及第三电源80电性连接。发光电路100具体可参照以上对该发光电路的描述，在此不再赘述。
具体的，在发光电路100中，驱动晶体管的源极和漏极中的一者与第一电源线60电连接。发光器件D的第二端与第二电源线70电连接。数据信号写入模块101与数据线10以及扫描线20电连接。第一控制模块103与控制线30、第一信号线40以及第二信号线50电连接。双稳态电路模块104与第一电源线60以及第三电源线80电连接。第二控制模块105与第三电源线80电连接。
本申请提供的背光模组200中，使用了一种新型发光电路100。发光电路100包括发光器件、驱动晶体管、数据信号写入模块、第一控制模块、双稳态电路模块以及第二控制模块。其中，第一控制模块、双稳态电路模块以及第二控制模块协同工作，能够快速改变驱动晶体管的栅极的电位，精确控制发光器件的发光时间，提高背光模组200的光源质量。
请参阅图10，图10是本申请提供的显示面板的一种结构示意图。本申请实施例还提供一种显示面板300，包括多个呈阵列排布的像素单元301，每一像素单元301均包括以上所述的发光电路100，具体可参照以上对该发光电路100的描述，在此不做赘述。
本申请提供的显示面板300中，使用了一种新型发光电路100。发光电路100包括发光器件、驱动晶体管、数据信号写入模块、第一控制模块、双稳态电路模块以及第二控制模块。其中，第一控制模块、双稳态电路模块以及第二控制模块协同工作，能够快速改变驱动晶体管的栅极的电位，从而精确控制发光器件的发光时间。从而改善显示面板300的显示画面。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (12)

1.一种发光电路，其特征在于，包括：
驱动晶体管，所述驱动晶体管的源极和漏极中的一者接入第一电源信号；
发光器件，所述发光器件的第一端与所述驱动晶体管的源极和漏极的另一者电连接，所述发光器件的第二端接入第二电源信号；
数据信号写入模块，所述数据信号写入模块接入扫描信号和数据信号，并电性连接于所述驱动晶体管的栅极，所述数据信号写入模块用于在所述扫描信号的控制下，将所述数据信号写入所述驱动晶体管的栅极；
第一控制模块，所述第一控制模块接入控制信号、第一电压信号以及第二电压信号，并电性连接于第一节点，所述第一控制模块用于在所述控制信号、所述第一电压信号以及所述第二电压信号的控制下控制所述第一节点的电位；
双稳态电路模块，所述双稳态电路模块接入所述第一电源信号和第三电源信号，并电性连接于所述第一节点和第二节点，所述双稳态电路模块用于在所述第一节点的电位、所述第一电源信号以及所述第三电源信号的控制下控制所述第二节点的电位；
第二控制模块，所述第二控制模块接入所述第三电源信号，并电性连接于所述第二节点和所述驱动晶体管的栅极，所述第二控制模块用于在所述第二节点的电位以及所述第三电源信号的控制下控制所述驱动晶体管的栅极的电位；
存储模块，所述存储模块电性连接于所述驱动晶体管的栅极以及所述发光器件的第二端，所述存储模块用于存储所述驱动晶体管的栅极的电位。
2.根据权利要求1所述的发光电路，其特征在于，所述数据信号写入模块包括第一晶体管，所述第一晶体管的栅极接入所述扫描信号，所述第一晶体管的源极和漏极中的一者接入所述数据信号，所述第一晶体管的源极和漏极中的另一者与所述驱动晶体管的栅极电性连接；
所述存储模块包括存储电容，所述存储电容的一端电性连接于所述驱动晶体管的栅极，所述存储电容的另一端电性连接于所述发光器件的第二端。
3.根据权利要求1所述的发光电路，其特征在于，所述第一控制模块包括第二晶体管和第一电容；
所述第二晶体管的栅极接入所述控制信号，所述第二晶体管的源极和漏极中的一者接入所述第一电压信号，所述第二晶体管的源极和漏极中的另一者以及所述第一电容的一端电性连接于所述第一节点，所述第一电容的另一端接入所述第二电压信号。
4.根据权利要求1所述的发光电路，其特征在于，所述双稳态电路模块包括第一反相器和第二反相器；
所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管的栅极以及所述第三晶体管的源极和漏极中的一者均接入所述第一电源信号，所述第三晶体管的源极和漏极中的另一者以及所述第四晶体管的源极和漏极中的一者均与所述第二节点电性连接，所述第四晶体管的栅极与所述第一节点电性连接，所述第四晶体管的源极和漏极中的另一者接入所述第三电源信号；
所述第二反相器包括第五晶体管和第六晶体管，所述第五晶体管的栅极以及所述第五晶体管的源极和漏极中的一者均接入所述第一电源信号，所述第五晶体管的源极和漏极中的另一者以及所述第六晶体管的源极和漏极中的一者均与所述第一节点电性连接，所述第六晶体管的栅极与所述第二节点电性连接，所述第六晶体管的源极和漏极中的另一者接入所述第三电源信号。
5.根据权利要求4所述的发光电路，其特征在于，所述第三晶体管的沟道长宽比小于所述第四晶体管的沟道长宽比，所述第五晶体管的沟道长宽比小于所述第六晶体管的沟道长宽比。
6.根据权利要求1所述的发光电路，其特征在于，所述双稳态电路模块包括第一反相器和第二反相器；
所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的栅极均电性连接于所述第一节点，所述第三晶体管的源极和漏极中的一者接入所述第一电源信号，所述第三晶体管的源极和漏极中的另一者以及所述第四晶体管的源极和漏极中的一者均与所述第二节点电性连接，所述第四晶体管的源极和漏极中的另一者接入所述第三电源信号；
所述第二反相器包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的栅极均电性连接于所述第二节点，所述第五晶体管的源极和漏极中的一者接入所述第一电源信号，所述第五晶体管的源极和漏极中的另一者以及所述第六晶体管的源极和漏极中的一者均与所述第一节点电性连接，所述第六晶体管的源极和漏极中的另一者接入所述第三电源信号；
其中，所述第三晶体管与所述第五晶体管为P型晶体管，所述第四晶体管与所述第六晶体管为N型晶体管。
7.根据权利要求1所述的发光电路，其特征在于，所述第二控制模块包括第七晶体，所述第七晶体管的栅极与所述第二节点电性连接，所述第七晶体管的源极和漏极中的一者接入所述第三电源信号，所述第七晶体管的源极和漏极中的另一者与所述驱动晶体管的栅极电性连接。
8.根据权利要求1所述的发光电路，其特征在于，所述发光电路还包括感测模块，所述感测模块接入感测信号，并电性连接于所述驱动晶体管的源极和漏极中的另一者以及初始电压输入端，所述感测模块用于在所述感测信号的控制下感测所述驱动晶体管的阈值电压。
9.根据权利要求8所述的发光电路，其特征在于，所述感测模块包括第八晶体管，所述第八晶体管的栅极接入所述感测信号，所述第八晶体管的源极和漏极中的一者电性连接于所述驱动晶体管的源极和漏极中的一者，所述第八晶体管的源极和漏极中的另一者电性连接于所述初始电压输入端。
10.根据权利要求1-9任一项所述的发光电路，其特征在于，所述第二电压信号为三角波信号。
11.一种背光模组，其特征在于，包括：
数据线，所述数据线用于提供数据信号；
扫描线，所述扫描线用于提供扫描信号；
控制线，所述控制线用于提供控制信号；
第一信号线，所述第一信号线用于提供第一电压信号；
第二信号线，所述第二信号线用于提供第二电压信号；
第一电源线，所述第一电源线用于提供第一电源信号；
第二电源线，所述第二电源线用于提供第二电源信号；
第三电源线，所述第三电源线用于提供第三电源信号；以及
如权利要求1-10任一项所述的发光电路，其中，所述驱动晶体管的源极和漏极中的一者与所述第一电源线电连接，所述发光器件的第二端与所述第二电源线电连接，所述数据信号写入模块与所述数据线以及所述扫描线电连接，所述第一控制模块与所述控制线、所述第一信号线以及所述第二信号线电连接，所述双稳态电路模块与所述第一电源线以及所述第三电源线电连接，所述第二控制模块与所述第三电源线电连接。
12.一种显示面板，其特征在于，所述显示面板包括多个呈阵列排布的像素单元，每一所述像素单元均包括权利要求1-10任一项所述的发光电路。
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