CN114201431A - 一种PCIe接口对接装置 - Google Patents

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Abstract

本发明提供了一种PCIe接口对接装置，包括电路载板，电路载板上集成设置有插槽一，以及与插槽一连接的插槽二；电路载板上还集成设置有用于为插槽一和插槽二提供同源时钟的时钟模块，时钟模块包括时钟分路芯片、以及为时钟分路芯片提供差分时钟的晶体振荡器，时钟分路芯片分别连接插槽一和插槽二。本发明所述的一种PCIe接口对接装置通过在电路载板上集成有插槽一和插槽二，插槽一与插槽二连接，当接口形式为金手指的PCIe板卡配置为RC设备使用时，实现上述板卡与EP板卡的对接，保证板卡的正常使用。

Description

一种PCIe接口对接装置
技术领域
本发明属于计算机技术领域，尤其是涉及一种PCIe接口对接装置。
背景技术
PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，简称PCIe，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。
很多支持PCIe接口的CPU、DSP、FPGA等器件的板卡，PCIe接口被固定为金手指，也就是板卡只能作为EP设备使用，然而有些CPU、DSP、FPGA等器件他们本身的PCIe接口其实是可以例化或者配置为RC模式的，仅仅是因为物理接口形式为金手指，所以这些板卡无法作为RC设备使用；
市面上有一种PCIe跳线可以将两个EP设备的金手指连接起来，跳线内部会把高速数据收发信号交叉连接，一定程度上实现了把上述EP设备转变成RC使用的问题；但是由于EP设备的复位信号PERST#和参考时钟REFCLK+/-都为输入，尤其是参考时钟，无法把输入切换为输出，这样就无法实现PCIe协议推荐的时钟连接方式，在使用过程中就会存在较大的局限性，影响使用效果；因此，本专利申请设计了一种PCIe接口对接装置。
发明内容
有鉴于此，本发明旨在提出一种PCIe接口对接装置，以解决接口形式为金手指接口的RC设备无法与同为金手指接口的EP设备稳定对接的问题。
为达到上述目的，本发明的技术方案是这样实现的：
一种PCIe接口对接装置，包括电路载板，电路载板上集成设置有插槽一，以及与插槽一连接的插槽二；
电路载板上还集成设置有用于为插槽一和插槽二提供同源时钟的时钟模块。
进一步的，插槽一的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽二的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
插槽一的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽二的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚；
插槽二的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽一的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
插槽二的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽一的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚。
进一步的，插槽一的PERST#针脚依次通过电阻R349、电阻R358连接插槽二的PERST#针脚。
进一步的，时钟模块包括时钟分路芯片、以及为时钟分路芯片提供差分时钟信号的晶体振荡器，时钟分路芯片分别连接插槽一和插槽二。
进一步的，时钟分路芯片包括8T49N004A-000NLGI芯片，该芯片的Q0管脚依次通过电阻R45、电容C27连接插槽一的REFCLK+针脚，该芯片的NQ0针脚依次通过R46针脚、电容C28连接插槽一的REFCLK-针脚，该芯片的Q1管脚依次通过电阻R50、电容C29连接插槽二的REFCLK+针脚，该芯片的NQ1针脚依次通过R51针脚、电容C30连接插槽二的REFCLK-针脚。
进一步的，电路载板上还集成有用于为插槽一和插槽二提供电能的电源模块。
相对于现有技术，本发明所述的一种PCIe接口对接装置具有以下有益效果：
(1)本发明所述的一种PCIe接口对接装置通过在电路载板上集成有插槽一和插槽二，插槽一与插槽二连接，当接口形式为金手指的PCIe板卡配置为RC设备使用时，实现上述板卡与EP板卡的对接，保证板卡的正常使用；
(2)本发明所述的一种PCIe接口对接装置解决了使用PCIe跳线连接时，配置为RC的板卡，时钟信号无法传输给EP板卡，无法实现同源时钟的问题，通过采用时钟分路芯片将两路同源时钟分别连接两组插槽，即可实现为RC板卡和EP板卡提供同源时钟；
(3)本发明所述的一种PCIe接口对接装置结构简单，安全可靠，制作成本较低，实际使用效果较好，可进行大量推广。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例所述的一种PCIe接口对接装置电路图；
图2为本发明实施例所述的插槽一和插槽二电路图；
图3为本发明实施例所述的时钟模块电路图；
图4为本发明实施例所述的电源模块电路图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
下面将参考附图并结合实施例来详细说明本发明。
请参阅图1所示，一种PCIe接口对接装置，包括电路载板，电路载板上集成设置有插槽一，以及与插槽一连接的插槽二；
电路载板上还集成设置有用于为插槽一和插槽二提供同源时钟的时钟模块；
本专利申请中的插槽一和插槽二均采用PCIe x16标准插槽(也可兼容x8，x4，x1模式)，插槽一接入可以配置为RC的PCIe板卡，插槽二接入PCIe EP板卡，插槽一和插槽二之间的高速数据收发信号通过PCB传输线交叉连接，即插槽一的HSOP/N连插槽二的HSIP/N，插槽二的HSOP/N连接插槽一的HSIP/N，实现高速数据信号互连，采用PCB传输线连接，保证连接时的阻抗连续性，保证信号质量，同时支持Gen4速率，也可兼容Gen3，Gen2，Gen1。
如图2所示，插槽一的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽二的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
插槽一的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽二的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚；
插槽二的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽一的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
插槽二的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽一的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚。
插槽一的PERST#针脚依次通过电阻R349、电阻R358连接插槽二的PERST#针脚；本方案实施时，直接将两组插槽的PERST#针脚连接起来，插槽一接入配置为RC的板卡，可以提供复位信号输出给到插槽二接入的EP设备。
如图3所示，时钟模块包括时钟分路芯片、以及为时钟分路芯片提供差分时钟信号的晶体振荡器，时钟分路芯片分别连接插槽一和插槽二，晶振振荡器输出的100MHz差分时钟信号经过时钟分路芯片分成2路同源时钟信号分别连接到2个PCIe插槽的REFCLK+/-引脚，即分别给RC和EP板卡提供同源时钟；通过将插槽一和插槽二分别连接时钟模块，解决了使用PCIe跳线连接时，配置为RC的板卡，时钟信号无法输出给EP设备，无法实现同源时钟的问题。
时钟分路芯片包括8T49N004A-000NLGI芯片，该芯片的Q0管脚依次通过电阻R45、电容C27连接插槽一的REFCLK+针脚，该芯片的NQ0针脚依次通过R46针脚、电容C28连接插槽一的REFCLK-针脚，该芯片的Q1管脚依次通过电阻R50、电容C29连接插槽二的REFCLK+针脚，该芯片的NQ1针脚依次通过R51针脚、电容C30连接插槽二的REFCLK-针脚。
如图4所示，电路载板上还集成有用于为插槽一和插槽二提供电能的电源模块，除本专利申请采用的以电源模块可对EP板卡和RC板卡进行供电外，EP板卡或RC板卡也可采用独立供电的方式，独立供电方式不再作进一步赘述。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种PCIe接口对接装置，其特征在于：包括电路载板，电路载板上集成设置有插槽一，以及与插槽一连接的插槽二；
电路载板上还集成设置有用于为插槽一和插槽二提供同源时钟的时钟模块。
2.根据权利要求1所述的一种PCIe接口对接装置，其特征在于：插槽一的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽二的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
插槽一的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽二的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚；
插槽二的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽一的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
插槽二的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽一的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚。
3.根据权利要求2所述的一种PCIe接口对接装置，其特征在于：插槽一的PERST#针脚依次通过电阻R349、电阻R358连接插槽二的PERST#针脚。
4.根据权利要求1所述的一种PCIe接口对接装置，其特征在于：时钟模块包括时钟分路芯片、以及为时钟分路芯片提供差分时钟信号的晶体振荡器，时钟分路芯片分别连接插槽一和插槽二。
5.根据权利要求4所述的一种PCIe接口对接装置，其特征在于：时钟分路芯片包括8T49N004A-000NLGI芯片，该芯片的Q0管脚依次通过电阻R45、电容C27连接插槽一的REFCLK+针脚，该芯片的NQ0针脚依次通过R46针脚、电容C28连接插槽一的REFCLK-针脚，该芯片的Q1管脚依次通过电阻R50、电容C29连接插槽二的REFCLK+针脚，该芯片的NQ1针脚依次通过R51针脚、电容C30连接插槽二的REFCLK-针脚。
6.根据权利要求1所述的一种PCIe接口对接装置，其特征在于：电路载板上还集成有用于为插槽一和插槽二提供电能的电源模块。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115097173A (zh) * 2022-08-26 2022-09-23 广东大普通信技术股份有限公司 金手指、电路板组件以及测试设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211268A (zh) * 2006-12-29 2008-07-02 微星科技股份有限公司 可通过不同接口加载启动程序以启动主板的系统及其方法
CN101923370A (zh) * 2009-06-11 2010-12-22 研祥智能科技股份有限公司 一种工控计算机
US20110289250A1 (en) * 2010-05-21 2011-11-24 Hon Hai Precision Industry Co., Ltd. Card adapter
US20120033370A1 (en) * 2010-08-06 2012-02-09 Ocz Technology Group Inc. PCIe BUS EXTENSION SYSTEM, METHOD AND INTERFACES THEREFOR
US20150046621A1 (en) * 2013-08-08 2015-02-12 Hon Hai Precision Industry Co., Ltd. Expansion card
CN107748726A (zh) * 2017-11-02 2018-03-02 郑州云海信息技术有限公司 一种gpu箱
CN215298221U (zh) * 2021-11-19 2021-12-24 北京研泓智兴科技有限责任公司 一种vpx背板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211268A (zh) * 2006-12-29 2008-07-02 微星科技股份有限公司 可通过不同接口加载启动程序以启动主板的系统及其方法
CN101923370A (zh) * 2009-06-11 2010-12-22 研祥智能科技股份有限公司 一种工控计算机
US20110289250A1 (en) * 2010-05-21 2011-11-24 Hon Hai Precision Industry Co., Ltd. Card adapter
US20120033370A1 (en) * 2010-08-06 2012-02-09 Ocz Technology Group Inc. PCIe BUS EXTENSION SYSTEM, METHOD AND INTERFACES THEREFOR
US20150046621A1 (en) * 2013-08-08 2015-02-12 Hon Hai Precision Industry Co., Ltd. Expansion card
CN107748726A (zh) * 2017-11-02 2018-03-02 郑州云海信息技术有限公司 一种gpu箱
CN215298221U (zh) * 2021-11-19 2021-12-24 北京研泓智兴科技有限责任公司 一种vpx背板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115097173A (zh) * 2022-08-26 2022-09-23 广东大普通信技术股份有限公司 金手指、电路板组件以及测试设备
CN115097173B (zh) * 2022-08-26 2022-11-22 广东大普通信技术股份有限公司 金手指、电路板组件以及测试设备

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