KR101561516B1 - Ｐｃｉ-기반 인터페이스들을 통해 ｍ-ｐｈｙ 기반 통신들을 동작, 및 관련된 케이블들, 커넥터들, 시스템들 및 방법들 - Google Patents

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Abstract

본원에 개시된 실시예들은 주변 컴포넌트 상호연결(PCI; peripheral component interconnect)-기반 인터페이스들을 통해 M-PHY 통신들을 동작하는 것을 포함한다. 관련 케이블들, 커넥터들, 시스템들, 및 방법들이 또한 개시된다. 특히, 본원에 개시된 실시예들은, PCI 커넥터들을 갖는 2개의 M-PHY 표준 준수 디바이스들이 통신할 수 있도록, M-PHY 표준 준수 신호들을 받아, 이 신호들을 PCI 준수 커넥터(및 선택적으로 케이블)를 통해 지향시킨다.

Description

ＰＣＩ-기반 인터페이스들을 통해 Ｍ-ＰＨＹ 기반 통신들을 동작, 및 관련된 케이블들, 커넥터들, 시스템들 및 방법들{OPERATING M-PHY BASED COMMUNICATIONS OVER PCI-BASED INTERFACES, AND RELATED CABLES, CONNECTORS, SYSTEMS AND METHODS}
[0001] 본 개시의 기술은 일반적으로 전자 디바이스들 사이의 통신에 사용되는 통신 인터페이스들에 관한 것이다.
[0002] 전자 디바이스들은 다양한 범위의 애플리케이션 및 용도를 지원하면서 사회 전체에 확산되었다. 디바이스들의 수와 종류가 확장함에 따라, 전자 디바이스들이 서로 통신하기 위해 증가된 요구가 존재한다. 이러한 요구에 응답하여, 다양한 프로토콜들이 제안 및 채택되었다. 많은 예들에서, 프로토콜들은 신호 레벨 및 전자 디바이스들 사이에서 통신되는 연관된 데이터 표현과 타이밍을 정의한다. 이러한 프로토콜의 예들은 미국 전기 전자 학회(IEEE)와 BLUETOOTH®에 의해 제시된 802.11 표준들과 같은 무선 통신들을 포함한다. 무선 신호 프로토콜들은 주파수 및 전력 레벨을 또한 특정할 수 있다. 이러한 프로토콜들 중 다른 프로토콜들은 유선 기반형(wire-based)이다. 프로토콜이 유선 기반형인 경우, 디바이스들 사이의 통신이 이루어지게 하기 위해 표준화된 물리적 커넥터가 요구될 수 있다. 예를 들어, 등록된 잭-11(RJ-11), RJ-14, RJ-21, RJ-45 및 RJ-49인 다양한 물리적 커넥터들이 다양한 용도 및 프로토콜에 성공적으로 사용되어 왔다.
[0003] 모바일 플랫폼 디바이스들의 증가와, 이런 디바이스들 각각의 향상된 기능과 함께, 주변 장치들 사이의 데이터 레이트들은 기하 급수적인 성장을 보였다. 이와 관련하여, 모바일 산업 프로세서 인터페이스(MIPI®) 얼라이언스는, 레인(lane) 당 10Kbps 내지 5.8 Gbps의 데이터 레이트를 정의하는 M-PHY® 물리 계층 표준을 최근 제안하였다. M-PHY 표준은 카메라, 모바일 단말용 디스플레이들, 스마트 폰들 등과 같은 모바일 애플리케이션에 최적화된다. 그러나, M-PHY 표준이 고 대역폭 능력들을 시리얼 인터페이스 기술에 제공하지만, M-PHY 규격은 의도적으로 커넥터 정의들을 회피하고 디바이스들 사이의 영구 트레이스 기반 연결(permanent trace based connection)을 지지한다. 영구 트레이스 기반 연결은 사용자가 원하는 연결들의 유연성을 제거한다.
[0004] 본 명세서에 개시된 실시예들은 주변 컴포넌트 상호연결(PCI:peripheral component interconnect) 기반 인터페이스들을 통해 M-PHY의 통신들을 동작시키는 것을 포함한다. 관련 케이블들, 커넥터들, 시스템들 및 방법들이 또한 개시된다. 특히, 본 명세서에 개시된 실시예들은 PCI-기반 커넥터를 갖는 2개의 M-PHY 표준 준수 디바이스들이 통신할 수 있도록 M-PHY 표준 준수 신호들을 받아 이들을 PCI-기반 준수 커넥터(및 선택적으로 케이블)를 통해 지향시킨다.
[0005] 이와 관련하여, 일 예시적인 실시예에서, 전자 디바이스는 M-PHY 표준을 사용하여 동작하도록 구성된다. 전자 디바이스는 M-PHY 표준을 따르는 복수의 데이터 경로들을 갖는 통신 인터페이스 및 복수의 핀들을 갖는 PCI-기반 커넥터를 포함한다. PCI-기반 커넥터의 복수의 핀들은 통신 인터페이스의 M-PHY TXDP 데이터 경로에 전기적으로 커플링되는 PETp 핀 및 통신 인터페이스의 M-PHY TXDN 데이터 경로에 전기적으로 커플링되는 PETn 핀을 포함한다. PCI-기반 커넥터의 복수의 핀들은 통신 인터페이스의 M-PHY RXDP 데이터 경로에 전기적으로 커플링되는 PERp 핀을 또한 포함한다. PCI-기반 커넥터의 복수의 핀들은 통신 인터페이스의 M-PHY RXDN 데이터 경로에 전기적으로 커플링되는 PERn 핀을 또한 포함한다.
[0006] 다른 실시예에서, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스가 제공된다. 전자 디바이스는 전자 디바이스를 다른 디바이스에 인터페이싱하기 위한 수단을 포함하며, 인터페이싱하기 위한 수단은 M-PHY 표준을 따르는 복수의 데이터 경로들을 갖는다. 전자 디바이스는 인터페이싱하기 위한 수단을 다른 디바이스에 연결하기 위한 PCI-기반 연결 수단을 또한 포함하며, PCI-기반 연결 수단은 복수의 핀들을 갖는다. PCI-기반 연결 수단의 복수의 핀들은 통신 인터페이스의 M-PHY TXDP 데이터 경로에 전기적으로 커플링되는 PETp 핀 및 통신 인터페이스의 M-PHY TXDN 데이터 경로에 전기적으로 커플링되는 PETp 핀을 포함한다. PCI-기반 연결 수단의 복수의 핀들은 통신 인터페이스의 M-PHY RXDP 데이터 경로에 전기적으로 커플링되는 PERp 핀을 또한 포함한다. PCI-기반 연결 수단의 복수의 핀들은 통신 인터페이스의 M-PHY RXDN 데이터 경로에 전기적으로 커플링되는 PERn 핀을 또한 포함한다.
[0007] 다른 실시예에서, M-PHY 표준을 이용하여 동작하도록 구성된 전자 디바이스를 제 2 디바이스에 연결하는 방법이 제공된다. 방법은, M-PHY 표준을 따르는 복수의 데이터 경로들을 제공하는 단계 및 복수의 핀들을 갖는 PCI-기반 커넥터를 제공하는 단계를 포함한다. 방법은 또한, PETp 핀을 M-PHY TXDP 데이터 경로에 전기적으로 커플링하는 단계 및 PETn 핀을 M-PHY TXDN 데이터 경로에 전기적으로 커플링하는 단계를 포함한다. 방법은 또한, PERp 핀을 M-PHY RXDP 데이터 경로에 전기적으로 커플링하는 단계 및 PERn 핀을 M-PHY RXDN 데이터 경로에 전기적으로 커플링하는 단계를 포함한다.
[0008] 다른 실시예에서, M-PHY 표준을 이용하여 동작하도록 구성된 전자 디바이스가 제공된다. 디바이스는, M-PHY 표준을 따르는 복수의 데이터 경로들을 갖는 통신 인터페이스를 포함한다. 전자 디바이스는 또한, 적어도 4개의 핀들을 갖는 PCI-기반 커넥터를 포함한다. PCI-기반 커넥터는, 통신 인터페이스의 M-PHY 전송 데이터 경로에 전기적으로 커플링하도록 구성되는 제 1의 2개의 핀들 및 통신 인터페이스의 M-PHY 수신 데이터 경로에 전기적으로 커플링하도록 구성되는 제 2의 2개의 핀들을 포함한다.
[0009] 도 1a는 호스트와 다른 디바이스 간의 예시적인 통상의 다이렉트 메이티드(direct mated) PCI(Peripheral Component Interconnect) 연결의 블록도이다.
[0010] 도 1b는 호스트와 다른 디바이스 간의 예시적인 통상의 케이블 메이티드(cable mated) PCI 연결의 블록도이다.
[0011] 도 1c는 통상의 PCI 소켓 및 카드의 투시도이다.
[0012] 도 1d는 다양한 통상의 PCI 소켓들의 투시도이다.
[0013] 도 1e는 통상의 PCI 리본 케이블의 상부 평면도이다.
[0014] 도 2는 M-PHY 표준에 대한 M-PHY 데이터 경로에 대한 PCI 커넥터의 PCI 핀들의 예시적인 맵핑을 도시하는 테이블이다.
[0015] 도 3는 M-PHY 표준 준수 전자 디바이스들의 연결을 위한 통상의 M-PHY 단일 레인 신호 경로 레이아웃의 블록도이다.
[0016] 도 4는 M-PHY 표준 데이터 경로들에 대해 PCI 커넥터의 PCI 핀들을 맵핑하기 위한 예시적인 프로세스를 도시하는 흐름도이다.
[0017] 도 5는 M-PHY 표준 신호들에 대해 PCI 커넥터의 PCI 핀들을 맵핑하는 특정 구성의 예시적인 실시예를 도시한다.
[0018] 도 6은 M-PHY 표준 신호들을 이용하도록 리퍼포징된(repurposed) 예시적인 PCIe(Peripheral Component Interconnect Express) 다이렉트 연결의 블록도이다.
[0019] 도 7은 M-PHY 표준 신호들을 이용하도록 리퍼포징된 PCIe 케이블 연결(cabled connection)의 블록도이다.
[0020] 도 8은 본원에서 개시되는 실시예들에 따른, 예시적인 프로세서-기반 전자 디바이스들 및 시스템들의 블록도이며, 이러한 예시적인 프로세서-기반 전자 디바이스들 및 시스템들 중 임의의 것은 M-PHY 표준 데이터 경로들에 맵핑된 PCI 핀들을 갖는 PCI 커넥터를 포함할 수 있다.
[0021] 이제, 도면들의 도해들을 참조하여, 본 개시의 몇 개의 예시적인 실시예들이 설명된다. 본원에서, "예시적인"이라는 단어는 "예, 경우, 또는 실례로서 기능함(serving as an example, instance, or illustration)"을 의미하도록 이용된다. 본원에서 "예시적인" 것으로서 설명되는 임의의 실시예가 반드시, 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다.
[0022] 본원에서 개시되는 실시예들은 PCI(Peripheral Component Interconnect)-기반 인터페이스들 상에서 M-PHY 통신들을 동작시키는 것을 포함한다. 관련된 케이블들, 커넥터들, 시스템들 및 방법들이 또한 개시된다. 특히, 본원에서 개시되는 실시예들은, PCI-기반 커넥터들을 갖는 2개의 M-PHY 표준 준수 디바이스들이 통신할 수 있도록, M-PHY 표준 준수 신호들을 받아, 이들을 PCI-기반 준수 커넥터(및 선택적으로 케이블)를 통해 지향시킨다.
[0023] MIPI
Figure 112015069382525-pct00001
얼라이언스(Mobile Industry Processor Interface Alliance)는 M-PHY 표준을 제안하였으며, 이러한 M-PHY 표준은 디바이스들이 어떻게 서로 통신하는 지를 상술하는 물리 계층 프로토콜이다. 하지만, MIPI
Figure 112015069382525-pct00002
얼라이언스는 지금까지(to date), M-PHY 표준을 그 표준을 따르는 특정 커넥터 타입에 대해 정의 또는 제한하지 않았으며, 여기에는(in this space) 제품들을 전개하는(deploying) 엔티티들에 대한 물리적인 커넥터들의 설계가 남아있다. 임의의 기존의 커넥터 타입을 참조하지 않으면서 이러한 물리적인 커넥터를 설계하는 것이 가능하지만, 기존의 커넥터는 본원에서 MIPI
Figure 112015069382525-pct00003
얼라이언스 M-PHY 표준의 신호 무결성(signal integrity) 및 다른 요건들을 만족시키도록 적응되는데, 즉, PCI-기반 프로토콜 준수 디바이스들에 대해 PCI-기반 커넥터가 현재 이용되고 있다. 비-제한적인 예로서, MIPI
Figure 112015069382525-pct00004
얼라이언스 M-PHY 표준에 대해 이용되도록 적응되는 PCI-기반 커넥터는 PCIe(PCI express) 커넥터일 수 있다.
[0024] PCI는, 인텔의 Architecture Development Lab에 의해 1990년대 초에 도입된 산업 표준이다. 이후 PCI 3.0이 2002년에 도입되었다. PCIe는 더 오래된(older) PCI-기반 표준들을 대체하도록 설계되었다. 처음에, 2003년에 도입되어, 표준들의 다양한 반복(iteration)들이 공개되었으며, PCIe 3.0은 2010년 11월에 이용가능하게 되었다. 2014년 또는 2015년에 예상되는 릴리스 날짜(release date)를 갖는, PCIe 4.0이 2011년 11월 29일 발표되었다. PCIe 표준은, PCIe v1.x에 대해 2.5 Gbit/s, PCIe v2.x에 대해 5.0 Gbit/s 및 PCIe v3.0에 대해 8.0 Gbit/s 까지의 전송 속도들을 갖는 PHY들을 정의한다. 통상의 PCI 3.0 표준 및 커넥터들에 대한 보다 많은 정보는, www.pcisig.com/specifications/에서, 특히 www.pcisig.com/specifications/pciexpress/에서 찾아볼 수 있으며, 이에 의해 그 내용들은 그 전체가 참조에 의해 본원에 포함된다. PCI 커넥터를 M-PHY 표준에 대해 적응시키는 실시예들을 논의하기 전에, 먼저, PCI 커넥터들이 도 1a-1e와 관련하여 논의된다.
[0025] 이와 관련하여, 도 1a는 종래의 PCI 연결(10)의 예시적인 블록도이다. 이러한 예시적인 실시예에서, PCI 연결(10)은 PCIe 3.0을 준수하고, 시스템 보드(system board)(본원에서 때때로 업스트림 서브시스템으로 지칭됨)(12) 및 애드-인 카드(add-in card)(본원에서 때때로 다운스트림 서브시스템으로 지칭됨)(14)를 포함한다. 애드-인 카드(14)는 메이티드 커넥터(16)를 통해 시스템 보드(12)에 직접적으로 플러깅된다. 시스템 보드(12)는 전송기(18), 필터링 커패시터들(20) 및 수신기(22)를 포함한다. 애드-인 카드(14)는 마찬가지로 수신기(24), 전송기(26) 및 필터링 커패시터들(28)을 갖는다. 공개된 PCI 프로토콜에 따라, 시스템 보드 전송기는 PETp 및 PETn 신호들을 애드-인 카드(14)로 전송하고, 애드-인 카드(14)는 인입하는 신호들을 각각 PERp 및 PERn 신호들로서 처리한다. 유사하게, 애드-인 카드 전송기(18)는 PETp 및 PETn 신호들을 시스템 보드(12)로 전송하고, 시스템 보드(12)는 인입하는 신호들을 각각 PERp 및 PERn 신호들로서 처리한다. 이러한 어레인지먼트(arrangement)의 비제한적인 예는 컴퓨터 마더 보드(시스템 보드(12)) 상의 PCI 포트에 삽입된 비디오 카드(애드-인 카드(14))일 수 있다.
[0026] 도 1b는 도 1a의 PCI 연결(10)과 유사한 PCI 연결(10A)을 예시한다. 그러나, 메이티드 커넥터(16) 대신에, 시스템 보드(12)는 커넥터(16A)를 포함할 수 있고, 애드-인 카드(14)는 커넥터(16B)를 포함하며, 이들 사이에는 케이블(30)이 연장된다. 시스템 보드(12) 상의 커넥터 및 케이블(30) 상의 커넥터와 함께, 커넥터(16A)는 메이티드 연결일 수 있고, 유사하게, 애드-인 카드(14) 상의 커넥터 및 케이블(30) 상의 커넥터와 함께, 커넥터(16B)는 메이티드 연결일 수 있다는 것이 인지되어야 한다. 이러한 어레인지먼트의 비제한적인 예는 PCI 케이블(케이블(30))을 통해 컴퓨터 마더 보드(시스템 보드(12))에 플러깅되는 하드 드라이브(다운스트림 서브시스템(14))일 수 있다. 예시되지 않았지만, 다른 가능성이 존재한다. 그러한 다른 가능성은, 하나의 단부에서 커넥터를 갖고 다른 단부에서 디바이스에 "하드 와이어링된" 케이블이다.
[0027] 도 1c는, PCI 3.0을 준수하는 플러그(34)를 갖는, 예시적인 종래의 메이티드 소켓(32) 및 애드-인 카드(14)의 투시도이다. 특히, 소켓(32)은 최대 82개의 전도성 엘리먼트들을 포함하고, 이들 각각은 PCI 표준에 의해 정의된 목적을 갖고 애드-인 카드(14) 상의 대응하는 전도성 엘리먼트들과 결합한다. 애드-인 카드(14)가 소켓(32)에 삽입될 때, 도 1a의 메이티드 커넥터(16)가 형성된다. PCI 표준에 의해 정의된 바와 같이, 핀들의 이름들 및 용도들은 아래에 제시된 표 1에 요약된다.
Figure 112015069382525-pct00020
Figure 112015069382525-pct00006
Figure 112015069382525-pct00007
종래의 PCI 표준-A 커넥터 핀 할당 및 메이팅 시퀀스
[0028] PCI 표준은 수년이 지났기 때문에, 업계는 도 1c에서 예시된 표준화된 플러그(34) 및 커넥터 또는 소켓(32)을 개발할 시간이 있었다. 잘-확립된 폼 팩터에 따라 PCI 준수 커넥터들을 제조할 수 있는 다수의 제조자들이 있다. 마찬가지로, 스트레스 및 휨(bend) 허용오차들 및 다른 피로도 관련 허용오차들 등이 이러한 커넥터들을 이용하는 자들에 의해 잘 이해된다. 다수의 특정한 정의들 및 요건들이 PCI 규격에서 기술되며 업계는 이러한 정의들 및 요건들을 충족시키도록 준수되었다. 본 개시는 PCIe에 초점을 뒀지만, 본 개시의 개념들이 본 개시의 진보적인 개념들로부터 벗어남 없이 다른 PCI 표준들에 따르도록 적응될 수 있다는 것이 인지되어야 한다. 마찬가지로, PCIe 내에서 조차도, PCIe의 상이한 버전들(예를 들어, PCIe 1x, PCIe 4x, PCIe 8x, 및 PCIe 16x가 모두 지원됨)이 있다. 예를 들어, 도 1d에서 예시된 바와 같이, 본 개시에 이용하기 위해 적응되는 다양한 소켓들(32A-32D)이 예시된다. 소켓(32A)은 PCIe 1x 소켓이고; 소켓(32B)은 PCI 3.0 소켓이고; 소켓(32C)은 PCIe 16x 소켓이고; 소켓(32D)은 PCI-x 소켓이다.
[0029] 도 1e는, 대응하는 플러그들 및 소켓들과 메이팅될 때 메이티드 연결들(16A 및 16B)을 발생시키는 소켓 단부(36) 및 플러그 단부(38)를 포함하는 종래의 PCIe 리본 케이블(30)을 예시한다.
[0030] 본 개시는 업계가 PCI-기반 커넥터들을 취급하며, 특히 소켓(32)(및 대응하는 플러그들)과의 익숙함(familiarity)을 이용하고 M-PHY 표준 준수 디바이스들에 이용하기 위해 이러한 커넥터들을 리퍼포징(repurposing)하는 것을 제안한다. 특히, M-PHY 표준 준수 디바이스에서 기존의 PCI-기반 커넥터의 이용은 모든 전문지식 및 PCI 커넥터와 관련하여 업계가 갖는 익숙함이, M-PHY 표준 준수 디바이스들에 그의 이용에 대한 준비 수락(ready acceptance)으로 레버리징되게 허용한다. 충분히 개발된 제조 베이스는 M-PHY 표준 준수 디바이스들로의 통합을 위한 커넥터들을 확보하는데 있어 용이함을 허용한다. 즉, M-PHY 표준 준수 디바이스들에서의 포함 준비를 위해 커넥터들의 용인가능한 제조자를 확보하는데 있어 지연이 전혀 또는 거의 없을 것이고, 기존의 제조자들 간의 경쟁은 개별 커넥터들의 비용이 합리적이 될 가능성이 있음을 의미한다. 유사하게, PCI-기반 커넥터들(그들의 다양한 치환들로)이 현재 대량(high volume)으로 제조되기 때문에, 적절한 규모의 경제로 인한 비용의 감소가 있을 수 있다.
[0031] 도 2를 참조하면, 차트(40)는 M-PHY 표준 준수 핀 이름들을 대응하는 PCI 3.0 신호에 맵핑하는 것을 예시한다. 특히, 도 2는 PCIe PIN 이름으로 라벨링된 컬럼에서, 핀들(PETp, PETn, PERp, 및 PERn)이 그 각각의 PCI 신호 용도로부터 대응하는 P-PHY 신호 용도로 리퍼포징되는 것을 예시한다. 따라서, 본 개시의 실시예들에서, 전송기 차동 쌍의 부분으로서 이용된 PETp 핀은 TXDP 신호를 위해 이용되고; PETn 핀은 TXDN 신호를 위해 이용되고; PERp 핀은 RXDP 신호를 위해 이용되고; PERn 핀은 RXDN 신호를 위해 이용된다. 여기서 제안된 PCI 표준 및 용도 둘 다에서, 핀들은 수신기 차동 쌍 및 전송기 차동 쌍에 대해 언급된 바와 같이 이용된다. 도 2의 맵핑이 단일 TX 레인 및 단일 RX 레인만을 논의하지만, PCIe 커넥터에 존재하는 차동 전송 쌍들의 수까지 구성을 복제함으로써 다수의 레인들이 이용될 수 있다.
[0032] 핀 요건들을 갖는 예시적인 종래의 M-PHY 신호 경로 레이아웃(42)이 도 3을 참조하여 제공된다. 즉, 제 1 전자 디바이스(44)는 제 2 전자 디바이스(46)에 연결된다. 제 1 전자 디바이스(44)는, 적절한 디바이스 구동기를 통해, M-PHY 표준에 따라, (때때로 인터페이싱을 위한 수단으로서 본원에서 지칭되는) 통신 인터페이스의 신호 레인들(48A, 48B)을 제어할 수 있는 (도 8에 관하여 아래에서 논의되는) 제어 시스템 또는 프로세서를 포함할 수 있다. 신호 레인(48A)은, 제 1 전자 디바이스(44)가 TXDP 및 TXDN 핀들(50A, 50B)을 통해 RXDP 및 RXDN 핀들(52A, 52B)까지 제 2 전자 디바이스(46)에 데이터를 전송하는 레인이다. 마찬가지로 제 2 전자 디바이스(46)는 TXDP 및 TXDN 핀들(54A, 54B)을 통해 RXDP 및 RXDN 핀들(56A, 56B)까지 제 1 전자 디바이스(44)에 데이터를 전송한다. 각각의 전자 디바이스(44, 46)는 각각의 레인 관리 모듈(62A, 62B)에 의해 제어되는 그 자신의 각각의 전송기(M-TX 58A, 60B) 및 수신기(M-RX 60A, 58B)를 갖는다. 레인 관리 모듈들(62A, 62B)은 하드웨어 또는 소프트웨어 또는 요구에 따라 이들 둘의 혼합일 수 있고, 링크들(70A, 70B)을 통해 제어 시스템과 통신할 수 있다. 핀들(50A, 50B, 56A, 56B)은 단일 M-포트(64)에 있을 수 있고, 제 2의 상이한 디바이스 상에 그의 존재로 인해 핀들(52A, 52B, 54A, 54B)은 제 2 M-포트(66)에 있는 것으로 정의된다.
[0033] 도 3을 계속 참조하면, 레인 관리 모듈(62A)은, PIF(peripheral interchange format) 링크(68A)를 통해 전송기(58A)와 그리고 PIF 링크(68B)를 통해 수신기(60A)와 통신할 수도 있다. 유사하게, 레인 관리 모듈(62B)은, PIF 링크(68C)를 통해 수신기(58B)와 그리고 PIF 링크(68D)를 통해 전송기(60B)와 통신할 수도 있다. 레인 관리 모듈들(62A, 62B), 링크들(70A, 70B), 전송기들(58A, 60B), 수신기들(58B, 60A), 및 PIF 링크들(68A-68D)은 M-PHY 표준에 기재되며, 관심있는 독자는 이들 엘리먼트들에 대한 더 많은 정보를 위해 그 표준으로 안내된다. 도시된 바와 같이, 제 1 전자 디바이스(44)는 제 2 전자 디바이스(46)에 직접적으로 연결된다. 명시적으로 도시되지 않았지만, 직접적인 연결이 커넥터, 케이블, 또는 결합에 의해 대체될 수 있음을 인식해야 한다. 또한, 신호들 및 레인 관리 엘리먼트들은 M-PHY 표준에 의해 정의되지만, 핀들 및 임의의 커넥터들의 어레인지먼트는 정의되지 않은 채 있다. 그러나, 도 2를 참조로 주목되는 바와 같이, PCI-기반 커넥터 또는 소켓(32)은, 커넥터 또는 소켓(32)에 대한 임의의 물리적인 변경들을 요구하지 않으면서, PETp, PETn, PERp, 및 PERn 핀들을 TXDP, TXDN, RXDP, 및 RXDN 신호들에 각각 매핑함으로써 리퍼포징될 수도 있다. 이와 관련하여, 커넥터 또는 소켓(32)은 종종 연결하기 위한 수단으로 본 명세서에서 지칭될 수도 있다.
[0034] 도 4를 참조하면, M-PHY 표준을 사용하여 동작하도록 구성된 (도 4의 전자 디바이스(44)와 같은) 제 1 전자 디바이스를 메이티드 연결, 메이티드 커넥터들을 갖는 케이블 등을 통해 (도 4의 전자 디바이스(46)와 같은) 제 2 전자 디바이스에 연결시키는 방법을 도시하는 흐름도가 제공된다. 먼저, 방법은, 전자 디바이스를 제공하고(블록(100)), 전자 디바이스에 복수의 데이터 경로들을 형성하며, 여기서, 각각의 경로는 M-PHY 표준에 따른다(블록(102)). 방법은, 복수의 핀들을 갖는 PCI-기반 커넥터(예를 들어, 플러그 또는 소켓)를 전자 디바이스에 제공한다(블록(104)). 예시적인 실시예에서, PCI-기반 커넥터는, 도 1c 및 표 1을 참조하여 상술된 PCIe 3.0에 따르는 PCI 플러그이다. 대안적인 실시예들에서, 다른 PCI 표준들이 본 발명의 교시들을 벗어나지 않으면서 사용될 수도 있다.
[0035] 도 4를 계속 참조하면, 방법은 또한, 커넥터 내의 핀들이 데이터 경로들에 전기적으로 커플링되는 것을 제공한다(블록(106)). 예시적인 실시예들에서, 핀들은, 제 1 송신 핀(예를 들어, PETp)을 M-PHY TXDP 데이터 경로에 전기적으로 커플링시키고, 제 2 송신 핀(예를 들어, PETn)을 M-PHY TXDN 데이터 경로에 전기적으로 커플링시키고, 제 1 수신 핀(예를 들어, PERp)을 M-PHY RXDP 데이터 경로에 전기적으로 커플링시키며, 제 2 수신 핀(예를 들어, PERn)을 M-PHY RXDN 데이터 경로에 전기적으로 커플링시킴으로써 매핑된다.
[0036] 도 4를 계속 참조하고, 커넥터(32) 내의 각각의 핀들에 연결된 데이터 경로들을 계속 참조하면, 전자 디바이스는 제 2 전자 디바이스(예를 들어, 제 2 디바이스(46))에 연결될 수도 있다(블록(108)). 연결 동안 또는 그 직후, 커넥터와 연관된 제어 시스템은, 삽입 검출을 수행하고(블록(110)) 그리고/또는 전력을 제 2 전자 디바이스(46)에 제공할 수도 있다(블록(112)).
[0037] PCI 커넥터 플러그 또는 소켓(32)을 사용하는 것은, 삽입 검출을 허용하며, 전력을 공급하기 위한 능력을 제 2 전자 디바이스(46)에 제공한다. 삽입 검출은, 제 1 전자 디바이스(44)가, 그가 데이터를 전송하거나 제 2 전자 디바이스(46)로부터의 데이터를 청취(listen)하도록 허용가능한 시기를 알게 한다. 유사하게, 제 2 전자 디바이스(46)는, 제 1 전자 디바이스(44)가 연결되는 것을 검출해야 한다. 다른 이점들은 또한, 삽입 검출을 통해 실현될 수도 있으며, 본 발명은 그렇게 제한되지는 않는다. 유사하게, 전력을 제 2 전자 디바이스(46)에 제공하는 것은 설계자들이 제 2 전자 디바이스에 대한 전력 코드(cord) 또는 교류 전력 소스를 제공할 필요성을 회피하게 한다. 이것이 발생하도록 허용할 다수의 가능한 구성들이 존재한다. PCI 커넥터들(플러그들, 리셉터클(receptacle)들 및/또는 케이블들)을 사용하는 3개의 예시적인 구성들이 도 5-7에 도시된다.
[0038] 이와 관련하여, 도 5를 참조하면, 제 1 전자 디바이스(44)는 시스템 보드 또는 업스트림 서브시스템으로 고려되고, 제 2 전자 디바이스(46)는 애드-인 카드 또는 다운스트림 서브시스템으로 고려된다. PCI가 시스템 보드 및 애드-인 카드(본 명세서에서 종종, 업스트림 서브시스템 및 다운스트림 서브시스템으로 지칭됨)를 정의하지만, 설명을 용이하게 하기 위해 이러한 차이가 본 발명에서는 유지되더라도, M-PHY는 이러한 차이를 만들지 않음을 유의한다. 업스트림 서브시스템(44)에서, PCIe3.0 표준에서 12 볼트 전력 신호를 제공하도록 지정되는 핀들(1-3)은, 필요하다면 동일한 기능을 선택적으로 제공할 수도 있다. 핀(4)은 접지 신호를 계속 제공한다. 핀들(5 및 6)은 선택적이지만, PCIe 표준에서 기재된 바와 같이 클록 신호를 제공할 수 있다. 핀(7)은 접지 신호를 제공한다. 핀들(8-11)은 선택적으로, 임의의 전력 뿐만 아니라 웨이크(wake) 신호를 계속 제공할 수도 있다. 핀(12)은 예비되게 유지된다. 핀(13)은 접지 신호로 유지된다. 핀들(14 및 15)은, PETp0 및 PETn0로부터 TXDP 레인 0 및 TXDN 레인 0으로 각각 리퍼포징된다. 따라서, 핀들(14 및 15)은 전송기 차동 쌍 레인 0에 대해 사용되게 유지된다. 핀들(16 및 18)은 접지에 연결되게 유지되며, 핀(17)은 선택적인 핀이다. 따라서, 핀들(14 및 15)은 M-PHY 표준의 데이터 레인들에 대해 사용된다.
[0039] 도 5를 계속 참조하면, 다운스트림 서브시스템(46)에서, 핀들(1-3)은 선택적이다. 핀(4)은 접지(GND) 핀으로 유지된다. 핀들(5-11)은 선택적이고, PCIe 표준에 따라 또는 원할 경우 다른 목적에 따라 사용될 수 있다. 핀(12)은 접지 핀으로 유지된다. 핀들(13 및 14)은 선택적이다. 핀(15)은 접지(GND) 핀으로 유지된다. 핀들(16 및 17)은, 각각 RXDP 신호 및 RXDN 신호를 전달하도록 리퍼포징된다. 핀(18)은 접지 핀으로 유지된다. PCIe 표준이 전력 프로비전 및 삽입 검출을 위해 핀들에서 구축되었기 때문에, 이러한 기능들은 원할 경우 재사용될 수 있다.
[0040] 이러한 어레인지먼트를 이용하여, 전력이 다양한 레벨들에서 제공될 수 있다. 구체적으로, 12V 전력이 핀들(1, 2, 및 3)을 사용하여 B 측에, 그리고 핀들(2 및 3)을 사용하여 A 측에 제공될 수 있다. 마찬가지로, 3.3V 전력이 핀(8)을 사용하여 B측에, 그리고 핀들(9 및 10)을 사용하여 A 측에 제공될 수 있다. 3.3V 전력이 핀(10)을 사용하여 B 측에 제공될 수 있다. 마찬가지로, 삽입이 핀(1)을 사용하여 A 측에서 지원될 수 있고, 핀들(17, 31, 48, 및 81)을 사용하여 B 측에서 지원될 수 있다(아래의 표 2 참조). M-PHY 타입 Ⅱ를 지원하는 공유 클록이 이용 가능해질 수 있다. 공유 클록은, 핀들(13 및 14) 중 하나 또는 둘 다를 사용하여 A 측에 제공될 수 있다.
[0041] 도 5는 PCIe 표준 하의 x1 커넥터(80)를 예시한다. x1 이름은, 커넥터의 길이, 및 그것이 얼마나 많은 데이터 레인들을 지원하는지(즉, 레인 0은 1 레인과 동일함)를 참조한다. 아래에 제시되는 표 2는, x16 커넥터를 통해 핀 재할당들의 전체 세트를 제공한다(아래에서 완전히 상세히 제시되는 바와 같이, x8은 8개 데이터 레인들(0-7)을 지원하고, x16은 16개 데이터 레인들(0-15)을 지원한다).
PCIe
핀 번호		 커넥터 측 B - 업스트림 서브시스템 커넥터 측 A - 다운스트림 서브시스템
PCIe
핀 이름		 PCIe
핀 설명		 ("시스템 보드"에서의) M-PHY 용도
 PCIe
핀 이름		 PCIe
핀 설명		 ("시스템 보드"에서의) M-PHY 용도
1 +12V 12V 전력 선택적 PRSNT1# 핫-플러그 존재 검출 선택적
2 +12V 12V 전력 +12V 12V 전력
3 +12V 12V 전력 +12V 12V 전력
4 GND 접지 접지 GND 접지 접지
5 SMCLK SMBus 클록 선택적 JTAG2 TCK 선택적
6 SMDAT SMBus 데이터 JTAG3 TDI
7 GND 접지 접지 JTAG4 TDO
8 +3.3V 3.3V 전력 선택적 JTAG5 TMS
9 JTAG1 TRST# +3.3V 3.3V 전력
10 3.3Vaux 3.3V 보조 전력 +3.3V 3.3V 전력
11 WAKE# 링크 반응에 대한 신호 PERST# 펀더멘털 리셋
기계적 키
12 RSVD 예비됨 예비됨 GND 접지 접지
13 GND 접지 접지 REFCLK+ 기준 클록 (차동 쌍) 선택적
14 PETp0 전송기 차동 쌍, 레인 0 TXDP, 레인 0 REFCLK-
15 PETn0 TXDN, 레인 0 GND 접지 접지
16 GND 접지 접지 PERp0 수신기 차동 쌍, 레인 0 RXDP, 레인 0
17 PRSNT2# 핫-플러그 존재 검출 선택적 PERn0 RXDN, 레인 0
18 GND 접지 접지 GND 접지 접지
x1 커넥터의 단부
19 PETp1 전송기 차동 쌍, 레인 1 TXDP, 레인 1 RSVD 예비됨 예비됨
20 PETn1 TXDN, 레인 1 GND 접지 접지
21 GND 접지 접지 PERp1 수신기 차동 쌍, 레인 1 RXDP, 레인 1
22 GND 접지 접지 PERn1 RXDN, 레인 1
23 PETp2 전송기 차동 쌍, 레인 2 TXDP, 레인 2 GND 접지 접지
24 PETn2 TXDN, 레인 2 GND 접지 접지
25 GND 접지 접지 PERp2 수신기 차동 쌍, 레인 2 RXDP, 레인 2
26 GND 접지 접지 PERn2 RXDN, 레인 2
27 PETp3 전송기 차동 쌍, 레인 3 TXDP, 레인 3 GND 접지 접지
28 PETn3 TXDN, 레인 3 GND 접지 접지
29 GND 접지 접지 PERp3 수신기 차동 쌍, 레인 3 RXDP, 레인 3
30 RSVD 예비됨 예비됨 PERn3 RXDN, 레인 3
31 PRSNT2# 핫-플러그 존재 검출 선택적 GND 접지 접지
32 GND 접지 접지 RSVD 예비됨 예비됨
x4 커넥터의 단부
33 PETp4 전송기 차동 쌍, 레인 4 TXDP, 레인 4 RSVD 예비됨 예비됨
34 PETn4 TXDN, 레인 4 GND 접지 접지
35 GND 접지 접지 PERp4 수신기 차동 쌍, 레인 4 RXDP, 레인 4
36 GND 접지 접지 PERn4 RXDN, 레인 4
37 PETp5 전송기 차동 쌍, 레인 5 TXDP, 레인 5 GND 접지 접지
38 PETn5 TXDN, 레인 5 GND 접지 접지
39 GND 접지 접지 PERp5 수신기 차동 쌍, 레인 5 RXDP, 레인 5
40 GND 접지 접지 PERn5 RXDN, 레인 5
41 PETp6 전송기 차동 쌍, 레인 6 TXDP, 레인 6 GND 접지 접지
42 PETn6 TXDN, 레인 6 GND 접지 접지
43 GND 접지 접지 PERp6 수신기 차동 쌍, 레인 6 RXDP, 레인 6
44 GND 접지 접지 PERn6 RXDN, 레인 6
45 PETp7 전송기 차동 쌍, 레인 7 TXDP, 레인 7 GND 접지 접지
46 PETn7 TXDN, 레인 7 GND 접지 접지
47 GND 접지 접지 PERp7 수신기 차동 쌍, 레인 7 RXDP, 레인 7
48 PRSNT2# 핫-플러그 존재 검출 선택적 PERn7 RXDN, 레인 7
49 GND 접지 접지 GND 접지 접지
x8 커넥터의 단부
50 PETp8 전송기 차동 쌍, 레인 8 TXDP, 레인 8 RSVD 예비됨 예비됨
51 PETn8 TXDN, 레인 8 GND 접지 접지
52 GND 접지 접지 PERp8 수신기 차동 쌍, 레인 8 RXDP, 레인 8
53 GND 접지 접지 PERn8 RXDN, 레인 8
54 PETp9 전송기 차동 쌍, 레인 9 TXDP, 레인 9 GND 접지 접지
55 PETn9 TXDN, 레인 9 GND 접지 접지
56 GND 접지 접지 PERp9 수신기 차동 쌍, 레인 9 RXDP, 레인 9
57 GND 접지 접지 PERn9 RXDN, 레인 9
58 PETp10 전송기 차동 쌍, 레인 10 TXDP, 레인 10 GND 접지 접지
59 PETn10 TXDN, 레인 10 GND 접지 접지
60 GND 접지 접지 PERp10 수신기 차동 쌍, 레인 10 RXDP, 레인 10
61 GND 접지 접지 PERn10 RXDN, 레인 10
62 PETp11 전송기 차동 쌍, 레인 11 TXDP, 레인 11 GND 접지 접지
63 PETn11 TXDN, 레인 11 GND 접지 접지
64 GND 접지 접지 PERp11 수신기 차동 쌍, 레인 11 RXDP, 레인 11
65 GND 접지 접지 PERn11 RXDN, 레인 11
66 PETp12 전송기 차동 쌍, 레인 12 TXDP, 레인 12 GND 접지 접지
67 PETn12 TXDN, 레인 12 GND 접지 접지
68 GND 접지 접지 PERp12 수신기 차동 쌍, 레인 12 RXDP, 레인 12
69 GND 접지 접지 PERn12 RXDN, 레인 12
70 PETp13 전송기 차동 쌍, 레인 13 TXDP, 레인 13 GND 접지 접지
71 PETn13 TXDN, 레인 13 GND 접지 접지
72 GND 접지 접지 PERp13 수신기 차동 쌍, 레인 13 RXDP, 레인 13
73 GND 접지 접지 PERn13 RXDN, 레인 13
74 PETp14 전송기 차동 쌍, 레인 14 TXDP, 레인 14 GND 접지 접지
75 PETn14 TXDN, 레인 14 GND 접지 접지
76 GND 접지 접지 PERp14 수신기 차동 쌍, 레인 14 RXDP, 레인 14
77 GND 접지 접지 PERn14 RXDN, 레인 14
78 PETp15 전송기 차동 쌍, 레인 15 TXDP, 레인 15 GND 접지 접지
79 PETn15 TXDN, 레인 15 GND 접지 접지
80 GND 접지 접지 PERp15 수신기 차동 쌍, 레인 15 RXDP, 레인 15
81 PRSNT2# 핫-플러그 존재 검출 선택적 PERn15 RXDN, 레인 15
82 RSVD 예비됨 예비됨 GND 접지 접지
x16 커넥터의 단부
다양한 사이즈의 커넥터들에 대한 예시적 PCIe - M-PHY 맵핑
[0042] M-PHY 프로토콜의 데이터 레인들로의 PCIe, PETp, PETn, PERp 및 PERn의 리퍼로징은 다양한 크기의 커넥터들의 맵핑에 공통적이다. 단지 PCIe 맵핑이 도시되었지만, 유사한 리퍼포징이 다른 PCI 표준들에 대해 수행될 수 있다는 것이 이해되어야 한다.
[0043] 도 6은 2개의 M-PHY 디바이스들을 연결시키기 위해 PCIe를 이용하는 예시적 다이렉트 커플링(90)의 개략도를 예시한다. 특히, 업스트림 서브시스템 또는 시스템 보드(44)는 메이티드 커넥터(16)를 통해 다운스트림 서브시스템 또는 애드-인 카드(46)에 커플링된다. M-PHY 신호들은 그들 각각의 PCIe 핀들 상에서 전달되는 것으로 도시된다(예를 들어, TXDP는 PETp 핀 상의 시스템 보드(44)로부터 나오고, TXDN은 PETn 핀 상에서 나오며, RXDP는 PERp 핀 상에서 수신되고, RXDN은 PERn 핀 상에서 수신된다). 오직 단일 데이터 레인이 도시되어 있지만, x8 또는 x16 커넥터의 이용에 의해, 더 많은 데이터 레인들이 유사하게 리퍼포징된 핀들에 이용될 수 있다는 것이 인식되어야 한다.
[0044] 도 7은 2개의 M-PHY 디바이스들(44, 46)의 예시적 커플링(95)의 개략도이며, 도 6에서는 다이렉트 연결이 존재한 반면, 이 예에서는, 이들이 PCIe 케이블(30)에 의해 연결된다. 다시, 케이블(30)은 도 1b를 참조하여 위에서 설명된 메이티드 커넥터들(16A, 16B)을 이용하여 커플링되고, PETp, PETn, PERp 및 PERn 핀들은 앞서 설명된 바와 같이, TXDP, TXDN, RXDP 및 RXDN 신호들을 전달하도록 리퍼포징된다. 도 6 및 도 7은 커패시터들(20, 28)이 생략되었지만, 이들은, 원한다면, 포함될 수 있다는 점이 주목된다. PCIe PHY들이 커넥터들 및 케이블들을 지원하도록 설계된다는 점이 주목되어야 한다. M-PHY는 짧은 상호연결 거리들(예를 들어, < 10 cm, 그러나 양호한 품질 상호연결에 있어서는 최대 1 m까지 연장가능함)에 최적화된다. PCIe 커넥터들 및 케이블들을 이용하는 것은 차동 삽입 손실(differential insertion loss)을 증가시키고, 신호 무결성을 감소시킬 수 있다. 그러나, 케이블 길이 및 품질에 대한 주의는 M-PHY 신호 요건들이 충족됨을 보장한다.
[0045] 위의 논의는 주로 PCIe 3.0에 초점을 뒀지만, 다른 PCI 표준들이 명백하게 고려된다. PCIe 미니 카드 커넥터와 같은 이 대안적 표준들의 이용은 커플링되는 디바이스들의 공간 제약들 또는 다른 고려사항들에 의존할 수 있다. 아래의 표 3은 PCIe 미니 카드 커넥터에 대한 핀 맵을 제공한다.
PCIe
핀 번호		 PCIe
핀 이름		 PCIe
핀 설명		 ("시스템 보드"에서의) M-PHY 용도
 PCIe
핀 번호		 PCIe
핀 이름		 PCIe
핀 설명		 "시스템 보드"에서의) M-PHY 용도
76-핀 커넥터의 단부
75 GND 접지 접지 76 MLDIR 디스플레이포트
데이터 인터페이스
방향		 선택적
73 ML0p 디스플레이포트 메인 링크, 쌍 0 선택적: TX 또는 RX 레인 74 GND 접지 접지
71 ML0n 72 GND 접지 접지
69 GND 접지 접지 70 ML1p 디스플레이포트 메인 링크, 쌍 1 선택적: TX 또는 RX 레인
67 GND 접지 접지 68 ML1n
65 ML2p 디스플레이포트 메인 링크, 쌍 2 선택적: TX 또는 RX 레인 66 GND 접지 접지
63 ML2n 64 GND 접지 접지
61 GND 접지 접지 62 ML3p 디스플레이포트 메인 링크, 쌍 3 선택적: TX 또는 RX 레인
59 GND 접지 접지 60 ML3n
57 AUXp 디스플레이포트 보조 채널 선택적: TX 또는 RX 레인 58 GND 접지 접지
55 AUXn 56 GND 접지 접지
53 DMC# 존재하는 디스플레이-미니 카드 선택적 54 HPD 디스플레이포트 Hot Plug 검출 선택적
기계적 키/ 52-핀 커넥터의 단부
51 W_DISABLE2# 무선 디스에이블 #2 선택적 52 +3.3Vaux 3.3V 보조 전력 선택적
49 예비됨 예비됨 예비됨 50 GND 접지 접지
47 예비됨 예비됨 48 +1.5V 1.5V 전력 선택적
45 예비됨 예비됨 46 LED_WPAN# LED 표시자들 선택적
43 GND 접지 접지 44 LED_WLAN#
41 +3.3Vaux 3.3V 보조 전력 선택적 42 LED_WWAN#
39 +3.3Vaux 3.3V 보조 전력 40 GND 접지 접지
37 GND 접지 접지 38 USB_D+ USB2.0 차동 쌍 선택적
35 GND 접지 접지 36 USB_D-
33 PETp0 전송기 차동 쌍, 레인 0 TXDP, 레인 0 34 GND 접지 접지
31 PETn0 TXDN, 레인 0 32 SMB_DATA SMBus 데이터 선택적
29 GND 접지 접지 30 SMB_CLK SMBus 클럭
27 GND 접지 접지 28 +1.5V 1.5V 전력
25 PERp0 수신기 차동 쌍, 레인 0 RXDP, 레인 0 26 GND 접지 접지
23 PERn0 RXDN, 레인 0 24 +3.3Vaux 3.3V 보조 전력 선택적
21 GND 접지 접지 22 PERST# 기능적 리셋
19 UIM_IC_DP 칩-간 USB 데이터 라인들 선택적 20 W_DISABLE1# 무선 디스에이블 #1
17 UIM_IC_DM 18 GND 접지 접지
기계적 키
15 GND 접지 접지 16 UIM_SPU UIM SPU 선택적
13 REFCLK+ 기준 클럭 선택적 14 UIM_RESET UIM 리셋
11 REFCLK- 12 UIM_CLK UIM 클럭
9 GND 접지 접지 10 UIM_DATA UIM 데이터
7 CLKREQ# 기준 클럭 요청 선택적 8 UIM_PWR UIM 전력
5 COEX2 무선 공존 #2 6 1.5V 1.5V 전력 선택적
3 COEX1 무선 공존 #2 4 GND 접지 접지
1 WAKE# 링크 반응에 대한 신호 2 3.3Vaux 3.3V 보조 전력 선택적
M-PHY에 대한 예시적 PCIe 미니 카드 커넥터 핀 맵핑
[0046] 미니 카드 커넥터의 리퍼포징은 M-PHY 타입 I 또는 타입 II가 이용될 수 있게 한다. 미니 카드가 52개의 핀들을 가지면, 단일 TX 및 RX 레인이 가능하다. 미니 카드가 76개의 핀들을 가지고, 디스플레이 포트 피처들(display port features)이 이용되지 않으면, 최대 5개의 추가 TX 또는 RX 레인들이 표 3에서의 "선택적: TX 또는 RX 레인" 표기에 의해 기술된 바와 같이 지원될 수 있다. 1.5V 전력은 핀들 6, 28 및 48에서 이용가능하다. 마찬가지로, 3.3 V 보조 전력은 핀들 2, 24, 39, 41 및 52에서 이용가능하다. 시스템 보드에서 삽입 검출이 필요하면, 적어도 하나의 전압 레벨의 전력의 프로비전은 삽입을 검출하는데 이용될 수 있다. 애드-인 카드 상에서 삽입 검출이 필요하면, 선택적으로 마킹된 핀(이와 다르게는 이용되지 않음)(예를 들어, 76 핀 커넥터에서의 핀 54)은 공지된 전위(예를 들어, GND 또는 1.5V 전력 또는 3.3V 전력 중 하나)를 갖는 핀에 연결될 수 있다. 실제로, 메이팅 시, 시스템 보드는, 특정 핀이 선택되고 공지된 전위로 세팅됨을 검출한다. 이것은 애드-인 카드가 연결되었음을 표시한다. 애드-인 카드는 단지, 삽입을 검출하기 위해 그가 전력 핀들을 통해 전력을 수신하고 있는지를 검출한다. 핀들 11 및 13은, 원한다면, 공유된 클럭을 지원한다.
[0047] PCIe 미니 카드 커넥터 대신에, PCI 익스프레스 외부 케이블링 어레인지먼트가 또한 사용될 수 있다. 그러한 어레인지먼트에 대한 x1 커넥터의 맵핑이 아래에서 표 4에 제시된다.
PCIe 핀 번호 PCIe 신호 PCIe 신호 설명 M-PHY 용도
A1 PERn0 수신기 차동 쌍
 RXDP
A2 PERp0 RXDN
A3 RSVD 예비됨 (와이어 없음) 예비됨
A4 SB_RTN 측파대 신호들에 대한 신호 리턴


선택적임
A5 CREFCLKn 기준 클록
A6 CREFCLKp
A7 PWR_RTN +3.3V 전력에 대한 리턴 (와이어 없음)
A8 CPERST# 케이블 플랫폼 리셋
A9 GND 접지 기준, 전송기 레인 접지 기준, 전송기 레인
B1 GND 접지 기준, 수신기 레인 접지 기준, 수신기 레인
B2 RSVD 예비됨 (와이어 없음)
선택적임
B3 CWAKE# 전력 관리 웨이크(wake) 신호
B4 CPRSNT# 케이블 및 다운스트림 시스템 검출
B5 GND 접지 기준, 기준 클록 접지 기준, 기준 클록
B6 PWR +3.3V 전력 (와이어 없음) 선택적임
B7 CPWRON 업스트림 시스템 전력이 유효함을 통지
B8 PETn0 전송기 차동 쌍
 TXDP
B9 PETp0 TXDN
예시적인 PCI 익스프레스 외부 케이블링-M-PHY 맵핑
[0048] 위의 표 4에서 '와이어 없음(no wire)'으로 설명된 신호들은 케이블(30) 내부에 전도체를 갖지 않으며, 이는, 이들이 실제로 케이블(30)을 횡단(go across)하지 않는다는 것을 의미한다는 것을 유의한다. 이러한 맵핑 어레인지먼트는, 단일 TX 레인 및 단일 RX 레인을 갖는, M-PHY 타입 I 및 타입 II를 지원한다. 이전의 예들과 다르게, 이러한 어레인지먼트는 전력 전달을 위해 설계되지 않는다. 삽입 검출이 요구되는 경우에, 위의 표 4에서 나열된 선택적인 핀들이 사용될 수 있다. 예를 들어, 핀 B4에서의 신호 CPRSNT#는, 다운스트림을 검출하기 위해 사용될 수 있다. 공유된 클록이 이용가능하게 될 수 있고, M-PHY 타입 II를 지원할 수 있다. 공유된 클록은 핀들 A5 및 A6 중 하나 또는 둘 모두를 사용하여 제공될 수 있다. 위에서 암시된 바와 같이, 이는, x4, x8, 및 x16 커넥터들 및 케이블들로 확장될 수 있다.
[0049] PCI 스타일 커넥터의 다른 예시적인 재사용은, 익스프레스카드 커넥터 폼 팩터의 사용을 포함한다. 익스프레스카드 모듈은, PCIe 및 USB 기술들에 기초한 작은 모듈식 애드-인 카드이다. 2개의 표준 모듈 폼 팩터들: 익스프레스카드/34 및 익스프레스카드/54이 정의되며, 이들 모두는 동일한 I/O 체계들(schemes)을 사용한다. 핀들의 맵핑은 아래의 표 5에서 제시된다.
익스프레스카드 핀 번호 익스프레스카드 신호 익스프레스카드 신호 설명 M-PHY 용도
26 GND 접지 접지
25 PETp0/SSTX+ 전송기 차동 쌍
 TXDP
24 PETn0/SSTX- TXDN
23 GND 접지 접지
22 PERp0/SSRX+ 수신기 차동 쌍
 RXDP
21 PERn0/SSRX- RXDN
20 GND 접지 접지
19 CREFCLKn 기준 클록
 선택적임
18 CREFCLKp
17 CPPE# PCIe 모듈 검출 선택적임
16 CLKREQ# PCIe 클록 요청
15 +3.3V +3.3 전력
14 +3.3V +3.3 전력
13 PERST# PCIe 기능 리셋
12 +3.3VAUX +3.3 보조 전력
11 WAKE# PCIe 웨이크 신호
10 +1.5V +1.5 전력
9 +1.5V +1.5 전력
8 SMBDATA SMB 데이터
7 SMBCLK SMB 클록
6 RESERVED 예비됨 연결되지 않음
5 USB3# USB3.0 인터페이스 검출 선택적임
4 CPUSB# USB 모듈 검출
3 USBD+ USB2.0 데이터 인터페이스
2 USBD-
1 GND 접지 접지
예시적인 익스프레스카드-M-PHY 맵핑
[0050] 표 5에서 제시된 어레인지먼트는, 단일 TX 레인 및 단일 RX 레인을 갖는, M-PHY 타입 I 및 타입 II를 지원한다. 핀들 9 및 10을 사용하여, 1.5V 전력으로 전력이 공급될 수 있다. 핀들 14 및 15를 사용하여, 3.3V 전력으로 전력이 공급될 수 있고, 핀 12를 사용하여, 3.3V 보조 전력으로 전력이 공급될 수 있다. 삽입 검출이 요구되는 경우에, 선택적인 것으로 마킹된 핀이, 위에서 설명된 바와 같이 검출되는 알려진 전압 신호를 제공하기 위해, 리퍼포징될 수 있다. 핀들 18 및 19 중 하나 또는 둘 모두를 사용하여, 공유된 클록이, M-PHY 타입 II를 위해 공급될 수 있다.
[0051] 본 개시가, PCI 표준으로부터 M-PHY 용도로, 특정한 핀들을 리퍼포징하는 것에 초점을 뒀지만, PCI-기반 커넥터 상의 임의의 핀들이, 전송기 및 수신기 차동 쌍을 전달하기 위해 리퍼포징될 수 있다는 것이 유의되어야 한다. 설계 선택 상, PCI-기반 커넥터로부터의 전송기 및 수신기 차동 쌍들을, M-PHY 사용 하에서 전송기 및 수신기 차동 쌍들로서 작용하도록 리퍼포징하는 것이 더 타당하다. 마찬가지로, 다수의 경우들에서, M-PHY 사용에서의 PCI-기반 핀들의 목적을 보존하는 것이 타당하다. 예를 들어, 접지 연결부를 접지 연결부로서 보존하는 것이 타당하다. 마찬가지로, PCI-기반 시스템 하에서 전력 핀들로서 지정된 핀들은, M-PHY 시스템에서 전력 핀들로서 보존될 수 있다. 핀 기능의 그러한 보존은, 상호운용성(interoperability)을 촉진하고, 하나의 시스템에 친숙한 설계자들이, 리퍼포징된 시스템에서의 핀 레이아웃들에 쉽게 적응하게 허용한다.
[0052] 기술이 진화함에 따라, PCI 표준을 반포하는 단체(PCI-SIG)가 표준에 대한 업데이트들을 제공한다는 것이 인식되어야 한다. 예를 들어, 완결되지 않았지만, 모바일 Add-In 카드들을 위해 이용될 차세대의 폼 팩터에 대한 PCI-NGFF(PCI-Next Generation Form Factor)라는 코드명의 현재의 계획들이 존재한다. PCI-NGFF는 미니 카드(Mini Card) 및 반 미니 카드(Half Mini Card)로부터 더 작은 폼 팩터로의, 크기 및 부피 양쪽 모두에 있어서의 자연적 트랜지션으로서 설명된다. 그러나, 이러한 차세대 커넥터는 여전히, 많은 동일한 데이터 경로들 및 핀 레이아웃들을 정의한다. 본원은 또한, 이러한 유망한 PCI-기반 폼 팩터들에 적용가능하다. 따라서, 본 명세서에서 이용되는 바와 같은 "PCI-기반"은, PCI(peripheral component interconnect) 개념에 기초하는 표준군(the family of standards)에 대해 PCI-SIG에 의해 정의된 모든 현재의 그리고 미래의 폼 팩터들을 포함한다.
[0053] 본 명세서에 개시된 실시예들에 따른, PCI 인터페이스 및 관련된 디바이스들, 시스템들, 및 방법들을 통한 M-PHY 통신 프로토콜의 동작은, 임의의 프로세서-기반 디바이스에 제공 또는 통합될 수 있다. 그 예들은, 제한 없이, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 로케이션 데이터 유닛, 이동 로케이션 데이터 유닛, 모바일폰, 셀룰러폰 또는 스마트폰, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함한다.
[0054] 이와 관련하여, 도 8은, 도 1c에 예시된 커넥터 소켓(32)(또는 다른 PCI 준수 플러그 또는 리셉터클)을, 그에 적용된 (앞서 제시된 구성들 또는 상이한 플러그 또는 리셉터클에 대해 맞춤조정된 다른 필적하는 구성들 중 임의의 구성에서) 도 2의 맵핑과 함께 이용할 수 있는 프로세서-기반 시스템(170)의 예를 예시한다. 제어기(200)는 예시된 바와 같은 레인 관리 모듈(62A)과 연동(interoperate)된다. 이러한 예에서, 프로세서-기반 시스템(170)은, 하나 또는 그 초과의 프로세서들(174)을 각각 포함하는 하나 또는 그 초과의 CPU(central processing unit)들(172)을 포함한다. CPU(들)(172)는 마스터 디바이스일 수 있다. CPU(들)(172)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 프로세서(들)(174)에 커플링되는 캐시 메모리(176)를 가질 수 있다. CPU(들)(172)는 시스템 버스(180)에 커플링되고, 프로세서-기반 시스템(170)에 포함된 마스터 디바이스들 및 슬레이브 디바이스들과 상호커플링될 수 있다. 시스템 버스(180)는 버스 상호연결부일 수 있다. 잘 알려진 바와 같이, CPU(들)(172)는 시스템 버스(180)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예를 들어, CPU(들)(172)는 슬레이브 디바이스의 예로서 메모리 제어기(168(N))에 버스 트랜잭션 요청들을 통신할 수 있다. 도 8에 예시되지 않았지만, 다수의 시스템 버스들(180)이 제공될 수 있고, 각각의 시스템 버스(180)는 상이한 패브릭(fabric)을 구성한다.
[0055] 다른 마스터 및 슬레이브 디바이스들이 시스템 버스(180)에 연결될 수 있다. 도 8에 예시된 바와 같이, 이러한 디바이스들은, 예들로서, 메모리 시스템(182), 하나 또는 그 초과의 입력 디바이스들(184), 하나 또는 그 초과의 출력 디바이스들(186), 하나 또는 그 초과의 네트워크 인터페이스 디바이스들(188), 및 하나 또는 그 초과의 디스플레이 제어기들(190)을 포함할 수 있다. 입력 디바이스(들)(184)는, 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나, 이에 한정되지 않음) 임의의 유형의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(186)는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하는(그러나, 이에 한정되지 않음) 임의의 유형의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(188)는 네트워크(192)로의 그리고 네트워크(192)로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스들일 수 있다. 네트워크(192)는 유선 또는 무선 네트워크, 개인 또는 공공 네트워크, LAN(local area network), WLAN(wide local area network), 및 인터넷을 포함하는(그러나, 이에 한정되지 않음) 임의의 유형의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(188)는 임의의 유형의 원하는 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템(182)은 하나 또는 그 초과의 메모리 유닛들(193(0-N))을 포함할 수 있다. 아비터(arbiter)가, 예를 들어, 메모리 시스템(182)에 제공된 메모리 유닛들(193(0-N))과 같은, 시스템 버스(180)에 커플링되는 마스터 및 슬레이브 디바이스들과 시스템 버스(180) 사이에 제공될 수 있다.
[0056] CPU(들)(172)는 또한, 하나 또는 그 초과의 디스플레이들(194)에 전송된 정보를 제어하기 위해 시스템 버스(180)를 통해 디스플레이 제어기(들)(190)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(190)는 하나 또는 그 초과의 비디오 프로세서들(196)을 통해 디스플레이될 정보를 디스플레이(들)(194)에 전송하고, 하나 또는 그 초과의 비디오 프로세서들(196)은 정보가 디스플레이(들)(194)에 적절한 포맷으로 디스플레이되도록 프로세싱한다. 디스플레이(들)(194)는, CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이 등을 포함하는(그러나, 이에 한정되지 않음) 임의의 유형의 디스플레이를 포함할 수 있다.
[0057] CPU(들)(172) 및 디스플레이 제어기(들)(190)는 시스템 버스(180)를 통해 아비터에 메모리 액세스 요청들을 하기 위해 마스터 디바이스들로서 동작할 수 있다. CPU(들)(172) 및 디스플레이 제어기(들)(190) 내에서의 상이한 쓰레드들(threads)이 아비터에 요청들을 할 수 있다.
[0058] 당업자들은, 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터-판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 결합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 본 명세서에 설명된 아비터(arbiter)들, 마스터 디바이스들, 및 슬레이브 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC), 또는 IC 칩에서 이용될 수도 있다. 본 명세서에 기재된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있으며, 임의의 타입의 원하는 정보를 저장하도록 구성될 수도 있다. 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 개시의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0059] 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 프로세서, DSP, 주문형 집적회로(ASIC), FPGA 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어 DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다.
[0060] 본 명세서에 기재된 실시예들은 하드웨어, 및 하드웨어에 저장된 명령들로 구현될 수도 있으며, 예를 들어, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래밍가능 ROM(EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC은 원격 스테이션에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국, 또는 서버 내의 별개의 컴포넌트들로서 상주할 수도 있다.
[0061] 본 명세서의 예시적인 실시예들 중 임의의 실시예에서 설명된 동작 단계들은 예들 및 설명을 제공하기 위해 설명됨을 또한 유의한다. 설명된 동작들은 예시된 시퀀스들 이외에 다수의 상이한 시퀀스들로 수행될 수도 있다. 또한, 단일 동작 단계로 설명된 동작들은 실제로, 다수의 상이한 단계들로 수행될 수도 있다. 부가적으로, 예시적인 실시예들에서 설명된 하나 또는 그 초과의 동작 단계들은 결합될 수도 있다. 흐름도 도면들에서 도시된 동작 단계들이, 당업자에게 용이하게 명백할 바와 같이 다수의 상이한 변형들을 겪을 수도 있음을 이해할 것이다. 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 기술 및 기법을 사용하여 표현될 수도 있음을 또한 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수도 있다.
[0062] 본 개시의 이전 설명은 임의의 당업자가 본 개시를 사용 또는 실시할 수 있도록 제공된다. 본 개시에 대한 다양한 변형들이 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 개시의 사상 또는 범위를 벗어나지 않으면서 다른 변경들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (20)

  1. M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스로서,
    상기 M-PHY 표준을 따르는 복수의 데이터 경로들을 갖는 통신 인터페이스; 및
    복수의 핀들을 갖는 PCI-기반 커넥터를 포함하고,
    상기 복수의 핀들은,
    상기 통신 인터페이스의 M-PHY TXDP 데이터 경로에 전기적으로 커플링되는 PETp 핀;
    상기 통신 인터페이스의 M-PHY TXDN 데이터 경로에 전기적으로 커플링되는 PETn 핀;
    상기 통신 인터페이스의 M-PHY RXDP 데이터 경로에 전기적으로 커플링되는 PERp 핀; 및
    상기 통신 인터페이스의 M-PHY RXDN 데이터 경로에 전기적으로 커플링되는 PERn 핀을 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 핀들 중 다른 핀들은 삽입 검출을 허용하도록 구성되는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  3. 제 1 항에 있어서,
    상기 복수의 핀들 중 다른 핀들은 상기 다른 핀들을 통해 전력을 제공하도록 구성되는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 핀들 중 다른 핀들은 상기 다른 핀들을 통해 추가적인 데이터 채널을 제공하도록 구성되는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  5. 제 1 항에 있어서,
    상기 PCI-기반 커넥터는 PCIe 3.0 표준을 따르는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  6. 제 1 항에 있어서,
    상기 PCI-기반 커넥터는 플러그, 소켓, 및 케이블을 갖는 플러그로 이루어진 그룹으로부터 선택된 엘리먼트를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  7. 제 1 항에 있어서,
    상기 전자 디바이스는 반도체 다이에 통합되는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  8. 제 1 항에 있어서,
    셋톱박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 로케이션 데이터 유닛, 이동 로케이션 데이터 유닛, 모바일 폰, 셀룰러 폰, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 및 휴대용 디지털 비디오 플레이어로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하고,
    상기 디바이스에 상기 전자 디바이스가 통합되는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  9. M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스로서,
    상기 전자 디바이스를 다른 디바이스에 인터페이싱하기 위한 수단 ― 상기 인터페이싱하기 위한 수단은 상기 M-PHY 표준을 따르는 복수의 데이터 경로들을 가짐 ―; 및
    상기 인터페이싱하기 위한 수단을 다른 디바이스에 연결하기 위한 PCI-기반 연결 수단을 포함하고,
    상기 PCI-기반 연결 수단은 복수의 핀들을 갖고,
    상기 복수의 핀들은,
    상기 인터페이싱하기 위한 수단의 M-PHY TXDP 데이터 경로에 전기적으로 커플링되는 PETp 핀;
    상기 인터페이싱하기 위한 수단의 M-PHY TXDN 데이터 경로에 전기적으로 커플링되는 PETn 핀;
    상기 인터페이싱하기 위한 수단의 M-PHY RXDP 데이터 경로에 전기적으로 커플링되는 PERp 핀; 및
    상기 인터페이싱하기 위한 수단의 M-PHY RXDN 데이터 경로에 전기적으로 커플링되는 PERn 핀을 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  10. 제 9 항에 있어서,
    상기 인터페이싱하기 위한 수단은 통신 인터페이스를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  11. 제 9 항에 있어서,
    상기 PCI-기반 연결 수단은 PCI-기반 커넥터를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  12. 제 9 항에 있어서,
    상기 PCI-기반 연결 수단은 PCIe 커넥터를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  13. M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스를 제 2 디바이스에 연결하는 방법으로서,
    상기 M-PHY 표준을 따르는 복수의 데이터 경로들을 제공하는 단계;
    복수의 핀들을 갖는 PCI-기반 커넥터를 제공하는 단계;
    PETp 핀을 M-PHY TXDP 데이터 경로에 전기적으로 커플링하는 단계;
    PETn 핀을 M-PHY TXDN 데이터 경로에 전기적으로 커플링하는 단계;
    PERp 핀을 M-PHY RXDP 데이터 경로에 전기적으로 커플링하는 단계; 및
    PERn 핀을 M-PHY RXDN 데이터 경로에 전기적으로 커플링하는 단계를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스를 제 2 디바이스에 연결하는 방법.
  14. 제 13 항에 있어서,
    상기 PCI-기반 커넥터를 제공하는 단계는 PCIe 3.0 프로토콜을 따르는 PCI 커넥터를 제공하는 단계를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스를 제 2 디바이스에 연결하는 방법.
  15. 제 13 항에 있어서,
    상기 PCI-기반 커넥터를 제공하는 단계는 플러그, 소켓, 및 케이블을 갖는 플러그 중 적어도 하나를 제공하는 단계를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스를 제 2 디바이스에 연결하는 방법.
  16. 제 13 항에 있어서,
    상기 PCI-기반 커넥터를 제공하는 단계는 PCI 익스프레스 미니 카드(Express Mini Card) 커넥터 프로토콜을 따르는 PCI-기반 커넥터를 제공하는 단계를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스를 제 2 디바이스에 연결하는 방법.
  17. 제 13 항에 있어서,
    상기 PCI-기반 커넥터를 제공하는 단계는 PCI 익스프레스 외부 케이블링 프로토콜을 따르는 PCI-기반 커넥터를 제공하는 단계를 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스를 제 2 디바이스에 연결하는 방법.
  18. M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스로서,
    상기 M-PHY 표준을 따르는 복수의 데이터 경로들을 갖는 통신 인터페이스; 및
    적어도 4개의 핀들을 갖는 PCI-기반 커넥터를 포함하고,
    상기 적어도 4개의 핀들은,
    상기 통신 인터페이스의 M-PHY 전송 데이터 경로에 전기적으로 커플링하도록 구성되는 제 1의 2개의 핀들; 및
    상기 통신 인터페이스의 M-PHY 수신 데이터 경로에 전기적으로 커플링하도록 구성되는 제 2의 2개의 핀들을 포함하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  19. 제 18 항에 있어서,
    상기 PCI-기반 커넥터는 접지 연결들을 PCI 포맷으로부터 M-PHY 포맷으로 보존하는, M-PHY 표준을 사용하여 동작하도록 구성되는 전자 디바이스.
  20. 삭제
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