CN114185215A - 阵列基板、显示面板和显示装置 - Google Patents

Abstract

一种阵列基板、显示面板和显示装置。该阵列基板包括多个像素单元，各像素单元包括第一晶体管、第二晶体管、第一像素电极和第二像素电极，第一晶体管的漏极与第一像素电极相连，第二晶体管的漏极与第二像素电极相连，各像素单元还包括第三晶体管，第三晶体管的源极与第一电极块相连，第一晶体管的漏极与第一电极块相连，第三晶体管的漏极与第二电极块相连，第二电极块与第一存储线交叠；第一像素电极的面积A1与第二电极块与第一存储线交叠的部分的面积A2的比值范围为15‑40；和/或，第一电极块与第一存储线交叠的部分的面积为E，A2与E的比值范围为0.18‑0.54。由此，该阵列基板可提高可视角度和显示品质。

Description

阵列基板、显示面板和显示装置

技术领域

本公开的实施例涉及一种阵列基板、显示面板和显示装置。

背景技术

在显示技术领域，液晶显示器（Liquid Crystal Display，LCD）具有轻、薄、低功耗、高亮度以及高画质等优点，尤其是大尺寸、高分辨率以及高画质的显示装置占据了主导地位。

通常，薄膜晶体管液晶显示器包括阵列基板、对置基板和夹设在阵列基板和对置基板之间的液晶层。薄膜晶体管液晶显示器可利用阵列基板和对置基板之间的液晶层上的电场强度的变化来改变液晶层中液晶分子的取向，从而控制透光的强弱来实现显示图像。

阵列基板可包括栅线、数据线、驱动晶体管、像素电极、公共电极等元件；栅线与驱动晶体管的栅极相连，从而可控制驱动晶体管的导通和关闭；数据线与驱动晶体管的源极相连，像素电极与驱动晶体管的漏极相连，当驱动晶体管在栅极的驱动下导通时，数据线可通过驱动晶体管向像素电极施加驱动电压；公共电极线与公共电极相连，并被配置为向公共电极施加公共电压，像素电极和公共电极可形成驱动电场，从而改变液晶层中液晶分子的取向。

发明内容

本公开实施例提供一种阵列基板、显示面板和显示装置。该阵列基板包括第一衬底基板、多个像素单元、栅线、数据线和第一存储线；多个像素单元位于第一衬底基板上；栅线位于第一衬底基板上且沿第一方向延伸；数据线位于第一衬底基板上且沿第二方向延伸，第二方向与所述第一方向相交；第一存储线位于第一衬底基板上，且沿第一方向延伸。各像素单元包括第一晶体管、第二晶体管、第一像素电极和第二像素电极，栅线设置在第一像素电极和第二像素电极之间，数据线设置在第一像素电极和第二像素电极的一侧；第一晶体管的栅极与栅线相连，第一晶体管的源极与数据线相连，第一晶体管的漏极与第一像素电极相连，第二晶体管的栅极与栅线相连，第二晶体管的源极与数据线相连，第二晶体管的漏极与第二像素电极相连，各像素单元还包括第三晶体管、第一电极块和第二电极块，第三晶体管的源极与第一电极块相连，第一晶体管的漏极与第一电极块相连，第三晶体管的漏极与第二电极块相连，第二电极块在第一衬底基板上的正投影与第一存储线在第一衬底基板上的正投影交叠；第一像素电极的面积为A1，第二电极块与第一存储线交叠的部分的面积为A2，A1与A2的比值范围为15-40；和/或，第一电极块与第一存储线交叠的部分的面积为E，A2与E的比值范围为0.18-0.54。由此，该阵列基板可通过在同一像素单元内设置由不同晶体管驱动的第一像素电极和第二像素电极来形成在同一像素单元内形成多个畴；另外，该阵列基板还可通过第二电极块和第一存储线形成的电容来给第一像素电极进行放电，从而使得同一像素单元中的第一像素电极和第二像素电极与公共电极具有不同的电压差。由此，该阵列基板可使得第一像素电极和第二像素电极对应的液晶分子具有不同的偏转方向，从而可提高采用该阵列基板的显示面板的可视角度，并提高显示品质。

本公开至少一个实施例提供一种阵列基板，其包括：第一衬底基板；多个像素单元，位于所述第一衬底基板上；栅线，沿第一方向延伸；以及数据线，沿第二方向延伸，所述第二方向与所述第一方向相交；第一存储线，沿所述第一方向或第二方向延伸，至少一个所述像素单元包括第一晶体管、第二晶体管、第一像素电极和第二像素电极，所述第一晶体管的栅极与所述栅线相连，所述第一晶体管的源极与所述数据线相连，所述第一晶体管的漏极与所述第一像素电极相连，所述第二晶体管的栅极与所述栅线相连，所述第二晶体管的源极与所述数据线相连，所述第二晶体管的漏极与所述第二像素电极相连，至少一个所述像素单元还包括第三晶体管、第一电极块和第二电极块，所述第三晶体管的源极与所述第一电极块相连，所述第一晶体管的漏极与所述第一电极块相连，所述第三晶体管的漏极与所述第二电极块相连，所述第二电极块在所述第一衬底基板上的正投影与所述第一存储线在所述第一衬底基板上的正投影交叠，所述第一像素电极的面积为A1，所述第二电极块与所述第一存储线交叠的部分的面积为A2，所述A1与所述A2的比值范围为15-40；和/或，所述第一电极块与所述第一存储线交叠的部分的面积为E，所述A2与所述E的比值范围为0.18-0.54。

例如，在本公开一实施例提供的阵列基板中，所述A2与所述E的比值Z1与所述第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值Z2满足以下公式：

Z1=F*Z2，

其中，F的取值范围为0.8-1.5，所述第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值范围为0.15-0.45。

例如，在本公开一实施例提供的阵列基板中，所述第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值范围为0.2-0.35。

例如，在本公开一实施例提供的阵列基板中，所述A1与所述A2的比值范围为25-30。

例如，在本公开一实施例提供的阵列基板中，所述第一电极块和所述第二电极块沿所述第一方向排列，所述第一电极块在所述第一衬底基板上的正投影与所述第一存储线在所述第一衬底基板上的正投影交叠。

例如，在本公开一实施例提供的阵列基板中，所述栅线设置在所述第一像素电极和所述第二像素电极之间，所述数据线设置在所述第一像素电极和所述第二像素电极的一侧。

例如，在本公开一实施例提供的阵列基板中，所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，所述第一颜色像素单元中的所述第一像素电极的面积范围为12000-15000平方微米，所述第一颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为400-460平方微米。

例如，在本公开一实施例提供的阵列基板中，所述第一颜色像素单元中的所述第一像素电极的面积范围为13000-14000平方微米，所述第一颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为440-460平方微米。

例如，在本公开一实施例提供的阵列基板中，所述第二颜色像素单元中的所述第一像素电极的面积范围为11500-14500平方微米，所述第二颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为390-450平方微米。

例如，在本公开一实施例提供的阵列基板中，所述第二颜色像素单元中的所述第一像素电极的面积范围为13000-14000平方微米，所述第二颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为420-450平方微米。

例如，在本公开一实施例提供的阵列基板中，在所述第一颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B1；在所述第二颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B2；所述B1与所述B2的比值范围为0.95-0.99。

例如，在本公开一实施例提供的阵列基板中，所述第三颜色像素单元中的所述第一像素电极的面积范围为11000-13500平方微米，所述第三颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为350-400平方微米。

例如，在本公开一实施例提供的阵列基板中，所述第三颜色像素单元中的所述第一像素电极的面积范围为11000-12500平方微米，所述第三颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为350-380平方微米。

例如，在本公开一实施例提供的阵列基板中，在所述第一颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B1；在所述第三颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B3；所述B1与所述B3的比值范围为1.03-1.05。

例如，本公开一实施例提供的阵列基板还包括：第二存储线；以及第三电极块，所述第三电极块与所述第三晶体管的漏极相连，所述第三电极块在所述第一衬底基板上的正投影与所述第二存储线在所述第一衬底基板上的正投影交叠。

例如，本公开一实施例提供的阵列基板还包括：存储连接线，将所述第一存储线和所述第二存储线相连，所述存储连接线在所述衬底基板上的正投影与所述第一像素电极在所述衬底基板上的正投影和所述第二像素电极在所述衬底基板上的正投影均间隔设置。

例如，在本公开一实施例提供的阵列基板中，所述存储连接线与所述第一像素电极和所述第一晶体管的源极中的至少之一同层设置。

例如，在本公开一实施例提供的阵列基板中，所述存储连接线为导体化的半导体层，所述第一晶体管包括第一有源层，所述存储连接线与所述第一晶体管的所述第一有源层同层设置。

例如，在本公开一实施例提供的阵列基板中，所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，所述第一颜色像素单元被配置为发红色光，所述第二颜色像素单元被配置为发绿色光，所述第三颜色像素单元被配置为蓝色光，所述存储连接线位于所述第三颜色像素单元之内。

例如，在本公开一实施例提供的阵列基板中，所述第一存储线位于所述栅线靠近所述第一像素电极的中心的一侧，所述第二存储线位于所述栅线靠近所述第二像素电极的中心的一侧。

例如，在本公开一实施例提供的阵列基板中，所述第二电极块与所述第一存储线交叠的部分的面积与所述第三电极块与所述第二存储线交叠的部分的面积相等。

例如，在本公开一实施例提供的阵列基板中，所述第二电极块与所述第一存储线交叠的部分的面积与所述第三电极块与所述第二存储线交叠的部分的面积的比例为0.7-0.9。

例如，在本公开一实施例提供的阵列基板中，所述第三晶体管包括第一沟道区和第二沟道区，所述第三晶体管的漏极包括第一子漏极和第二子漏极，所述第一子漏极位于所述第一沟道区远离所述源极的一侧，所述第二子漏极位于所述第二沟道区远离所述源极的一侧，所述第一子漏极与所述第二电极块电性相连，所述第二子漏极与所述第三电极块电性相连。

例如，在本公开一实施例提供的阵列基板中，所述第一沟道区的宽长比与所述第二沟道区的宽长比的比值为0.9-2.5。

例如，在本公开一实施例提供的阵列基板中，所述第三晶体管的栅极与所述栅线相连。

例如，在本公开一实施例提供的阵列基板中，所述第三晶体管的栅极与所述栅线集成为一体。

例如，本公开一实施例提供的阵列基板还包括：放电控制线，沿所述第一方向延伸，所述第三晶体管的栅极与所述放电控制线相连，所述放电控制线位于所述第一存储线远离所述栅线的一侧。

例如，在本公开一实施例提供的阵列基板中，所述第一存储线包括：第一主体部，沿所述第一方向延伸；以及第一延伸部，从所述第一主体部沿所述第二方向所述放电控制线延伸，所述第二电极块在所述第一衬底基板上的正投影与所述第一延伸部在所述第一衬底基板上的正投影交叠。

例如，本公开一实施例提供的阵列基板还包括：第四电极块，所述第一存储线还包括第二延伸部，所述第二延伸部从所述第一主体部沿所述第二方向所述放电控制线延伸，所述第四电极块在所述第一衬底基板上的正投影与所述第二延伸部在所述第一衬底基板上的正投影交叠，所述第三晶体管包括第一沟道区和第二沟道区，所述第三晶体管的漏极包括第一漏极和第二漏极，所述第一漏极位于所述第一沟道区远离所述源极的一侧，所述第二漏极位于所述第二沟道区远离所述源极的一侧，所述第一漏极与所述第二电极块电性相连，所述第二漏极与所述第四电极块电性相连。

例如，在本公开一实施例提供的阵列基板中，所述第一存储线还包括连接部，所述连接部将所述第一延伸部和所述第二延伸部相连，以与所述第一主体部形成环状结构。

例如，在本公开一实施例提供的阵列基板中，所述第二电极块位于所述第一像素电极的第一角落，所述第四电极块位于所述第一像素电极的第二角落。

例如，在本公开一实施例提供的阵列基板中，所述第三晶体管的源极穿过所述第一像素电极与所述第一晶体管的漏极相连，所述第三晶体管的源极将所述第一像素电极划分为第一子部分和第二子部分，所述第一子部分的面积和所述第二子部分的面积的比值范围为92%-100%。

例如，在本公开一实施例提供的阵列基板中，所述栅线包括突出部，所述突出部所在的区域被配置为放置隔垫物，所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，所述第一颜色像素单元包括的所述突出部的数量和尺寸与所述第二颜色像素单元包括的所述突出部的数量和尺寸不同，所述第二颜色像素单元包括的所述突出部的数量和尺寸与所述第三颜色像素单元包括的所述突出部的数量和尺寸不同。

例如，在本公开一实施例提供的阵列基板中，第一颜色像素单元、第二颜色像素单元和第三颜色像素单元中任意两个中的所述突出部的尺寸的比例与第一像素电极的面积比例呈反比。

例如，在本公开一实施例提供的阵列基板中，所述第一像素电极通过过孔连接结构与所述第一晶体管的漏极电性相连，所述突出部在所述第一衬底基板上的正投影与所述过孔连接结构在所述第一衬底基板上的正投影间隔设置。

例如，在本公开一实施例提供的阵列基板中，所述第一晶体管包括第一有源层，所述第二晶体管包括第二有源层，所述第三晶体管包括第三有源层，所述第一有源层、所述第二有源层和所述第三有源层中的至少之一的材料包括铟镓锌氧化物。

例如，在本公开一实施例提供的阵列基板中，所述第一有源层、所述第二有源层和所述第三有源层中的至少之一包括：第一半导体层；第二半导体层，位于所述第一半导体层远离所述第一衬底基板的一侧，所述第二半导体层的致密度大于所述第一半导体层的致密度。

例如，在本公开一实施例提供的阵列基板中，所述第二半导体层的材料包括结晶态的铟镓锌氧化物。

例如，在本公开一实施例提供的阵列基板中，所述第二电极块沿所述第二方向延伸。

例如，在本公开一实施例提供的阵列基板中，所述数据线包括弯折部，所述弯折部在所述第一衬底基板上的正投影与所述第二电极块在所述第一衬底基板上的正投影部分重叠。

例如，在本公开一实施例提供的阵列基板中，所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，所述弯折部包括沿所述第二方向延伸的竖直部，所述第一颜色像素单元中的所述竖直部与所述第二电极块的距离为J1、所述第二颜色像素单元中的所述竖直部与所述第二电极块的距离为J2，所述第三颜色像素单元中的所述竖直部与所述第二电极块的距离为J3，所述J1、所述J2和所述J3不相等。

例如，在本公开一实施例提供的阵列基板中，所述J1、所述J2和所述J3的取值范围为3-12微米，所述J1和所述J2的差值的范围为0.5-5微米，所述J2和所述J3的差值的范围为0.5-5微米。

例如，在本公开一实施例提供的阵列基板中，所述第一像素电极包括多个第一狭缝，所述第二像素电极包括多个第二狭缝。

本公开至少一个实施例还提供一种显示面板，其包括上述任一项所述的阵列基板。

例如，本公开一实施例提供的一种显示面板还包括：对置基板，与所述阵列基板相对设置且包括第二衬底基板和公共电极；液晶层，位于所述阵列基板和所述对置基板之间，所述阵列基板还包括栅极绝缘层，位于所述第一晶体管的栅极和所述第一晶体管的源极之间，所述第二晶体管的栅极和所述第二晶体管的源极之间，所述第三晶体管的栅极和所述第三晶体管的源极之间，所述液晶层的厚度d1与所述栅极绝缘层的厚度d2之比满足下列公式：

d1/d2=(ε1/ε2) × (A1/A2) × (W2/W1) ×(L1/L2)，

其中，ε1为所述液晶层中液晶材料的介电常数，ε2为所述栅极绝缘层的介电常数，W1为所述第一晶体管的沟道宽度，L1为所述第一晶体管的沟道长度，W2为所述第三晶体管的沟道宽度，L2为所述第三晶体管的沟道长度。

例如，本公开一实施例提供的一种显示面板还包括：对置基板，与所述阵列基板相对设置且包括第二衬底基板和公共电极；液晶层，位于所述阵列基板和所述对置基板之间，所述阵列基板还包括栅极绝缘层，位于所述第一晶体管的栅极和所述第一晶体管的源极之间，所述第二晶体管的栅极和所述第二晶体管的源极之间，所述第三晶体管的栅极和所述第三晶体管的源极之间，所述液晶层的厚度d1与所述栅极绝缘层的厚度d2之比满足下列公式：

d1/d2=(ε1/ε2) × A1/[A2× (W2/W1) ×(L1/L2)- Scs- Sgd]，

其中，ε1为所述液晶层中液晶材料的介电常数，ε2为所述栅极绝缘层的介电常数，W1为所述第一晶体管的沟道宽度，L1为所述第一晶体管的沟道长度，W2为所述第三晶体管的沟道宽度，L2为所述第三晶体管的沟道长度，Scs为所述第一电极块与所述第一存储线形成的存储电容，Sgd为所述第一晶体管的栅极与漏极之间的寄生电容。

例如，本公开一实施例提供的显示面板还包括：封框胶，设置在所述阵列基板和所述对置基板之间，且围绕所述液晶层。

本公开至少一个实施例还提供一种显示装置，包括上述任一项的所述显示面板。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一实施例提供的第一种阵列基板的结构示意图；

图2为本公开一实施例提供的一种阵列基板上像素单元的结构示意图；

图3为本公开一实施例提供的第二种阵列基板的结构示意图；

图4为本公开一实施例提供的第三种阵列基板的结构示意图；

图5为本公开一实施例提供的另一种阵列基板上像素单元的结构示意图；

图6为本公开一实施例提供的第四种阵列基板的结构示意图；

图7为本公开一实施例提供的第五种阵列基板的结构示意图；

图8为本公开一实施例提供的第六种阵列基板的结构示意图；

图9为本公开一实施例提供的第七种阵列基板的结构示意图；

图10为本公开一实施例提供的第八种阵列基板的结构示意图；

图11为本公开一实施例提供的一种阵列基板中有源层的结构示意图；

图12为本公开一实施例提供的第九种阵列基板的结构示意图；

图13为本公开一实施例提供的第十种阵列基板的结构示意图；

图14为本公开一实施例提供的第十一种阵列基板的结构示意图；

图15为本公开一实施例提供的一种阵列基板的示意图；

图16为本公开一实施例提供的一种显示面板的结构示意图；以及

图17为本公开一实施例提供的一种显示装置的示意图。

具体实施方式

为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

附图中各个部件或结构并非严格按照比例绘制，为了清楚起见，可能夸大或缩小各个部件或结构的尺寸，但是这些不应用于限制本公开的范围。为了保持本公开实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。

随着液晶显示技术的不断发展，如何进一步提高液晶显示器的可视角度和显示品质是各大厂商的研究热点之一。

本公开实施例提供一种阵列基板、显示面板和显示装置。该阵列基板包括第一衬底基板、多个像素单元、栅线、数据线和第一存储线；多个像素单元位于第一衬底基板上；栅线位于第一衬底基板上且沿第一方向延伸；数据线位于第一衬底基板上且沿第二方向延伸，第二方向与所述第一方向相交；第一存储线位于第一衬底基板上，且沿第一方向延伸。各像素单元包括第一晶体管、第二晶体管、第一像素电极和第二像素电极，栅线设置在第一像素电极和第二像素电极之间，数据线设置在第一像素电极和第二像素电极的一侧；第一晶体管的栅极与栅线相连，第一晶体管的源极与数据线相连，第一晶体管的漏极与第一像素电极相连，第二晶体管的栅极与栅线相连，第二晶体管的源极与数据线相连，第二晶体管的漏极与第二像素电极相连，各像素单元还包括第三晶体管、第一电极块和第二电极块，第三晶体管的源极与第一电极块相连，第一晶体管的漏极与第一电极块相连，第三晶体管的漏极与第二电极块相连，第二电极块在第一衬底基板上的正投影与第一存储线在第一衬底基板上的正投影交叠；第一像素电极的面积为A1，第二电极块与第一存储线交叠的部分的面积为A2，第一电极块与第一存储线交叠的部分的面积为E，A1与A2的比值范围为15 - 40，A2与E的比值范围为0.18-0.54。由此，该阵列基板可通过在同一像素单元内设置由不同晶体管驱动的第一像素电极和第二像素电极来形成在同一像素单元内形成多个畴；另外，该阵列基板还可通过第二电极块和第一存储线形成的电容来给第一像素电极进行放电，从而使得同一像素单元中的第一像素电极和第二像素电极与公共电极具有不同的电压差。由此，该阵列基板可使得第一像素电极和第二像素电极对应的液晶分子具有不同的偏转方向，从而可提高采用该阵列基板的显示面板的可视角度，并提高显示品质。

下面，结合附图对本公开实施例提供的阵列基板、显示面板和显示装置进行详细的说明。

本公开一实施例提供一种阵列基板。图1为本公开一实施例提供的第一种阵列基板的结构示意图；图2为本公开一实施例提供的一种阵列基板上像素单元的结构示意图。如图1和图2所示，该阵列基板100包括第一衬底基板110、多个像素单元120、栅线130、数据线140和第一存储线151；多个像素单元120位于第一衬底基板110上；栅线130位于第一衬底基板110上且沿第一方向X延伸；数据线140位于第一衬底基板110上且沿第二方向Y延伸，第二方向Y与第一方向X相交；第一存储线151位于第一衬底基板110上，且沿第一方向X延伸。需要说明的是，由于栅线沿第一方向延伸，数据线沿第二方向延伸，栅线和数据线可位于不同的导电层；由于第一存储线也沿第一方向延伸，栅线和第一存储线可位于同一导电层，或者位于不同的导电层。

如图1和图2所示，各像素单元120包括第一晶体管T1、第二晶体管T2、第一像素电极161和第二像素电极162；第一晶体管T1的栅极G1与栅线130相连，第一晶体管T1的源极S1与数据线140相连，第一晶体管T1的漏极D1与第一像素电极161相连，从而第一晶体管T1可在栅线130的驱动下将数据线140上的数据电压施加到第一像素电极161上；第二晶体管T2的栅极G2与栅线130相连，第二晶体管T2的源极S2与数据线140相连，第二晶体管T2的漏极D2与第二像素电极162相连，从而第二晶体管T2可在栅线130的驱动下将数据线140上的数据电压施加到第二像素电极162上。

如图1和图2所示，各像素单元120还包括第三晶体管T3、第一电极块171和第二电极块172，第三晶体管T3的源极S3与第一电极块171相连，第一晶体管T1的漏极D1与第一电极块171相连，第三晶体管T3的漏极D3与第二电极块172相连，第二电极块172在第一衬底基板110上的正投影与第一存储线151在第一衬底基板110上的正投影交叠；第一像素电极161的面积为A1，第二电极块172与第一存储线151交叠的部分的面积为A2，第一电极块171与第一存储线151交叠的部分的面积为E，A1与A2的比值范围为15-40，A2与E的比值范围为0.18-0.54。

在本公开实施例提供的阵列基板中，由于第一晶体管的漏极与第一像素电极相连，第二晶体管的漏极与第二像素电极相连，因此第一像素电极和第二像素电极分别通过第一晶体管和第二晶体管进行充电；并且，由于第一晶体管的栅极和第二晶体管的栅极均与同一栅线相连，第一晶体管的源极和第二晶体管的源极均与同一数据线相连，第一像素电极和第二像素电极被同一栅线驱动，并加载同一数据信号，因此第一像素电极和第二像素电极在显示时作为同一子像素；也就是说，上述的像素单元也为子像素。

由于第三晶体管的漏极与第二电极块相连，第二电极块在第一衬底基板上的正投影与第一存储线在第一衬底基板上的正投影交叠，因此第二电极块与第一存储线可形成放电电容，并且可用于释放第一像素电极上的电荷。如上所述，虽然第一像素电极和第二像素电极被同一栅线驱动，并加载同一数据信号，但是第一像素电极和第二像素电极连接不同的晶体管，并且第二电极块与第一存储线形成的放电电容可用于释放第一像素电极上的电荷，从而使得第一像素电极和第二像素电极上的电荷不等，进而可与公共电极形成不同的电压差。由此，该阵列基板可使得第一像素电极和第二像素电极对应的液晶分子具有不同的偏转方向或者不同的偏转程度，使得第一像素电极对应的子区域的可视角度与第二像素对应的子区域的可视角度不同。并且，由于A1与A2的比值范围为15-40，A2与E的比值范围为0.18-0.54，第一像素电极和第二像素电极具有合适的电压差的同时，放电电容还具有较快的充放电速度，不会影响像素单元的相应速度。从而，该阵列基板上的像素单元具有较宽的可视角度的同时还具有较高的显示品质。

需要说明的是，上述的像素单元可包括不同颜色的像素单元，在进行显示时，不同颜色的像素单元可组成一个像素点，以实现彩色显示。例如，上述的像素单元可包括红色像素单元、绿色像素单元和蓝色像素单元；红色像素单元、绿色像素单元和蓝色像素单元可组成一个像素点，以实现RGB彩色显示。

在一些示例中，上述的A1与上述的A2的比值范围为25-30；即，第一像素电极的面积A1与第二电极块与第一存储线交叠的部分的面积A2的比值范围为25-30。由此，该阵列基板可更好地兼顾可视角度和显示品质。

在一些示例中，上述的A2与上述的E的比值Z1与第一晶体管的沟道区的宽长比和第三晶体管的沟道区的宽长比的比值Z2满足以下公式：

Z1=F*Z2，

其中，F的取值范围为0.8-1.5，第一晶体管的沟道区的宽长比和第三晶体管的沟道区的宽长比的比值范围为0.15-0.45。

假设像素单元120的充电量QR1等于释放电容放电量QR2的P倍，那么QR1和QR2满足下列公式：

QR1=P*QR2 (1)，

其中，0＜P＜1。

另一方面， QR1= 第一晶体管T1的Ion1*充电时间t1，QR2=第三晶体管T3的Ion2*放电时间t2，而电流公式Ion＝μn *W/L*Ci *(VGS-VTH)*VDS，因此可以得到：

μ1*W1/L1*CSiNx*(VGS1-VTH1)*VDS1*t1=P*μ2*W2/L2*CSiNx*(VGS2-VTH2)*VDS2*t2 (2)，

其中，μn表示载流子迁移率，Ci表示单位面积的晶体管的栅极和源极之间寄生电容Cgs(即Ci=Cgs/S)，W表示晶体管的沟道区的宽度，L表示晶体管的沟道区的长度，Vgs表示晶体管的栅极-源极电压，Vth表示晶体管的阈值电压，Vds表示晶体管的漏极-源极电压。

可见，充电电流Ion与晶体管的沟道区的宽长比(W/L)成正比，故宽长比(W/L)的变化将成比例的影响充电电流Ion，由于第一晶体管T1和第三晶体管T3采用相同的工艺形成，即两者的μn、Ci、(VGS-VTH)*VDS几乎相等，可以简化。

因此，QR1=P*QR2=[(W1/L1)/(W2/L2)]*(t1/t2)*QR2 (3)，

由于t1、t2栅线开启时间几乎相同，例如可由同一栅线控制，可以近似相等，因此，上面的公式可简化为：

QR1=[(W1/L1)/(W2/L2)] *QR2 (4)。

可选的，当第一晶体管T1的沟道区的宽长比和第二晶体管T2的沟道区的宽长比的比值范围为0.15-0.45时，该阵列基板可较好地调节像素单元的充放电电量，稳定液晶分子的偏转，从而具有较好的显示品质。

在一些示例中，第一晶体管T1的沟道区的宽长比和第二晶体管T2的沟道区的宽长比的比值范围为0.2-0.35。由此，该阵列基板可更好地调节像素单元的充放电电量，进一步稳定液晶分子的偏转，从而进一步提高显示品质。

在一些示例中，如图1和图2所示，第一电极块171和第二电极块172沿第一方向X排列，第一电极块171在第一衬底基板110上的正投影与第一存储线161在第一衬底基板110上的正投影交叠。由此，第一电极块171和第一存储线161可构成存储电容；如此设计，利用同一条第一存储线161，分别与第一存储线161形成驱动液晶分子所需的存储电容，第二电极块172与第一存储线161形成放电电容，节省走线布局空间。

可选的，第一存储线，沿所述第一方向或第二方向的至少一个方向上延伸。当然，第一存储线也可以按照其他方向延伸。

在一些示例中，如图1和图2所示，栅线130设置在第一像素电极161和第二像素电极162之间；数据线140设置在第一像素电极161和第二像素电极162的一侧，也就是说，数据线140设置在第一像素电极161和第二像素电极162的同一侧。当然，本公开实施例包括但不限于此，栅线也可设置在第一像素电极和第二像素电极的同一侧。

在一些示例中，如图1和图2所示，多个像素单元120包括第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123；第一颜色像素单元121中的第一像素电极161的面积范围为12000-15000平方微米，第一颜色像素单元121中的第二电极块172与第一存储线151交叠的部分的面积范围为400-460平方微米。由此，第一颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

例如，第一颜色像素单元被配置为发第一颜色的光，第二颜色像素单元被配置为发第二颜色的光，第三颜色像素单元被配置为发第三颜色的光。

例如，第一颜色可为红色，第二颜色可为绿色，第三颜色可为蓝色。当然，本公开实施例包括但不限于此，第一颜色、第二颜色和第三颜色也可为其他颜色。

在一些示例中，第一颜色像素单元121中的第一像素电极161的面积范围为13000-14000平方微米，第一颜色像素单元121中的第二电极块172与第一存储线161交叠的部分的面积范围为440-460平方微米。由此，第一颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第二颜色像素单元122中的第一像素电极161的面积范围为11500-14500平方微米，第二颜色像素单元122中的第二电极块172与第一存储线151交叠的部分的面积范围为390-450平方微米。由此，第二颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第二颜色像素单元122中的第一像素电极161的面积范围为13000-14000平方微米，第二颜色像素单元122中的第二电极块172与第一存储线151交叠的部分的面积范围为420-450平方微米。由此，第二颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，在第一颜色像素单元121中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分的面积的比值范围为B1；在第二颜色像素单元122中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分的面积的比值范围为B2； B1与B2的比值范围为0.95-0.99。由此，第一颜色像素单元和第二颜色像素单元可具有较好的混光效果，从而可提高显示品质。

在一些示例中，第三颜色像素单元123中的第一像素电极161的面积范围为11000-13500平方微米，第三颜色像素单元123中的第二电极块172与第一存储线151交叠的部分的面积范围为350-400平方微米。由此，第三颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第三颜色像素单元123中的第一像素电极161的面积范围为11000-12500平方微米，第三颜色像素单元123中的第二电极块172与第一存储线151交叠的部分的面积范围为350-380平方微米。由此，第三颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，在第一颜色像素单元121中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分的面积的比值范围为B1；在第三颜色像素单元123中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分的面积的比值范围为B3； B1与B3的比值范围为1.03-1.05。由此，第一颜色像素单元和第三颜色像素单元可具有较好的混光效果，从而可提高显示品质。

在一些示例中，如图1和图2所示，第一晶体管T1的栅极G1与栅线130集成为一体；第二晶体管T2的栅极G2与栅线130集成为一体。

例如，如图1和图2所示，第一晶体管T1的第一有源层Y1设置在栅线130上，第一晶体管T1的第一有源层Y1在衬底基板110上的正投影位于栅线130在衬底基板110上的正投影之内；此时，栅线130与第一有源层Y1交叠的部分可作为第一晶体管T1的栅极G1。

例如，如图1和图2所示，第二晶体管T2的第二有源层Y2设置在栅线130上，第二晶体管T2的第二有源层Y2在衬底基板110上的正投影位于栅线130在衬底基板110上的正投影之内；此时，栅线130与第二有源层Y2交叠的部分可作为第二晶体管T2的栅极G2。

在一些示例中，如图1和图2所示，第一晶体管T1的源极S1在衬底基板110上的正投影的形状可为U形，第一晶体管T1的漏极D1设置在U形源极S1之间；第二晶体管T2的源极S2在衬底基板110上的正投影的形状为U形，第二晶体管T2的漏极D2设置在U形源极S2之间。

在一些示例中，如图1和图2所示，第一晶体管T1的源极S1与第二晶体管T2的源极S2可集成为一体，集成后的源极S1和源极S2在衬底基板110上的正投影的形状可为H形。

当然，第一晶体管T1的源极S1/第二晶体管T2的源极S2不局限上述形状，还可以其他形状，例如：一字型。

在一些示例中，如图1和图2所示，第三晶体管T3的栅极G3与栅线130相连。也就是说，第三晶体管T3也由栅线130打开。由此，在对第一像素电极进行充电的同时，放电电容也可同时对第一像素电极进行放电。当然，本公开实施例包括但不限于此，第三晶体管T3也可另外设置控制线，并由额外设置的控制线进行控制。

在一些示例中，如图1和图2所示，第三晶体管T3的栅极G3与栅极130集成为一体。

例如，如图1和图2所示，第三晶体管T3的第三有源层Y3设置在栅线130上，第三晶体管T3的第三有源层Y3在衬底基板110上的正投影位于栅线130在衬底基板110上的正投影之内；此时，栅线130与第三有源层Y3交叠的部分可作为第三晶体管T3的栅极G3。

在一些示例中，第一衬底基板110可为刚性基板或柔性基板。

在一些示例中，第一衬底基板110可为玻璃基板、石英基板、塑料基板。当然，本公开实施例包括但不限于此，衬底基板也可采用其他合适的基板。

在一些示例中，栅线130的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可采用其他合适的导电材料。

在一些示例中，栅线130可为叠层结构，包括多个子金属层，各子金属层的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可为单层结构。

在一些示例中，数据线140的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可采用其他合适的导电材料。

在一些示例中，数据线140可为叠层结构，包括多个子金属层，各子金属层的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可为单层结构。

在一些示例中，第一存储线151与栅线130可同层设置，即第一存储线151和栅线130采用同一导电层经过同一图案化工艺形成。由此，该阵列基板可节省掩膜工艺，并降低阵列基板的厚度。当然，本公开实施例包括但不限于此，第一存储线与栅线也可异层设置。

在一些示例中，第一存储线151的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可采用其他合适的导电材料。

在一些示例中，第一存储线151可为叠层结构，包括多个子金属层，各子金属层的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可为单层结构。

在一些示例中，第一像素电极161和第二像素电极162的材料可为透明金属氧化物，例如氧化铟锡（ITO）。当然，本公开实施例包括但不限于此，第一像素电极和第二像素电极也可采用其他合适的导电材料。

在一些示例中，第一像素电极161在衬底基板110上的正投影的面积大于第二像素电极162在衬底基板110上的正投影的面积。当然，本公开实施例包括但不限于此，第一像素电极在衬底基板上的正投影的面积与第二像素电极在衬底基板上的正投影的面积可以相等；或者，第一像素电极161在衬底基板110上的正投影的面积小于第二像素电极162在衬底基板110上的正投影的面积。

图3为本公开一实施例提供的第二种阵列基板的结构示意图。如图3所示，第一像素电极161包括多个第一狭缝1610，第二像素电极162包括多个第二狭缝1620。由此，第一像素电极和第二像素电极均为狭缝电极。

在一些示例中，如图3所示，第一像素电极161包括的多个第一狭缝1610具有不同的偏转角度，从而也可形成不同的畴，从而进一步提高该像素单元的可视角度。同样地，第二像素电极162包括的多个第二狭缝1620也具有不同的偏转角度，从而也可形成不同的畴，从而进一步提高该像素单元的可视角度。

例如，如图3所示，第一像素电极161可被划分为四个区域，四个区域中的第一狭缝1610具有不同的偏转角度，从而可形成四个畴；同样地，第二像素电极162也可被划分为四个区域，四个区域中的第二狭缝1620具有不同的偏转角度，从而可形成四个畴。

图4为本公开一实施例提供的第三种阵列基板的结构示意图；图5为本公开一实施例提供的另一种阵列基板上像素单元的结构示意图。如图4和图5所示，该阵列基板100包括第一衬底基板110、多个像素单元120、栅线130、数据线140、第一存储线151和第二存储线152；多个像素单元120位于第一衬底基板110上；栅线130位于第一衬底基板110上且沿第一方向X延伸；数据线140位于第一衬底基板110上且沿第二方向Y延伸，第二方向Y与第一方向X相交；第一存储线151位于第一衬底基板110上，且沿第一方向X延伸；第二存储线152位于第一衬底基板110上，且沿第一方向X延伸。

如图4和图5所示，各像素单元120包括第一晶体管T1、第二晶体管T2、第一像素电极161和第二像素电极162；栅线130设置在第一像素电极161和第二像素电极162之间；数据线140设置在第一像素电极161和第二像素电极162的一侧，也就是说，数据线140设置在第一像素电极161和第二像素电极162的同一侧；第一晶体管T1的栅极G1与栅线130相连，第一晶体管T1的源极S1与数据线140相连，第一晶体管T1的漏极D1与第一像素电极161相连，从而第一晶体管T1可在栅线130的驱动下将数据线140上的数据电压施加到第一像素电极161上；第二晶体管T2的栅极G2与栅线130相连，第二晶体管T2的源极S2与数据线140相连，第二晶体管T2的漏极D2与第二像素电极162相连，从而第二晶体管T2可在栅线130的驱动下将数据线140上的数据电压施加到第二像素电极162上。

如图4和图5所示，各像素单元120还包括第三晶体管T3、第一电极块171、第二电极块172和第三电极块173，第三晶体管T3的源极S3与第一电极块171相连，第一晶体管T1的漏极D1与第一电极块171相连，第三晶体管T3的漏极D3与第二电极块172相连，第三电极块173与第三晶体管T3的漏极D3相连；第二电极块172在第一衬底基板110上的正投影与第一存储线151在第一衬底基板110上的正投影交叠；第三电极块173在第一衬底基板110上的正投影与第二存储线152在第一衬底基板110上的正投影交叠。

例如，第三电极块173在第一衬底基板110上的正投影也可与第二像素电极162在第一衬底基板110上的正投影不重叠，以尽量减少对第二像素电极162的影响。

在上述的阵列基板中，第二电极块与第一存储线可形成第一放电电容，第三电极块与第二存储线也可形成第二放电电容；第一放电电容和第二放电电容均可用于释放第一像素电极上的电荷。虽然第一像素电极和第二像素电极被同一栅线驱动，并加载同一数据信号，但是第一像素电极和第二像素电极连接不同的晶体管，并且第一放电电容和第二放电电容均可用于释放第一像素电极上的电荷，从而使得第一像素电极和第二像素电极上的电荷不等，进而可与公共电极形成不同的电压差。由此，该阵列基板可使得第一像素电极和第二像素电极对应的液晶分子具有不同的偏转方向或者不同的偏转程度，使得第一像素电极对应的子区域的可视角度与第二像素对应的子区域的可视角度不同。并且，该阵列基板可将用于释放第一像素电极上的电荷的放电电容合理地进行布置，避免第二电极块的面积过大，并可利用像素单元中的边角区域设置第三电极块，从而在保证放电电容的电容值足够的前提下充分利用阵列基板上的空间。

可以理解的是，根据上述示例的启示，本公开实施例提供的阵列基板还可通过设置更多的电极块以形成更多的放电电容，从而降低单个电极块的尺寸，并将各电极块设置在像素单元的边角位置。由此，该阵列基板一方面保证了放电电容的电容值，另一方面还可降低电极块对该显示单元开口率的影响。

在一些示例中，第一像素电极161的面积为A1，第二电极块172与第一存储线151交叠的部分的面积为A2，第三电极块173与第二存储线152交叠的部分的面积为A3，A1与A2和A3之和的比值范围为15 - 40。由此，第一像素电极和第二像素电极具有合适的电压差的同时，放电电容还具有较快的充放电速度，不会影响像素单元的相应速度。从而，该阵列基板上的像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，如图4和图5所示，多个像素单元120包括第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123；第一颜色像素单元121中的第一像素电极161的面积范围为12000-15000平方微米，第一颜色像素单元121中的第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积之和的范围为400-460平方微米。由此，第一颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

例如，第一颜色像素单元被配置为发第一颜色的光，第二颜色像素单元被配置为发第二颜色的光，第三颜色像素单元被配置为发第三颜色的光。

例如，第一颜色可为红色，第二颜色可为绿色，第三颜色可为蓝色。当然，本公开实施例包括但不限于此，第一颜色、第二颜色和第三颜色也可为其他颜色。

在一些示例中，第一颜色像素单元121中的第一像素电极161的面积范围为13000-14000平方微米，第一颜色像素单元121中的第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积之和的范围为440-460平方微米。由此，第一颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第二颜色像素单元122中的第一像素电极161的面积范围为11500-14500平方微米，第二颜色像素单元122中的第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积之和的范围为390-450平方微米。由此，第二颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第二颜色像素单元122中的第一像素电极161的面积范围为13000-14000平方微米，第二颜色像素单元122中的第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积之和的范围为420-450平方微米。由此，第二颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，在第一颜色像素单元121中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分和第三电极块173与第二存储线152交叠的部分的面积之和的比值范围为B1；在第二颜色像素单元122中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分和第三电极块173与第二存储线152交叠的部分的面积之和的比值范围为B2；B1与B2的比值范围为0.95-0.99。由此，第一颜色像素单元和第二颜色像素单元可具有较好的混光效果，从而可提高显示品质。

在一些示例中，第三颜色像素单元123中的第一像素电极161的面积范围为11000-13500平方微米，第三颜色像素单元123中的第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积之和的范围为350-400平方微米。由此，第三颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第三颜色像素单元123中的第一像素电极161的面积范围为11000-12500平方微米，第三颜色像素单元123中的第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积之和的范围为350-380平方微米。由此，第三颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，在第一颜色像素单元121中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分和第三电极块173与第二存储线152交叠的部分的面积之和的比值范围为B1；在第三颜色像素单元123中，第一像素电极161的面积与第二电极块172与第一存储线151交叠的部分和第三电极块173与第二存储线152交叠的部分的面积之和的比值范围为B2； B1与B2的比值范围为0.95-0.99。由此，第一颜色像素单元和第二颜色像素单元可具有较好的混光效果，从而可提高显示品质。

在一些示例中，如图4和图5所示，第一存储线151位于栅线130靠近第一像素电极161的中心的一侧，第二存储线152位于栅线130靠近第二像素电极162的中心的一侧。也就是说，第一存储线和第二存储线分别设置在栅线的两侧。当然，本公开实施例包括但不限于此，第一存储线和第二存储线也可位于栅线的同一侧；和/或，第一像素电极161与第二像素电极162也可位于栅线的同一侧。

在一些示例中，如图4和图5所示，第一存储线151在衬底基板110上的正投影与栅线130在衬底基板110上的正投影之间的距离与第二存储在152在衬底基板110上的正投影与栅线130在衬底基板110上的正投影之间的距离相等。由此，栅线对于第一存储线和第二存储线的影响大致相等，有利于提高该像素单元的显示品质。当然，本公开实施例包括但不限于此，第一存储线在衬底基板上的正投影与栅线在衬底基板上的正投影之间的距离与第二存储在在衬底基板上的正投影与栅线在衬底基板上的正投影之间的距离也可不相等。

在一些示例中，如图4和图5所示，第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积相等。由此，该阵列基板可更好地将第一像素电极的放电电容进行分配。当然，本公开实施例包括但不限于此，第二电极块与第一存储线交叠的部分的面积与第三电极块与第二存储线交叠的部分的面积也可不等。

例如，第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积的比例为0.7-0.9。

在一些示例中，第一衬底基板110可为刚性基板或柔性基板。

在一些示例中，第一衬底基板110可为玻璃基板、石英基板、塑料基板。当然，本公开实施例包括但不限于此，衬底基板也可采用其他合适的基板。

在一些示例中，第一存储线151和第二存储线152均与栅线130同层设置，即第一存储线151、第二存储线152和栅线130采用同一导电层经过同一图案化工艺形成。由此，该阵列基板可节省掩膜工艺，并降低阵列基板的厚度。当然，本公开实施例包括但不限于此，第一存储线与栅线也可异层设置。

在一些示例中，第一存储线151和第二存储线152的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可采用其他合适的导电材料。

在一些示例中，第一存储线151和第二存储线152可为叠层结构，包括多个子金属层，各子金属层的材料可选自铜、铝、钼、银、金和钛中的一种或多种。当然，本公开实施例包括但不限于此，栅线也可为单层结构。

图6为本公开一实施例提供的第四种阵列基板的结构示意图。如图6所示，在各像素单元120中，第三晶体管T3包括第一沟道区C31和第二沟道区C32；第三晶体管T3的漏极D3包括第一子漏极D31和第二子漏极D32；第一子漏极D31位于第一沟道区C31远离源极S3的一侧，第二子漏极D32位于第二沟道区C32远离源极S3的一侧，第一子漏极D31与第二电极块172电性相连，第二漏极D32与第三电极块173电性相连。由此，第三晶体管T3具有较高的稳定性；即使第一沟道区C31和第二沟道区C32中一个损坏，另一个也可以进行放电功能。

在上述的阵列基板中，第二电极块与第一存储线可形成第一放电电容，第三电极块与第二存储线也可形成第二放电电容；第一放电电容和第二放电电容均可用于释放第一像素电极上的电荷。虽然第一像素电极和第二像素电极被同一栅线驱动，并加载同一数据信号，但是第一像素电极和第二像素电极连接不同的晶体管，并且第一放电电容和第二放电电容均可用于释放第一像素电极上的电荷，从而使得第一像素电极和第二像素电极上的电荷不等，进而可与公共电极形成不同的电压差。由此，该阵列基板可使得第一像素电极和第二像素电极对应的液晶分子具有不同的偏转方向或者不同的偏转程度，使得第一像素电极对应的子区域的可视角度与第二像素对应的子区域的可视角度不同。并且，该阵列基板可将用于释放第一像素电极上的电荷的放电电容合理地进行布置，避免第二电极块的面积过大，并可利用像素单元中的边角区域设置第三电极块，从而在保证放电电容的电容值足够的前提下充分利用阵列基板上的空间。

在一些示例中，如图6所示，第一沟道区C31的宽长比与第二沟道区C32的宽长比的比值为0.9-2.5。

例如，如图6所示，第一沟道区C31和宽长比和第二沟道区C32的宽长比可以相等。

在一些示例中，如图6所示，第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积相等。由此，该阵列基板可更好地将第一像素电极的放电电容进行分配。当然，本公开实施例包括但不限于此，第二电极块与第一存储线交叠的部分的面积与第三电极块与第二存储线交叠的部分的面积也可不等。

在一些示例中，第二电极块172与第一存储线151交叠的部分的面积与第三电极块173与第二存储线152交叠的部分的面积的比例为0.7-0.9。

图7为本公开一实施例提供的第五种阵列基板的结构示意图。如图7所示，该阵列基板100还包括放电控制线180；放电控制线180沿第一方向延伸；第三晶体管T3的栅极G3与放电控制线180相连，放电控制线180位于第一存储线151远离栅线130的一侧。由此，第三晶体管可由放电控制线打开。

在一些示例中，如图7所示，第一存储线151包括第一主体部151A和第一延伸部151B；第一主体部151A沿第一方向X延伸；第一延伸部151B从第一主体部151A沿第二方向Y向放电控制线180延伸；第二电极块172在第一衬底基板110上的正投影与第一延伸部151B在第一衬底基板110上的正投影交叠。由于放电控制线设置在第一存储线远离栅线的一侧，且放电控制线与第一存储线的距离较远，因此该阵列基板通过设置第一延伸部，可方便地使得第二电极块与第一存储线形成放电电容。

在一些示例中，如图7所示，放电控制线180在衬底基板110上的正投影与第一像素电极161在衬底基板110上的正投影间隔设置。例如，放电控制线180和第一存储线161分别设置在第一像素电极161的中心的两侧。

在一些示例中，如图7所示，第三晶体管T3的栅极G3与放电控制线180集成为一体。

例如，如图7所示，第三晶体管T3的第三有源层Y3设置在放电控制线180上，第三晶体管T3的第三有源层Y3在衬底基板110上的正投影位于放电控制线180在衬底基板110上的正投影之内；此时，放电控制线180与第三有源层Y3交叠的部分可作为第三晶体管T3的栅极G3。

例如，第三晶体管T3的第三有源层Y3可以延伸到第二电极块172下方，与第一延伸部151B在衬底基板110上的正投影交叠，即可以作为第二电极块与第一存储线形成放电电容的一部分。

在一些示例中，如图7所示，由于第三晶体管T3的源极S3需要与第一电极块171相连，而第一晶体管T1和第三晶体管T3分别位于第一像素电极161的两侧；因此，第三晶体管T3的源极S3需要穿过第一像素电极161。

在一些示例中，如图7所示，第三晶体管T3的源极S3在衬底基板110上的正投影位于第一像素电极161在衬底基板110上的正投影交叠。

例如，如图7所示，第三晶体管T3的源极S3在衬底基板110上的正投影将第一像素电极161在衬底基板110上的正投影划分为在第一方向X上排列的两个子部分，这两个子部分的面积比例为0.8-1.2。由此，第三晶体管T3的源极S3对第一像素电极161的两个子部分的影响较为均衡。例如，如图7所示，第三晶体管T3的源极S3在衬底基板110上的正投影将第一像素电极161在衬底基板110上的正投影划分为在第一方向X上排列的两个子部分，这两个子部分的面积大致相等。

例如，第三晶体管T3的源极S3在衬底基板110上的正投影将第一像素电极161在衬底基板110上的正投影划分为在第一方向X上排列的两个子部分，靠近第三晶体管T3的漏极D3的子部分的面积为靠近第一晶体管T1的字部分的面积的1.03-1.10倍，如此有利于更多空间设置放电电容的电容电极。

图8为本公开一实施例提供的第六种阵列基板的结构示意图。如图8所示，该阵列基板100还包括第四电极块174；第一存储线151还包括第二延伸部151C，第二延伸部151C从第一主体部151A沿第二方向放电控制线180延伸；第四电极块174在第一衬底基板110上的正投影与第二延伸部151C在第一衬底基板110上的正投影交叠。此时，第四电极块与第二延伸部可形成放电电容。

在一些示例中，如图8所示，第二电极块172位于第一像素电极161的第一角落，第四电极块174位于第一像素电极161的第二角落，从而可减少第二电极块和第四电极块对开口率的影响。

在一些示例中，如图8所示，第二电极块172与第一存储线151交叠的部分的面积与第四电极块174与第一存储线151交叠的部分的面积相等。由此，该阵列基板可更好地将第一像素电极的放电电容进行分配。当然，本公开实施例包括但不限于此，第二电极块与第一存储线交叠的部分的面积与第四电极块与第一存储线交叠的部分的面积也可不等。

例如，第二电极块172与第一存储线151交叠的部分的面积与第四电极块174与第一存储线151交叠的部分的面积的比例为0.7-0.9。

如图8所示，第三晶体管T3包括第一沟道区C31和第二沟道区C32，第三晶体管T3的漏极D3包括第一漏极D31和第二漏极D32，第一漏极D31位于第一沟道区C31远离源极S3的一侧，第二漏极D32位于第二沟道区C32远离源极S3的一侧；第一漏极D31与第二电极块172电性相连，第二漏极D32与第四电极块174电性相连。由此，第三晶体管T3具有较高的稳定性。

在一些示例中，如图8所示，第二电极块172和第四电极块174关于第一像素电极161在第二方向Y上延伸的平分线呈镜像对称。当然，本公开实施例包括但不限于此。

在一些示例中，第一像素电极161的面积为A1，第二电极块172与第一存储线151交叠的部分的面积为A2，第四电极块174与第一存储线151交叠的部分的面积为A4，A1与A2和A4之和的比值范围为15 - 40。由此，第一像素电极和第二像素电极具有合适的电压差的同时，放电电容还具有较快的充放电速度，不会影响像素单元的相应速度。从而，该阵列基板上的像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，如图8所示，多个像素单元120包括第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123；第一颜色像素单元121中的第一像素电极161的面积范围为12000-15000平方微米，第一颜色像素单元121中的第二电极块172和第四电极块174与第一存储线151交叠的部分的面积之和的范围为400-460平方微米。由此，第一颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

例如，第一颜色像素单元被配置为发第一颜色的光，第二颜色像素单元被配置为发第二颜色的光，第三颜色像素单元被配置为发第三颜色的光。

例如，第一颜色可为红色，第二颜色可为绿色，第三颜色可为蓝色。当然，本公开实施例包括但不限于此，第一颜色、第二颜色和第三颜色也可为其他颜色。

在一些示例中，第一颜色像素单元121中的第一像素电极161的面积范围为13000-14000平方微米，第一颜色像素单元121中的第二电极块172和第四电极块174与第一存储线151交叠的部分的面积之和的范围为440-460平方微米。由此，第一颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第二颜色像素单元122中的第一像素电极161的面积范围为11500-14500平方微米，第二颜色像素单元122中的第二电极块172和第四电极块174与第一存储线151交叠的部分的面积之和的范围为390-450平方微米。由此，第二颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第二颜色像素单元122中的第一像素电极161的面积范围为13000-14000平方微米，第二颜色像素单元122中的第二电极块172和第四电极块174与第一存储线151交叠的部分的面积之和的范围为420-450平方微米。由此，第二颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第三颜色像素单元123中的第一像素电极161的面积范围为11000-13500平方微米，第三颜色像素单元123中的第二电极块172和第四电极块174与第一存储线151交叠的部分的面积之和的范围为350-400平方微米。由此，第三颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，第三颜色像素单元123中的第一像素电极161的面积范围为11000-12500平方微米，第三颜色像素单元123中的第二电极块172和第四电极块174与第一存储线151交叠的部分的面积之和的范围为350-380平方微米。由此，第三颜色像素单元具有较宽的可视角度的同时还具有较高的显示品质。

图9为本公开一实施例提供的第七种阵列基板的结构示意图。如图9所示，第一存储线151还包括连接部151D，连接部151D将第一延伸部151B和第二延伸部151C相连，以与第一主体部151A形成环状结构。

在一些示例中，如图9所示，第二电极块172位于第一像素电极161的第一角落，第四电极块174位于第一像素电极161的第二角落，从而可减少第二电极块和第四电极块对开口率的影响。

在一些示例中，如图9所示，由于第三晶体管T3的源极S3需要与第一电极块171相连，而第一晶体管T1和第三晶体管T3分别位于第一像素电极161的两侧；因此，第三晶体管T3的源极S3需要穿过第一像素电极161。

在一些示例中，如图9所示，第三晶体管T3的源极S3在衬底基板110上的正投影位于第一像素电极161在衬底基板110上的正投影交叠。

例如，如图9所示，第三晶体管T3的源极S3在衬底基板110上的正投影将第一像素电极161在衬底基板110上的正投影划分为在第一方向X上排列的两个子部分，这两个子部分的面积比例为0.8-1.2。由此，第三晶体管T3的源极S3对第一像素电极161的两个子部分的影响较为均衡。

在一些示例中，如图9所示，第三晶体管T3的源极S3穿过第一像素电极161与第一晶体管T1的漏极D1相连，第三晶体管T3的源极S3将第一像素电极161划分为第一子部分161A和第二子部分161B，第一子部分161A的面积和第二子部分161B的面积的比值范围为92%-100%，从而可使得第一晶体管T1的漏极D1对于第一子部分161A和第二子部分161B对应的液晶分子的影响更加平衡。

在一些示例中，如图9所述，第一存储线151还包括环状结构连接部151F，将相邻的两个环状结构相连。

图10为本公开一实施例提供的第八种阵列基板的结构示意图。如图10所示，栅线130包括突出部132，突出部132所在的区域被配置为放置隔垫物PS。多个像素单元120包括第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123；第一颜色像素单元121包括的突出部132的数量和尺寸与第二颜色像素单元122包括的突出部132的数量和尺寸不同，第二颜色像素单元122包括的突出部132的数量和尺寸与第三颜色像素单元123包括的突出部132的数量和尺寸不同。由此，该阵列基板可通过调节不同颜色像素单元中的突出部的数量和尺寸来调节不同颜色像素单元的第一像素电极和第二像素电极的面积。

在一些示例中，如图10所示，第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123中任意两个中的突出部132的尺寸的比例与第一像素电极161的面积比例呈反比。也就是说，第一像素电极的面积越大，该像素单元中的突出部的尺寸则越小。

在一些示例中，如图10所示，第一像素电极161通过过孔连接结构191与第一晶体管T1的漏极D1电性相连，突出部132在第一衬底基板110上的正投影与过孔连接结构191在第一衬底基板110上的正投影间隔设置。

在一些示例中，第一晶体管T1包括第一有源层Y1，第二晶体管T2包括第二有源层Y2，第三晶体管T3包括第三有源层Y3，第一有源层Y1、第二有源层Y2和第三有源层Y3中的至少之一的材料包括铟镓锌氧化物（IGZO）。

例如，上述的铟镓锌氧化物（IGZO）中各个金属元素的摩尔比例可以为传统的1：1：1。当然，本公开实施例包括但不限于此，上述的铟镓锌氧化物（IGZO）也可以为高迁材料体系，其中铟的摩尔含量在所有金属的摩尔含量的比例大于35%。另外，除了铟（In）、镓（Ga）、锌（Zn）金属材料外，也可以添加其他金属或是稀土元素。

图11为本公开一实施例提供的一种阵列基板中有源层的结构示意图。如图11所示，第一有源层Y1、第二有源层Y2和第三有源层Y3中的至少之一包括第一半导体层210和第二半导体层220；第二半导体层220位于第一半导体层210远离第一衬底基板110的一侧，第二半导体层220的致密度大于第一半导体层210的致密度。由此，第二半导体层220可为致密的铟镓锌氧化物（IGZO），与第一半导体层210具有刻蚀速率差异。

在一些示例中，第二半导体层的材料包括结晶态的铟镓锌氧化物当然，本公开实施例包括但不限于此。。

在一些示例中，如图11所示，第一有源层Y1、第二有源层Y2和第三有源层Y3中的至少之一还包括第三半导体层230，第三半导体层230位于第一半导体层210远离第二半导体层230的一侧。

图12为本公开一实施例提供的第九种阵列基板的结构示意图。如图12所示，各像素单元120包括第一晶体管T1、第二晶体管T2、第一像素电极161和第二像素电极162；栅线130设置在第一像素电极161和第二像素电极162之间；数据线140设置在第一像素电极161和第二像素电极162的一侧，也就是说，数据线140设置在第一像素电极161和第二像素电极162的同一侧；第一晶体管T1的栅极G1与栅线130相连，第一晶体管T1的源极S1与数据线140相连，第一晶体管T1的漏极D1与第一像素电极161相连，从而第一晶体管T1可在栅线130的驱动下将数据线140上的数据电压施加到第一像素电极161上；第二晶体管T2的栅极G2与栅线130相连，第二晶体管T2的源极S2与数据线140相连，第二晶体管T2的漏极D2与第二像素电极162相连，从而第二晶体管T2可在栅线130的驱动下将数据线140上的数据电压施加到第二像素电极162上。

如图12所示，各像素单元120还包括第三晶体管T3、第一电极块171和第二电极块172，第三晶体管T3的源极S3与第一电极块171相连，第一晶体管T1的漏极D1与第一电极块171相连，第三晶体管T3的漏极D3与第二电极块172相连，第二电极块172在第一衬底基板110上的正投影与第一存储线151在第一衬底基板110上的正投影交叠；第二电极块172沿第二方向Y延伸。也就是说，第二电极块172为竖向的电极块。

在一些示例中，各像素单元120还包括第三电极块173，第三晶体管T3的漏极D3分别与第二电极块172和第三电极块173相连；第二电极块172在第一衬底基板110上的正投影与第一存储线151在第一衬底基板110上的正投影交叠；第三电极块173在第一衬底基板110上的正投影与第二存储线152在第一衬底基板110上的正投影交叠。并且，第三电极块173也沿第二方向Y延伸，即第二电极块172为竖向的电极块。

在上述的阵列基板中，第二电极块与第一存储线可形成第一放电电容，第三电极块与第二存储线也可形成第二放电电容；第一放电电容和第二放电电容均可用于释放第一像素电极上的电荷。虽然第一像素电极和第二像素电极被同一栅线驱动，并加载同一数据信号，但是第一像素电极和第二像素电极连接不同的晶体管，并且第一放电电容和第二放电电容均可用于释放第一像素电极上的电荷，从而使得第一像素电极和第二像素电极上的电荷不等，进而可与公共电极形成不同的电压差。由此，该阵列基板可使得第一像素电极和第二像素电极对应的液晶分子具有不同的偏转方向或者不同的偏转程度，使得第一像素电极对应的子区域的可视角度与第二像素对应的子区域的可视角度不同。并且，该阵列基板可将用于释放第一像素电极上的电荷的放电电容合理地进行布置，避免第二电极块的面积过大，并可利用像素单元中的边角区域设置第三电极块，从而在保证放电电容的电容值足够的前提下充分利用阵列基板上的空间。

在一些示例中，如图12所示，相邻的第二电极块172和第三电极块173相连，从而整体上形成沿第二方向Y延伸的图案。

图13为本公开一实施例提供的第十种阵列基板的结构示意图。如图13所示，该阵列基板100还包括存储连接线173，将第一存储线171和第二存储线172相连。存储连接线173在衬底基板110上的正投影与第一像素电极161在衬底基板110上的正投影和第二像素电极162在衬底基板110上的正投影均间隔设置，避免与像素电极形成电容。

在一些示例中，如图13所示，存储连接线173与第一晶体管T1的源极S1同层设置。也就是说，存储连接线可采用第一晶体管的源极所在的导电层形成。此时，存储连接线173与第一存储线171和第二存储线172异层设置，从而可通过第二过孔连接结构192与第一存储线151相连，通过第三过孔连接结构193与第二存储线152相连。

当然，本公开实施例包括但不限于此，存储连接线也可采用其他导电层制作，例如存储连接线可与第一像素电极同层设置，或者存储连接线可为导体化的半导体层，与第一晶体管的第一有源层同层设置。

在一些示例中，如图13所示，多个像素单元120包括第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123，第一颜色像素单元121被配置为发红色光，第二颜色像素单元122被配置为发绿色光，第三颜色像素单元123被配置为蓝色光，存储连接线173位于第三颜色像素单元123之内，从而减少存储连接线对于显示的影响。

在一些示例中，如图13所示，第三颜色像素单元123中的第二电极块172和第三电极块173与同一像素单元中的第一晶体管T1的第一有源层Y1在第一方向X上的距离小于第一颜色像素单元121中的第二电极块172和第三电极块173与同一像素单元中的第一晶体管T1的第一有源层Y1在第一方向X上的距离。由此，该阵列基板可使得存储连接线与第二电极块或第三电极块的距离较远，避免相互影响。

在一些示例中，如图13所示，第三颜色像素单元123中的第三晶体管T3的第三有源层Y3与同一像素单元中的第一晶体管T1的第一有源层Y1在第一方向X上的距离小于第一颜色像素单元121中的第三晶体管T3的第三有源层Y3与同一像素单元中的第一晶体管T1的第一有源层Y1在第一方向X上的距离。由此，该阵列基板可使得存储连接线与第二电极块或第三电极块的距离较远，避免相互影响。

图14为本公开一实施例提供的第十一种阵列基板的结构示意图。如图14所示，在该阵列基板中，数据线140包括弯折部142，弯折部142在第一衬底基板110上的正投影与第二电极块172在第一衬底基板110上的正投影部分重叠，从而可平衡相邻像素单元之间的寄生电容。需要说明的是，在图14所示的示例中，数据线和第二电极块可采用不同的导电层制作，并且，弯折部与第二电极块之间设置有绝缘层。

在一些示例中，如图14所示，多个像素单元120包括第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123；弯折部142包括沿第二方向延伸的竖直部142A，第一颜色像素单元121中的竖直部142A与第二电极块172的距离为J1、第二颜色像素单元121中的竖直部142A与第二电极块172的距离为J2，第三颜色像素单元123中的竖直部142A与第二电极块172的距离为J3，J1、J2和J3不相等。由此，该阵列基板可更好地平衡不同颜色像素单元之间的寄生电容。

在一些示例中，J1、J2和J3的取值范围为3-12微米，J1和J2的差值的范围为0.5-5微米，J2和J3的差值的范围为0.5-5微米。

图15为本公开一实施例提供的一种阵列基板的示意图。如图15所示，该阵列基板100还包括彩膜层250，设置在第一像素电极161和第二像素电极162远离衬底基板110的一侧。由此，该阵列基板可采用彩膜在阵列基板（Color filter On Array）的设计，从而使得彩膜层与像素单元具有更高的对位精度。

在一些示例中，如图15所示，多个像素单元120包括第一颜色像素单元121、第二颜色像素单元122和第三颜色像素单元123；彩膜层250包括第一颜色滤光片251、第二颜色滤光片252和第三颜色滤光片253；第一颜色滤光片251与第一颜色像素单元121对应设置，第二颜色滤光片252与第二颜色像素单元122对应设置，第三颜色滤光片253与第三颜色像素单元123对应设置。

例如，第一颜色像素单元被配置为发第一颜色的光，第二颜色像素单元被配置为发第二颜色的光，第三颜色像素单元被配置为发第三颜色的光。

例如，第一颜色可为红色，第二颜色可为绿色，第三颜色可为蓝色。当然，本公开实施例包括但不限于此，第一颜色、第二颜色和第三颜色也可为其他颜色。

在一些示例中，如图15所示，该阵列基板100还包括黑矩阵280，位于相邻的第一颜色滤光片251和第二颜色滤光片252之间，相邻的第二颜色滤光片252和第三颜色滤光片253之间，相邻的第三颜色滤光片253和第一颜色滤光片251之间。

本公开一实施例还提供一种显示面板。图16为本公开一实施例提供的一种显示面板的结构示意图。如图16所示，该显示面板400包括上述的阵列基板100。因此，包括上述的阵列基板的显示面板上的像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，如图16所示，该显示面板400还包括对置基板300和液晶层410。对置基板300与阵列基板100相对设置，且包括第二衬底基板310和公共电极320；液晶层410位于阵列基板100和对置基板300之间。阵列基板100还包括栅极绝缘层290，栅极绝缘层290位于第一晶体管T1的栅极G1和第一晶体管T1的源极S1之间，第二晶体管T2的栅极G2和第二晶体管T2的源极S2之间，和第三晶体管T3的栅极G3和第三晶体管T3的源极S3之间。

此时，液晶层的厚度d1与栅极绝缘层的厚度d2之比满足下列公式：

d1/d2=(ε1/ε2) × (A1/A2) × (W2/W1) ×(L1/L2)，

其中，ε1为液晶层中液晶材料的介电常数，ε2为栅极绝缘层的介电常数，W1为第一晶体管的沟道宽度，L1为第一晶体管的沟道长度，W2为第三晶体管的沟道宽度，L2为第三晶体管的沟道长度。由此，该显示面板还可通过设置液晶层的厚度d1与栅极绝缘层的厚度的比例，来调节充放电量，从而使得显示面板具有较好的显示品质。

在一些示例中，如图16所示，该显示面板400还包括对置基板300和液晶层410。对置基板300与阵列基板100相对设置，且包括第二衬底基板310和公共电极320；液晶层410位于阵列基板100和对置基板300之间。阵列基板100还包括栅极绝缘层290，栅极绝缘层290位于第一晶体管T1的栅极G1和第一晶体管T1的源极S1之间，第二晶体管T2的栅极G2和第二晶体管T2的源极S2之间，和第三晶体管T3的栅极G3和第三晶体管T3的源极S3之间。

此时，所述液晶层的厚度d1与所述栅极绝缘层的厚度d2之比满足下列公式：

d1/d2=(ε1/ε2) × A1/[A2× (W2/W1) ×(L1/L2)- Scs- Sgd],

其中，ε1为所述液晶层中液晶材料的介电常数，ε2为所述栅极绝缘层的介电常数，W1为所述第一晶体管的沟道宽度，L1为所述第一晶体管的沟道长度，W2为所述第三晶体管的沟道宽度，L2为所述第三晶体管的沟道长度，Scs为所述第一电极块与所述第一存储线形成的存储电容，Sgd为所述第一晶体管的栅极与漏极之间的寄生电容。

假设像素单元120的充电量QR1等于释放电容放电量QR2的P倍，那么QR1和QR2满足下列公式：

QR1=P*QR2 (1)，

其中，0＜P＜1。

另一方面，QR1=第一晶体管T1的Ion1*充电时间t1，QR2=第三晶体管T3的Ion2*放电时间t2，而电流公式Ion＝μn *W/L*Ci *(VGS-VTH)*VDS，因此可以得到：

μ1*W1/L1*CSiNx*(VGS1-VTH1)*VDS1*t1=P*μ2*W2/L2*CSiNx*(VGS2-VTH2)*VDS2*t2 (2)，

其中，μn表示载流子迁移率，Ci表示单位面积的晶体管的栅极和源极之间寄生电容Cgs(即Ci=Cgs/S)，W表示晶体管的沟道区的宽度，L表示晶体管的沟道区的长度，Vgs表示晶体管的栅极-源极电压，Vth表示晶体管的阈值电压，Vds表示晶体管的漏极-源极电压。

可见，充电电流Ion与晶体管的沟道区的宽长比(W/L)成正比，故宽长比(W/L)的变化将成比例的影响充电电流Ion，由于第一晶体管T1和第三晶体管T3采用相同的工艺形成，即两者的μn、Ci、(VGS-VTH)*VDS几乎相等。

因此，QR1=P*QR2=[(W1/L1)/(W2/L2)]*(t1/t2)*QR2 (3)，

由于t1、t2 可由同一栅线控制，栅线开启时间相同，可以近似相等，因此，上面的公式可简化为：

QR1=[(W1/L1)/(W2/L2)] *QR2 (4)。

另一方面，像素单元的充电量QR1=Cpixel*U，像素单元的放电量QR2=C放电电容*U；U为晶体管的驱动电压，由于第一晶体管和第三晶体管可由同一栅线控制，U近似相等，从而可以得到：

Cpixel=P*C放电电容=[(W1/L1)/(W2/L2)]*(t1/t2)*C放电电容 (5)

Cpixel= Clc+Cs+Cgd (6)

电容公式：C= εS/4πkd =V1*εS/d (7)

Clc= ε1S/4πkd1=K1*Spixel, Cs=K3* S存储电容, Cgd = K4* Sgd，C放电电容=K2*S放电电容 (8)

其中，Cgd表示晶体管的栅极电极与漏极电极之间的寄生电容，Cpixel表示像素单元的充电电容，Clc表示液晶电容，Cs表示存储电容，Spixel表示液晶电容的面积，S存储电容表示存储电容的面积，S放电电容表示放电电容的面积。需要说明的是，Spixel可近视为A1，S放电电容可近似为A2。

由于平行板电容主要与平行板之间的介电常数ε，以及两者之间的距离d有关，因此K2= K3= K4，而K1 /K2=(ε1/d1)/ ( (ε2/d2)；由此，可以得到：

A2=(A1*(K1/K2) +Scs+ Sgd )/{M*[(W1/L1)/（W2/L2)]*(t1/t2)},

其中，K1=ε1/4πkd1，K2=ε2/4πkd2，ε1为液晶层中液晶材料的介电常数，ε2为栅极绝缘层的介电常数，d1为液晶层的厚度， d2为栅极绝缘层的厚度，Scs为第一电极块与第一存储线形成的存储电容，Sgd为第一晶体管的栅极与漏极之间的寄生电容，W1为第一晶体管的沟道宽度，L1为第一晶体管的沟道长度，W2为第三晶体管的沟道宽度，L2为第三晶体管的沟道长度，t1为像素电极的充电时间，t2为第二电极块的充电时间，

M=μ1*C1*(VGS1-VTH1)*VDS1/μ2*C1*(VGS2-VTH2)*VDS2，其中，μ1表示第一晶体管的载流子迁移率，μ2表示第二晶体管的载流子迁移率，C1表示第一晶体管中栅极源源极之间的寄生电容，C2表示第一晶体管中栅极源源极之间的寄生电容，VGS1表示第一晶体管的栅极-源极电压，VGS2表示第三晶体管的栅极-源极电压，VTH1表示第一晶体管的阈值电压，VTH2表示第三晶体管的阈值电压，VDS1表示第一晶体管的漏极-源极电压，VDS2表示第二晶体管的漏极-源极电压。

可选的，当Scs和/或 Sgd相对较小时，d1/d2=(ε1/ε2) × (A1/A2) × (W2/W1)×(L1/L2)；或者，可选的当Scs和Sgd相对较大时，d1/d2=(ε1/ε2) × A1/[A2× (W2/W1)×(L1/L2)- Scs- Sgd]。

可选的，Clc+Cs+Cgd 中，Clc，Cgd 相对较小时，Cpixel=Cs=P*C放电电容=[(W1/L1)/(W2/L2)]*(t1/t2)*C放电电容。

可以理解的是，Cpixel与C放电电容两者的栅极绝缘层介电常数，距离等参数相等，则A2/E的比值，与[(W1/L1)/(W2/L2)]成线性关系。例如：A2/E与[(W1/L1)/(W2/L2)]成正比例关系。

可选的，A2/E=M*P*[(W1/L1)/(W2/L2)]。

可选的，所述A2与所述E的比值范围为0.18-0.54。

可选的，第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值范围为0.15-0.45。

可选的，所述第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值范围为0.2-0.35。

在一些示例中，如图16所示，该显示面板400还包括封框胶420，封框胶420位于阵列基板100和对置基板300之间，且围绕液晶层410设置。

在一些示例中，如图16所示，阵列基板100还包括钝化层280，位于第一晶体管T1的漏极D1与第一像素电极161之间。

例如，栅极绝缘层290可以采用氮化硅、氧化硅或氮氧化硅，栅极绝缘层290的厚度可以为2000埃至5000埃。

例如，钝化层280的材料可与栅极绝缘层290相同，例如氮化硅、氧化硅或氮氧化硅。

在一些示例中，第二衬底基板310可为刚性基板或柔性基板。

在一些示例中，第二衬底基板310可为玻璃基板、石英基板、塑料基板。当然，本公开实施例包括但不限于此，衬底基板也可采用其他合适的基板。

本公开一实施例还提供一种显示装置。图17为本公开一实施例提供的一种显示装置的示意图。如图17所示，该显示装置500包括上述的显示面板400。因此，包括上述的显示面板的显示装置上的像素单元具有较宽的可视角度的同时还具有较高的显示品质。

在一些示例中，该显示装置可为电视、电脑、笔记本电脑、平板电脑、导航仪、电子相框、手机等具有显示功能的电子产品。

对于本公开，还有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (48)

1.一种阵列基板，包括：

第一衬底基板；

多个像素单元，位于所述第一衬底基板上；

栅线，沿第一方向延伸；以及

数据线，沿第二方向延伸，所述第二方向与所述第一方向相交；

第一存储线，沿所述第一方向或第二方向延伸，

其中，至少一个所述像素单元包括第一晶体管、第二晶体管、第一像素电极和第二像素电极，

所述第一晶体管的栅极与所述栅线相连，所述第一晶体管的源极与所述数据线相连，所述第一晶体管的漏极与所述第一像素电极相连，所述第二晶体管的栅极与所述栅线相连，所述第二晶体管的源极与所述数据线相连，所述第二晶体管的漏极与所述第二像素电极相连，

至少一个所述像素单元还包括第三晶体管、第一电极块和第二电极块，所述第三晶体管的源极与所述第一电极块相连，所述第一晶体管的漏极与所述第一电极块相连，所述第三晶体管的漏极与所述第二电极块相连，所述第二电极块在所述第一衬底基板上的正投影与所述第一存储线在所述第一衬底基板上的正投影交叠，

所述第一像素电极的面积为A1，所述第二电极块与所述第一存储线交叠的部分的面积为A2，所述A1与所述A2的比值范围为15-40；和/或，所述第一电极块与所述第一存储线交叠的部分的面积为E，所述A2与所述E的比值范围为0.18-0.54。

2.根据权利要求1所述的阵列基板，其中，所述A2与所述E的比值Z1与所述第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值Z2满足以下公式：

Z1=F*Z2，

其中，F的取值范围为0.8-1.5，所述第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值范围为0.15-0.45。

3.根据权利要求2所述的阵列基板，其中，所述第一晶体管的沟道区的宽长比和所述第三晶体管的沟道区的宽长比的比值范围为0.2-0.35。

4.根据权利要求1所述的阵列基板，其中，所述A1与所述A2的比值范围为25-30。

5.根据权利要求1所述的阵列基板，其中，所述第一电极块和所述第二电极块沿所述第一方向排列，所述第一电极块在所述第一衬底基板上的正投影与所述第一存储线在所述第一衬底基板上的正投影交叠。

6.根据权利要求1所述的阵列基板，其中，所述栅线设置在所述第一像素电极和所述第二像素电极之间，所述数据线设置在所述第一像素电极和所述第二像素电极的一侧。

7.根据权利要求1-6中任一项所述的阵列基板，其中，所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，

所述第一颜色像素单元中的所述第一像素电极的面积范围为12000-15000平方微米，所述第一颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为400-460平方微米。

8.根据权利要求7所述阵列基板，其中，所述第一颜色像素单元中的所述第一像素电极的面积范围为13000-14000平方微米，所述第一颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为440-460平方微米。

9.根据权利要求7所述的阵列基板，其中，所述第二颜色像素单元中的所述第一像素电极的面积范围为11500-14500平方微米，所述第二颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为390-450平方微米。

10.根据权利要求9所述阵列基板，其中，所述第二颜色像素单元中的所述第一像素电极的面积范围为13000-14000平方微米，所述第二颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为420-450平方微米。

11.根据权利要求9所述的阵列基板，其中，在所述第一颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B1；在所述第二颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B2；所述B1与所述B2的比值范围为0.95-0.99。

12.根据权利要求7所述的阵列基板，其中，所述第三颜色像素单元中的所述第一像素电极的面积范围为11000-13500平方微米，所述第三颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为350-400平方微米。

13.根据权利要求12所述的阵列基板，其中，所述第三颜色像素单元中的所述第一像素电极的面积范围为11000-12500平方微米，所述第三颜色像素单元中的所述第二电极块与所述第一存储线交叠的部分的面积范围为350-380平方微米。

14.根据权利要求12所述的阵列基板，其中，在所述第一颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B1；在所述第三颜色像素单元中，所述第一像素电极的面积与所述第二电极块与所述第一存储线交叠的部分的面积的比值范围为B3；所述B1与所述B3的比值范围为1.03-1.05。

15.根据权利要求1-6中任一项所述的阵列基板，还包括：

第二存储线；以及

第三电极块，

其中，所述第三电极块与所述第三晶体管的漏极相连，所述第三电极块在所述第一衬底基板上的正投影与所述第二存储线在所述第一衬底基板上的正投影交叠。

16.根据权利要求15所述的阵列基板，还包括：

存储连接线，将所述第一存储线和所述第二存储线相连，

其中，所述存储连接线在所述衬底基板上的正投影与所述第一像素电极在所述衬底基板上的正投影和所述第二像素电极在所述衬底基板上的正投影均间隔设置。

17.根据权利要求16所述的阵列基板，其中，所述存储连接线与所述第一像素电极和所述第一晶体管的源极中的至少之一同层设置。

18.根据权利要求16所述的阵列基板，其中，所述存储连接线为导体化的半导体层，所述第一晶体管包括第一有源层，所述存储连接线与所述第一晶体管的所述第一有源层同层设置。

19.根据权利要求16所述的阵列基板，其中，所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，所述第一颜色像素单元被配置为发红色光，所述第二颜色像素单元被配置为发绿色光，所述第三颜色像素单元被配置为蓝色光，所述存储连接线位于所述第三颜色像素单元之内。

20.根据权利要求15所述的阵列基板，其中，所述第一存储线位于所述栅线靠近所述第一像素电极的中心的一侧，所述第二存储线位于所述栅线靠近所述第二像素电极的中心的一侧。

21.根据权利要求15所述的阵列基板，其中，所述第二电极块与所述第一存储线交叠的部分的面积与所述第三电极块与所述第二存储线交叠的部分的面积相等。

22.根据权利要求15所述的阵列基板，其中，所述第二电极块与所述第一存储线交叠的部分的面积与所述第三电极块与所述第二存储线交叠的部分的面积的比例为0.7-0.9。

23.根据权利要求15所述的阵列基板，其中，所述第三晶体管包括第一沟道区和第二沟道区，所述第三晶体管的漏极包括第一子漏极和第二子漏极，所述第一子漏极位于所述第一沟道区远离所述源极的一侧，所述第二子漏极位于所述第二沟道区远离所述源极的一侧，

所述第一子漏极与所述第二电极块电性相连，所述第二子漏极与所述第三电极块电性相连。

24.根据权利要求23所述的阵列基板，其中，所述第一沟道区的宽长比与所述第二沟道区的宽长比的比值为0.9-2.5。

25.根据权利要求1-6中任一项所述的阵列基板，其中，所述第三晶体管的栅极与所述栅线相连。

26.根据权利要求1-6中任一项所述的阵列基板，其中，所述第三晶体管的栅极与所述栅线集成为一体。

27.根据权利要求1-6中任一项所述的阵列基板，还包括：

放电控制线，沿所述第一方向延伸，

其中，所述第三晶体管的栅极与所述放电控制线相连，所述放电控制线位于所述第一存储线远离所述栅线的一侧。

28.根据权利要求27所述的阵列基板，其中，所述第一存储线包括：

第一主体部，沿所述第一方向延伸；以及

第一延伸部，从所述第一主体部沿所述第二方向所述放电控制线延伸，

其中，所述第二电极块在所述第一衬底基板上的正投影与所述第一延伸部在所述第一衬底基板上的正投影交叠。

29.根据权利要求28所述的阵列基板，还包括：

第四电极块，

其中，所述第一存储线还包括第二延伸部，所述第二延伸部从所述第一主体部沿所述第二方向所述放电控制线延伸，

其中，所述第四电极块在所述第一衬底基板上的正投影与所述第二延伸部在所述第一衬底基板上的正投影交叠，

所述第三晶体管包括第一沟道区和第二沟道区，所述第三晶体管的漏极包括第一漏极和第二漏极，所述第一漏极位于所述第一沟道区远离所述源极的一侧，所述第二漏极位于所述第二沟道区远离所述源极的一侧，

所述第一漏极与所述第二电极块电性相连，所述第二漏极与所述第四电极块电性相连。

30.根据权利要求29所述的阵列基板，其中，所述第一存储线还包括连接部，所述连接部将所述第一延伸部和所述第二延伸部相连，以与所述第一主体部形成环状结构。

31.根据权利要求29所述的阵列基板，其中，所述第二电极块位于所述第一像素电极的第一角落，所述第四电极块位于所述第一像素电极的第二角落。

32.根据权利要求29所述的阵列基板，其中，所述第三晶体管的源极穿过所述第一像素电极与所述第一晶体管的漏极相连，所述第三晶体管的源极将所述第一像素电极划分为第一子部分和第二子部分，

所述第一子部分的面积和所述第二子部分的面积的比值范围为92%-100%。

33.根据权利要求1-6中任一项所述的阵列基板，其中，所述栅线包括突出部，所述突出部所在的区域被配置为放置隔垫物，

所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，

所述第一颜色像素单元包括的所述突出部的数量和尺寸与所述第二颜色像素单元包括的所述突出部的数量和尺寸不同，所述第二颜色像素单元包括的所述突出部的数量和尺寸与所述第三颜色像素单元包括的所述突出部的数量和尺寸不同。

34.根据权利要求33所述的阵列基板，其中，第一颜色像素单元、第二颜色像素单元和第三颜色像素单元中任意两个中的所述突出部的尺寸的比例与第一像素电极的面积比例呈反比。

35.根据权利要求33所述的阵列基板，其中，所述第一像素电极通过过孔连接结构与所述第一晶体管的漏极电性相连，

所述突出部在所述第一衬底基板上的正投影与所述过孔连接结构在所述第一衬底基板上的正投影间隔设置。

36.根据权利要求1-6中任一项所述的阵列基板，其中，所述第一晶体管包括第一有源层，所述第二晶体管包括第二有源层，所述第三晶体管包括第三有源层，

所述第一有源层、所述第二有源层和所述第三有源层中的至少之一的材料包括铟镓锌氧化物。

37.根据权利要求36所述的阵列基板，其中，所述第一有源层、所述第二有源层和所述第三有源层中的至少之一包括：

第一半导体层；

第二半导体层，位于所述第一半导体层远离所述第一衬底基板的一侧，

其中，所述第二半导体层的致密度大于所述第一半导体层的致密度。

38.根据权利要求37所述的阵列基板，其中，所述第二半导体层的材料包括结晶态的铟镓锌氧化物。

39.根据权利要求1-6中任一项所述的阵列基板，其中，所述第二电极块沿所述第二方向延伸。

40.根据权利要求39所述的阵列基板，其中，所述数据线包括弯折部，所述弯折部在所述第一衬底基板上的正投影与所述第二电极块在所述第一衬底基板上的正投影部分重叠。

41.根据权利要求40所述的阵列基板，其中，所述多个像素单元包括第一颜色像素单元、第二颜色像素单元和第三颜色像素单元，

所述弯折部包括沿所述第二方向延伸的竖直部，所述第一颜色像素单元中的所述竖直部与所述第二电极块的距离为J1、所述第二颜色像素单元中的所述竖直部与所述第二电极块的距离为J2，所述第三颜色像素单元中的所述竖直部与所述第二电极块的距离为J3，

所述J1、所述J2和所述J3不相等。

42.根据权利要求41所述的阵列基板，其中，所述J1、所述J2和所述J3的取值范围为3-12微米，所述J1和所述J2的差值的范围为0.5-5微米，所述J2和所述J3的差值的范围为0.5-5微米。

43.根据权利要求1-6中任一项所述的阵列基板，其中，所述第一像素电极包括多个第一狭缝，所述第二像素电极包括多个第二狭缝。

44.一种显示面板，其特征在于，包括根据权利要求1-43中任一项所述的阵列基板。

45.根据权利要求44所述的显示面板，还包括：

对置基板，与所述阵列基板相对设置且包括第二衬底基板和公共电极；

液晶层，位于所述阵列基板和所述对置基板之间，

其中，所述阵列基板还包括栅极绝缘层，位于所述第一晶体管的栅极和所述第一晶体管的源极之间，所述第二晶体管的栅极和所述第二晶体管的源极之间，所述第三晶体管的栅极和所述第三晶体管的源极之间，

所述液晶层的厚度d1与所述栅极绝缘层的厚度d2之比满足下列公式：

d1/d2=(ε1/ε2) × (A1/A2) × (W2/W1) ×(L1/L2)，

其中，ε1为所述液晶层中液晶材料的介电常数，ε2为所述栅极绝缘层的介电常数，W1为所述第一晶体管的沟道宽度，L1为所述第一晶体管的沟道长度，W2为所述第三晶体管的沟道宽度，L2为所述第三晶体管的沟道长度。

46.根据权利要求44所述的显示面板，还包括：

对置基板，与所述阵列基板相对设置且包括第二衬底基板和公共电极；

液晶层，位于所述阵列基板和所述对置基板之间，

其中，所述阵列基板还包括栅极绝缘层，位于所述第一晶体管的栅极和所述第一晶体管的源极之间，所述第二晶体管的栅极和所述第二晶体管的源极之间，所述第三晶体管的栅极和所述第三晶体管的源极之间，

所述液晶层的厚度d1与所述栅极绝缘层的厚度d2之比满足下列公式：

d1/d2=(ε1/ε2) × A1/[A2× (W2/W1) ×(L1/L2)- Scs- Sgd]，

其中，ε1为所述液晶层中液晶材料的介电常数，ε2为所述栅极绝缘层的介电常数，W1为所述第一晶体管的沟道宽度，L1为所述第一晶体管的沟道长度，W2为所述第三晶体管的沟道宽度，L2为所述第三晶体管的沟道长度，Scs为所述第一电极块与所述第一存储线形成的存储电容，Sgd为所述第一晶体管的栅极与漏极之间的寄生电容。

47.根据权利要求45所述的显示面板，还包括：

封框胶，

其特征在于，所述封框胶设置在所述阵列基板和所述对置基板之间，且围绕所述液晶层。

48.一种显示装置，其特征在于，包括根据权利要求44-47中任一项的所述显示面板。

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