CN111443536A - 阵列基板、驱动方法以及液晶显示面板 - Google Patents

阵列基板、驱动方法以及液晶显示面板 Download PDF

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CN111443536A CN202010406049.2A CN202010406049A CN111443536A CN 111443536 A CN111443536 A CN 111443536A CN 202010406049 A CN202010406049 A CN 202010406049A CN 111443536 A CN111443536 A CN 111443536A
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Abstract

本申请提供一种阵列基板、驱动方法以及液晶显示面板，在本申请的技术方案中，通过两个薄膜晶体管可以实现主区像素电极、次区像素电极的信号控制，并且，通过任一像素电极与相邻像素单元的重叠区域形成的辅助电容可以对该像素电极进行电位变化处理，使得主区像素电极与次区像素电极存在电位差，从而满足正常显示的电位要求。相比于现有技术，本申请通过减少薄膜晶体管和栅极信号线的数量，可以减小设计空间，降低基本图形构造的复杂度。

Description

阵列基板、驱动方法以及液晶显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板、驱动方法以及液晶显示面板。
背景技术
液晶显示面板(Liquid Crystal Display，LCD)的构造包括彩色滤光片基板、薄膜晶体管(Thin Film Transistor，TFT)阵列基板以及设置于两基板之间的液晶层，另外，两基板的相对内侧还设置有像素电极和公共电极等。LCD通过控制TFT上的信号和电压来改变液晶分子的方向，以控制每个像素点的偏振光出射从而达到显示目的。
现有的八畴TFT-LCD设计产品中，通常采用3TFT、双栅极信号(Double Gate)的方式形成TFT控制器件，然而，3个TFT和双Gate信号线需要占据较大的设计空间，导致图形构造复杂。
发明内容
本申请提供一种阵列基板、驱动方法以及液晶显示面板，可以减小设计空间，降低图形构造的复杂度。
一方面，本申请提供一种阵列基板，包括：纵横交错的数据线和扫描线，以及由所述数据线和所述扫描线分隔成的多个像素单元，所述多个像素单元中的任一像素单元包括：主区像素电极、次区像素电极、用于连接所述主区像素电极与所述像素单元对应的第一扫描线的第一薄膜晶体管、用于连接所述次区像素电极与所述第一扫描线的第二薄膜晶体管；
所述主区像素电极以及所述次区像素电极中的一者与所述像素单元的相邻像素单元对应的第二扫描线存在重叠区域，所述重叠区域用于形成辅助电容，所述辅助电容用于在所述相邻像素单元存在信号变化时，对所述重叠区域对应的像素电极进行电位变化处理。
可选的，包括以下至少一项：
所述主区像素电极以及所述次区像素电极中的一者在所述第二扫描线上的第一正投影图案，与所述第二扫描线存在重叠区域；
所述主区像素电极以及所述次区像素电极中的一者与导电结构连接，所述导电结构在所述第二扫描线上的第二正投影图案，与所述第二扫描线存在重叠区域。
可选的，所述主区像素电极为明像素电极；
所述主区像素电极与所述第二扫描线存在重叠区域，所述重叠区域形成的辅助电容用于在所述主区像素电极以及所述次区像素电极充电之前，基于所述相邻像素单元的下拉信号变化对所述主区像素电极进行电位下拉处理，以及，在所述主区像素电极以及所述次区像素电极充电之后，基于所述相邻像素单元的上拉信号变化对所述主区像素电极进行电位上拉处理。
可选的，所述次区像素电极为暗像素电极；
所述次区像素电极与所述第二扫描线存在重叠区域，所述重叠区域形成的辅助电容用于在所述主区像素电极以及所述次区像素电极充电之前，基于所述相邻像素单元的上拉信号变化对所述次区像素电极进行电位上拉处理，以及，在所述主区像素电极以及所述次区像素电极充电之后，基于所述相邻像素单元的下拉信号变化对所述次区像素电极进行电位下拉处理。
可选的，所述第一薄膜晶体管的栅极与所述第一扫描线连接，所述第一薄膜晶体管的漏极与所述主区像素电极连接，所述第一薄膜晶体管的源极与所述当前像素单元对应的数据线连接；
所述第二薄膜晶体管的栅极与所述第一扫描线连接，所述第二薄膜晶体管的漏极与所述次区像素电极连接，所述第二薄膜晶体管的源极与所述当前像素单元对应的数据线连接。
可选的，所述主区像素电极以及所述次区像素电极分别包括四畴电极结构；
所述四畴电极结构包括主干电极、边框电极以及多个分支电极。
另一方面，本申请提供一种应用于上述的阵列基板的驱动方法，所述方法包括：
T1阶段：在像素单元的主区像素电极以及次区像素电极充电之前，基于所述像素单元的相邻像素单元的第一信号变化，通过辅助电容对目标像素电极进行所述第一信号变化对应的第一电位变化处理；所述目标像素电极为与所述相邻像素单元对应的第二扫描线存在重叠区域的像素电极，所述辅助电容由所述重叠区域形成，所述目标像素电极为所述主区像素电极以及所述次区像素电极中的一者；
T2阶段：通过所述像素单元对应的第一扫描线，对所述主区像素电极以及所述次区像素电极进行充电，充电后的所述主区像素电极与充电后的所述次区像素电极的电位相同；
T3阶段：在像素单元的主区像素电极以及次区像素电极充电之后，基于所述相邻像素单元的第二信号变化，通过所述辅助电容对所述目标像素电极进行所述第二信号变化对应的第二电位变化处理，进行电位变化处理后的目标像素电极与未进行电位变化处理的另一像素电极的电位不同。
可选的，所述目标像素电极为主区像素电极，所述另一像素电极为次区像素电极，所述第一信号变化为信号下拉变化，所述第一电位变化处理为电位下拉处理；所述第二信号变化为信号上拉变化，所述第二电位变化处理为电位上拉处理。
可选的，所述目标像素电极为次区像素电极，所述另一像素电极为主区像素电极，所述第一信号变化为信号上拉变化，所述第一电位变化处理为电位上拉处理；所述第二信号变化为信号下拉变化，所述第二电位变化处理为电位下拉处理。
另一方面，本申请提供一种液晶显示面板，包括上述的阵列基板。
本申请提供的阵列基板、驱动方法以及液晶显示面板，该阵列基板包括：纵横交错的数据线和扫描线，以及由数据线和扫描线分隔成的多个像素单元，多个像素单元中的任一像素单元包括：主区像素电极、次区像素电极、用于连接主区像素电极与像素单元对应的第一扫描线的第一薄膜晶体管、用于连接次区像素电极与第一扫描线的第二薄膜晶体管；主区像素电极以及次区像素电极中的一者与像素单元的相邻像素单元对应的第二扫描线存在重叠区域，重叠区域用于形成辅助电容，辅助电容用于在相邻像素单元存在信号变化时，对重叠区域对应的像素电极进行电位变化处理。
在本申请的技术方案中，通过两个薄膜晶体管可以实现主区像素电极、次区像素电极的信号控制，并且，通过任一像素电极与相邻像素单元的重叠区域形成的辅助电容可以对该像素电极进行电位变化处理，使得主区像素电极与次区像素电极存在电位差，从而满足正常显示的电位要求。相比于现有技术，本申请通过减少薄膜晶体管和栅极信号线的数量，可以减小设计空间，降低基本图形构造的复杂度。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1为本申请实施例提供的阵列基板的结构示意图；
图2为本申请实施例中多条数据线和扫描线形成多个像素单元的示意图；
图3为本申请实施例中主区像素电极与第二扫描线存在重叠区域的一示意图；
图4为本申请实施例中主区像素电极与第二扫描线存在重叠区域的另一示意图；
图5为本申请实施例中主区像素电极间接与第二扫描线存在重叠区域时的阵列基板的示意图；
图6为本申请实施例中四畴电极结构的结构示意图；
图7为本申请实施例中阵列基板对应的像素电路图；
图8为本申请实施例中驱动方法的流程示意图；
图9为本申请实施例中阵列基板在工作过程的信号变化时序图；
图10为本申请实施例中阵列基板在工作过程的另一信号变化时序图。
附图标记说明：
10、数据线；20、扫描线；20A、第一扫描线；20B、第二扫描线；310、主区像素电极；312、导电结构；320、次区像素电极；410、第一薄膜晶体管；420、第二薄膜晶体管；50、重叠区域。
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图1为本申请实施例提供的阵列基板的结构示意图，如图1所示，本申请中阵列基板主要包括数据线10、扫描线20、由数据线10和扫描线20形成的多个像素单元。其中，任一像素单元包括主区像素电极310、次区像素电极320、第一薄膜晶体管410和第二薄膜晶体管420，主区像素电极310以及次区像素电极320中的一者与像素单元的相邻像素单元对应的第二扫描线20B存在重叠区域50。在本申请的技术方案中，具体可以是主区像素电极310与第二扫描线20B存在重叠区域50。
本申请中，重叠区域50的面积大小决定主区像素与次区像素的亮度差异，因此，可以根据实际情况中对于亮度差异的需求来对重叠区域50的形状以及面积大小进行调整。例如，重叠区域50的形状具体可以是矩形或者其他形状等，面积大小具体可以是主区像素电极面积的1/10至1/2等，在此不做限定。
具体的，以主区像素电极310与第二扫描线20B存在重叠区域50的情况为例，对本申请的技术方案进行解释说明。
参考图1，本申请提供一种阵列基板，该阵列基板主要包括：纵横交错的数据线10(Date)和扫描线20(Gate)，以及由数据线10和扫描线20分隔成的多个像素单元(图1中仅示出一个像素单元)。
数据线10和扫描线20的数量为多条，多条数据线10和多条扫描线20为纵横交错设置以分隔形成多个像素单元。其中，多条数据线10通常为沿竖直方向设置，数据线10用于向像素单元输入信号以控制像素单元中像素电极的电压值，从而控制像素单元的亮度；多条扫描线20通常为沿水平方向设置，扫描线20用于控制薄膜晶体管的开关状态。
图2为本申请实施例中多条数据线和扫描线形成多个像素单元的示意图，如图2所示，图2示出的情况为形成4个像素单元的情况，数据线10和扫描线形成的像素单元具体包括像素单元P1、P2、P3和P4。可以理解，像素单元的数量还可以为多个，对于像素单元的具体数量，可以根据实际情况进行设置，本申请实施例在此不做限定。
参考图1，在本实施例中，多个像素单元中的任一像素单元包括：主区像素电极310、次区像素电极320、用于连接主区像素电极310与像素单元对应的第一扫描线20A的第一薄膜晶体管410、用于连接次区像素电极320与第一扫描线20A的第二薄膜晶体管420。
主区像素电极310以及次区像素电极320中的一者与像素单元的相邻像素单元对应的第二扫描线20B存在重叠区域50(Overlap)，重叠区域50用于形成辅助电容(又称Cgd他，即像素单元与其他像素单元形成的Cgd电容)，辅助电容用于存储电荷，提供充电辅助，提高驱动电压，在本申请的技术方案中，辅助电容主要用于在相邻像素单元存在信号变化时，对重叠区域50对应的像素电极进行电位变化处理。本实施例中，图1具体为主区像素电极310与像素单元的相邻像素单元对应的第二扫描线20B存在重叠区域50的情况，因此，辅助电容主要用于对主区像素电极310进行电位变化处理。
其中，像素单元的相邻像素单元，是指像素单元的邻级像素单元，具体可以是下一级像素单元。例如，以图2所示的多个像素单元为例，对于像素单元P3，其下一级的像素单元为P1，因此，可以认为像素单元P1为像素单元P3的相邻像素单元。即，像素单元P3中的主区像素电极310以及次区像素电极320中的一者与相邻像素单元P1对应的第二扫描线20B存在重叠区域50。
其中，第一结构(主区像素电极310以及次区像素电极320中的一者，本实施例中具体为主区像素电极310)与第二结构(第二扫描线20B)存在重叠区域50，具体是指二者处于空间上的重叠关系，即第一结构在第二结构上的正投影图案与第二结构存在重叠区域50。第一结构与第二结构在空间上存在重叠区域50，且二者的重叠结构之间存在一定的距离，从而，二者的重叠结构形成辅助电容。在第二扫描线20B存在信号变化时，该辅助电容对主区像素电极310进行电位变化处理，以使得主区像素电极310与次区像素电极320存在电位差。
可选的，第一薄膜晶体管410的栅极与第一扫描线20A连接，第一薄膜晶体管410的漏极与主区像素电极310连接，第一薄膜晶体管410的源极与当前像素单元对应的数据线10连接。从而，通过第一扫描线20A可以控制第一薄膜晶体管410的开关状态，通过数据线10可以向主区像素电极310输入信号以控制主区像素电极310的电压值，从而控制像素单元的亮度。
其中，第一薄膜晶体管410可以通过形成Pas孔(跳接钝化孔)的方式与主区像素电极310连接。
可选的，第二薄膜晶体管420的栅极与第一扫描线20A连接，第二薄膜晶体管420的漏极与次区像素电极320连接，第二薄膜晶体管420的源极与当前像素单元对应的数据线10连接。从而，通过第一扫描线20A可以控制第二薄膜晶体管420的开关状态，通过数据线10可以向次区像素电极320输入信号以控制次区像素电极320的电压值，从而控制像素单元的亮度。
其中，第二薄膜晶体管420可以通过形成Pas孔(跳接钝化孔)的方式与次区像素电极320连接。
在本实施例的技术方案中，通过两个薄膜晶体管可以实现主区像素电极310、次区像素电极320的信号控制，并且，通过任一像素电极与相邻像素单元的重叠区域50形成的辅助电容可以对该像素电极进行电位变化处理，使得主区像素电极310与次区像素电极320存在电位差，从而满足正常显示的电位要求。相比于现有技术，本申请通过减少薄膜晶体管和栅极信号线的数量，可以减小设计空间，降低基本图形构造的复杂度。
另外，本申请通过减少薄膜晶体管的使用数量，可以降低薄膜晶体管的失效几率，提高产品的良品率。
在一个实施例中，主区像素电极310以及次区像素电极320中的一者可以是直接与第二扫描线20B存在重叠区域50，即，主区像素电极310以及次区像素电极320中的一者在第二扫描线20B上的第一正投影图案，与第二扫描线20B存在重叠区域50。通过直接形成重叠区域，可以有效减少设计空间，降低图形构造复杂度。
具体的，以主区像素电极310直接与第二扫描线20B存在重叠区域50的情况为例进行解释说明。图3为本申请实施例中主区像素电极与第二扫描线存在重叠区域的一示意图，如图3所示，主区像素电极310直接与第二扫描线20B存在重叠区域50，即，主区像素电极310在第二扫描线20B上的第一正投影图案，与第二扫描线20B存在重叠区域50。从而，主区像素电极310与第二扫描线20B的重叠部分形成辅助电容。
在一个实施例中，主区像素电极310以及次区像素电极320中的一者可以是间接与第二扫描线20B存在重叠区域50，即，主区像素电极310以及次区像素电极320中的一者与导电结构312连接，导电结构312在第二扫描线20B上的第二正投影图案，与第二扫描线20B存在重叠区域50。
具体的，以主区像素电极310间接与第二扫描线20B存在重叠区域50的情况为例进行解释说明。图4为本申请实施例中主区像素电极与第二扫描线存在重叠区域的另一示意图，如图4所示，导电结构312在第二扫描线20B上的第二正投影图案与第二扫描线20B存在重叠区域50，即该导电结构312直接与第二扫描线20B存在重叠区域50，该导电结构312与第二扫描线20B的重叠区域50形成辅助电容。而导电结构312与主区像素电极310连接，该导电结构312可以认为是主区像素电极310的“延伸”，从而，可以认为，主区像素电极310通过该导电结构312间接与第二扫描线20B存在重叠区域50，从而形成辅助电容。
图5为本申请实施例中主区像素电极间接与第二扫描线存在重叠区域时的阵列基板的示意图，如图5所示，导电结构312与第二扫描线20B的重叠区域50形成辅助电容，该辅助电容可以通过导电结构312与主区像素电极310连接，从而实现对主区像素电极310的电位变化处理。
在一个实施例中，主区像素电极310为明像素电极；主区像素电极310与第二扫描线20B存在重叠区域50，重叠区域50形成的辅助电容用于：在通过第一扫描线20A对主区像素电极310以及次区像素电极320充电之前，基于第二扫描线20B的下拉信号变化，对主区像素电极310进行电位下拉处理；以及，在通过第一扫描线20A对主区像素电极310以及次区像素电极320充电之后，基于第二扫描线20B的上拉信号变化，对主区像素电极310进行电位上拉处理。
可以理解，在主区像素电极310为明像素电极时，明像素电极与第二扫描线20B存在重叠区域50，则对应的暗像素电极与第二扫描线20B不存在重叠区域50，从而在主区像素电极310以及次区像素电极320完成充电、二者电位相同的情况下，通过辅助电容对明像素电极进行进一步的电位上拉处理后，可以保证明像素电极与暗像素电极存在电位差，从而保证阵列基板的正常显示功能。
在一个实施例中，次区像素电极320为暗像素电极；次区像素电极320与第二扫描线20B存在重叠区域50，重叠区域50形成的辅助电容用于：在通过第一扫描线20A对主区像素电极310以及次区像素电极320充电之前，基于第二扫描线20B的上拉信号变化，对次区像素电极320进行电位上拉处理；以及，在通过第一扫描线20A对主区像素电极310以及次区像素电极320充电之后，基于第二扫描线20B的下拉信号变化，对次区像素电极320进行电位下拉处理。
可以理解，在次区像素电极320为暗像素电极时，暗像素电极与第二扫描线20B存在重叠区域50，则对应的明像素电极与第二扫描线20B不存在重叠区域50，从而在主区像素电极310以及次区像素电极320完成充电、二者电位相同的情况下，通过辅助电容对暗像素电极进行进一步的电位下拉处理后，可以保证明像素电极与暗像素电极存在电位差，从而保证阵列基板的正常显示功能。
在一个实施例中，主区像素电极310与次区像素电极320在列方向上相邻设置。
具体的，参考图1，主区像素电极310与次区像素电极320在列方向上相邻设置，具体为主区像素电极310在列方向上设置于次区像素电极320的上方。对应的，主区像素电极310与第二扫描线20B存在重叠区域50，次区像素电极320与第二扫描线20B不存在重叠区域50。
可以理解，主区像素电极310与次区像素电极320在列方向上相邻设置，也可以是主区像素电极310在列方向上设置于次区像素电极320的下方。对应的，主区像素电极310与第二扫描线20B不存在重叠区域50，次区像素电极320与第二扫描线20B存在重叠区域50。
可选的，主区像素电极310与次区像素电极320间的最小距离大于等于2.5微米，通过设置一定的安全距离，防止主区像素电极310与次区像素电极320之间发生干扰，以防制程过程中产生的particle(颗粒)导致两者发生短接。
在一个实施例中，主区像素电极310以及次区像素电极320分别包括四畴电极结构。
液晶面板的显示模式主要包括TN(Twisted Nematic，扭曲向列)模式、VA(Vertical Alignment，垂直取向排列)模式、IPS(In-Plane Switching，面内开关切换)模式等。其中，VA显示模式是指液晶分子与基板垂直取向的的模式，VA显示模式的液晶面板具有高对比度、高穿透率的画面显示优势，但视角较差。为了改善视角，在VA显示模式的液晶面板中，像素内液晶分子的长轴在不加电的状态下与滤光片垂直，每个像素被划分为多个畴区(多畴)，在加电状态下，每个畴区内的液晶分子向各自的方向偏转，通过这种方式，将同一像素中的液晶分子取向分为多个方向，由此补偿各个角度的视角，进而实现各个视角方向的均匀显示，以有效改善不同观察角度的灰阶显示状态下的视角特性。
本实施例中，主区像素电极310以及次区像素电极320分别设置为四畴电极结构，从而，包含主区像素电极310以及次区像素电极320的像素单元为八畴结构，从而可以提升显示效果。
本实施例中，四畴电极结构，具体是指在四畴内分别设置有向四个不同方向延伸的多个分支电极。
图6为本申请实施例中四畴电极结构的结构示意图，如图6所示，以主区像素电极310为例，对四畴电极结构进行解释说明。主区像素电极310包括主干电极311、边框电极316以及多个分支电极。
其中，主干电极311为十字型构造，将像素单元划分为四个畴。边框电极316为矩形外框构造，分别与主干电极311的四个端点电性连接。多个分支电极具体包括：分别位于四个畴中的第一分支电极312、第二分支电极313、第三分支电极314以及第四分支电极315，四个畴内的分支电极分别向四个不同方向延伸，分支电极的一端与主干电极311电性连接，另一端与边框电极316电性连接。
可选的，第一分支电极312与第二分支电极313为垂直设置，第二分支电极313与第三分支电极314为垂直设置，第三分支电极314与第四分支电极315为垂直设置，第四分支电极315与第一分支电极312为垂直设置。
需要说明的是，在本申请中，四畴电极结构仅为主区像素电极310以及次区像素电极320的一种结构举例。除了四畴电极结构之外，主区像素电极310以及次区像素电极320也可以是其他类型的多畴电极结构，多畴电极结构可以使得显示效果具有多角度，本申请对主区像素电极310以及次区像素电极320中畴的数量不做具体限定。
在一个实施例中，主区像素电极310与次区像素电极320的制作材料相同，例如，具体可以是ITO(Indium tin oxide，氧化铟锡)等，在此不做限定。ITO材料具备良好的导电性和透明性，从而可以提高显示效果。
在一个实施例中，如图7所示，为本申请实施例中阵列基板对应的像素电路图。其中，栅极信号按时序正常输入，栅极信号的功能除了正常开启第一薄膜晶体管410以及第二薄膜晶体管420的信号输入外，还可以通过辅助电容对相邻的像素单元中像素电极的电位信号进行改变，从而使得主区像素电极310(明像素电极)与次区像素电极320(暗像素电极)存在电位差。
其中，Cst主为主区像素电极310对应的存储电容，Clc主为主区像素电极310对应的液晶电容，Cst次为次区像素电极320对应的存储电容，Clc次为次区像素电极320对应的液晶电容；com表示公共电极，T侧com对应阵列基板侧(TFT侧)的com信号，C侧com对应彩膜基板侧(CF侧)的com信号。
在一个实施例中，如图8所示，提供一种应用于本申请的阵列基板的驱动方法，该驱动方法主要包括以下步骤：
步骤S10，T1阶段：在像素单元的主区像素电极以及次区像素电极充电之前，基于像素单元的相邻像素单元的第一信号变化，通过辅助电容对目标像素电极进行第一信号变化对应的第一电位变化处理；
步骤S20，T2阶段：通过像素单元对应的第一扫描线，对主区像素电极以及次区像素电极进行充电；
步骤S30，T3阶段：在像素单元的主区像素电极以及次区像素电极充电之后，基于相邻像素单元的第二信号变化，通过辅助电容对目标像素电极进行第二信号变化对应的第二电位变化处理。
其中，目标像素电极为与相邻像素单元对应的第二扫描线存在重叠区域的像素电极，辅助电容由重叠区域形成，目标像素电极为主区像素电极以及次区像素电极中的一者；充电后的主区像素电极与充电后的次区像素电极的电位相同。此外，进行电位变化处理后的目标像素电极与未进行电位变化处理的另一像素电极的电位不同，从而保证二者存在电位差。
可选的，目标像素电极为主区像素电极，另一像素电极为次区像素电极，第一信号变化为信号下拉变化，第一电位变化处理为电位下拉处理；第二信号变化为信号上拉变化，第二电位变化处理为电位上拉处理。
可选的，目标像素电极为次区像素电极，另一像素电极为主区像素电极，第一信号变化为信号上拉变化，第一电位变化处理为电位上拉处理；第二信号变化为信号下拉变化，第二电位变化处理为电位下拉处理。
具体的，图9为本申请实施例中阵列基板在工作过程的信号变化时序图，如图9所示，本实施例对应的是主区像素电极310与第二扫描线20B存在重叠区域50的情况。
参考图9，在T1阶段：相邻像素单元(下一级像素单元)对应的第二扫描线20B存在下拉信号变化(如图9中a1点)，在像素单元的主区像素电极310及次区像素电极320充电前，辅助电容对主区像素电极310进行电位下拉处理。
在T2阶段：第一扫描线20A对主区像素电极310及次区像素电极320进行充电，在完成充电后，主区像素电极310及次区像素电极320的电位变为一致(如图9中b1点和c1点)。
在T3阶段：相邻像素单元(下一级像素单元)存在进一步的上拉信号变化，(如图9中d1点)，此时，辅助电容对主区像素电极310进行电位上拉处理(如图9中e1点)，使得主区像素电极310的电位高于次区像素电极320的电位，从而使得主区像素电极310与次区像素电极320存在电位差(如图9中△Vp1)。
最终，受主区像素电极310及次区像素电极320各自对应的存储电容的作用，主区像素电极310及次区像素电极320的电位会保持该电位差，从而满足正常显示的电位要求。
可以理解，在本申请的上述各实施例中，主要是以主区像素电极310与第二扫描线20B存在重叠区域50的情况为例，对本申请的技术方案进行解释说明。在实际应用过程中，也可以是次区像素电极320与第二扫描线20B存在重叠区域50的情况。
在一个实施例中，以次区像素电极与第二扫描线存在重叠区域的情况为例进行解释说明。
在阵列基板中，次区像素电极与主区像素电极在列方向上相邻设置，具体为次区像素电极在列方向上设置于主区像素电极的上方。此时，次区像素电极与第二扫描线存在重叠区域，而主区像素电极与第二扫描线不存在重叠区域。
具体的，次区像素电极可以是直接与第二扫描线存在重叠区域，即，次区像素电极在第二扫描线上的正投影图案，与第二扫描线存在重叠区域，从而，次区像素电极与第二扫描线的重叠部分形成辅助电容。
可选的，次区像素电极可以是间接与第二扫描线存在重叠区域，即，次区像素电极与导电结构连接，该导电结构在第二扫描线上的正投影图案，与第二扫描线存在重叠区域，从而，该导电结构与第二扫描线的重叠部分形成辅助电容。该辅助电容可以通过导电结构与次区像素电极连接，从而实现对次区像素电极的电位变化处理。
可选的，次区像素电极为暗像素电极，主区像素电极为明像素电极，从而，暗像素电极在列方向上设置于明像素电极的上方。由于暗像素电极与第二扫描线的重叠区域形成辅助电容，在辅助电容对暗像素电极进行电位上拉处理后，可以保证明像素电极与暗像素电极存在电位差，从而保证阵列基板的正常显示功能。
可选的，次区像素电极为四畴电极结构。具体的，次区像素电极包括主干电极、边框电极以及多个分支电极。
其中，主干电极为十字型构造，将像素单元划分为四个畴。边框电极为矩形外框构造，分别与主干电极的四个端点电性连接。多个分支电极具体包括：分别位于四个畴中的第五分支电极、第六分支电极、第七分支电极以及第八分支电极，四个畴内的分支电极分别向四个不同方向延伸，分支电极的一端与主干电极电性连接，另一端与边框电极电性连接。
可选的，第五分支电极与第六分支电极为垂直设置，第六分支电极与第七分支电极为垂直设置，第七分支电极与第八分支电极为垂直设置，第八分支电极与第五分支电极为垂直设置。
需要说明的是，次区像素电极与第二扫描线存在重叠区域的情况，其原理与主区像素电极与第二扫描线存在重叠区域的情况的原理对应相同，在此不再赘述。
具体的，图10为本申请实施例中阵列基板在工作过程的信号变化时序图，如图10所示，本实施例对应的是次区像素电极320与第二扫描线20B存在重叠区域50的情况。
参考图10，在T1阶段：相邻像素单元(下一级像素单元)对应的第二扫描线20B存在上拉信号变化(如图10中a2点)，在像素单元的主区像素电极310及次区像素电极320充电前，辅助电容对次区像素电极320进行电位上拉处理。
在T2阶段：第一扫描线20A对主区像素电极310及次区像素电极320进行充电，在完成充电后，主区像素电极310及次区像素电极320的电位变为一致(如图10中b2点和c2点)。
在T3阶段：相邻像素单元(下一级像素单元)存在进一步的下拉信号变化，(如图10中d2点)，此时，辅助电容对次区像素电极320进行电位下拉处理(如图10中e2点)，使得次区像素电极320的电位低于主区像素电极310的电位，从而使得主区像素电极310与次区像素电极320存在电位差(如图10中△Vp2)。
最终，受主区像素电极310及次区像素电极320各自对应的存储电容的作用，主区像素电极310及次区像素电极320的电位会保持该电位差，从而满足正常显示的电位要求。
本实施例中的阵列基板，通过两个薄膜晶体管可以实现主区像素电极、次区像素电极的信号控制，并且，通过次区像素电极与相邻像素单元的重叠区域形成的辅助电容可以对该次区像素电极进行电位变化处理，使得主区像素电极与次区像素电极存在电位差，从而满足正常显示的电位要求。相比于现有技术，本申请通过减少薄膜晶体管和栅极信号线的数量，可以减小设计空间，降低基本图形构造的复杂度。另外，本申请通过减少薄膜晶体管的使用数量，可以降低薄膜晶体管的失效几率，提高产品的良品率。
在一个实施例中，提供一种液晶显示面板，该液晶显示面板包括上述各实施例中所描述的阵列基板。
具体的，本实施例中液晶显示面板可以包括彩膜基板、液晶分子层和上述各实施例中所描述的阵列基板，彩膜基板和阵列基板相对设置，液晶分子层位于彩膜基板和阵列基板之间。液晶显示面板通过在阵列基板和彩膜基板之间施加驱动电压，可控制液晶分子层内的液晶分子旋转，从而使背光模组的背光源发出的光线折射出来产生画面。其中，阵列基板的具体结构、功能以及工作原理，均已在上述实施例中进行了详细介绍，此处不再赘述。
本实施例中的液晶显示面板，在阵列基板中，通过两个薄膜晶体管可以实现主区像素电极310、次区像素电极320的信号控制，并且，通过任一像素电极与相邻像素单元的重叠区域50形成的辅助电容可以对该像素电极进行电位变化处理，使得主区像素电极310与次区像素电极320存在电位差，从而满足正常显示的电位要求。相比于现有技术，本申请通过减少薄膜晶体管和栅极信号线的数量，可以减小设计空间，降低基本图形构造的复杂度。另外，本申请通过减少薄膜晶体管的使用数量，可以降低薄膜晶体管的失效几率，提高产品的良品率。
本领域技术人员在考虑说明书及实践这里公开的申请后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。

Claims (10)

1.一种阵列基板，其特征在于，包括：纵横交错的数据线和扫描线，以及由所述数据线和所述扫描线分隔成的多个像素单元，所述多个像素单元中的任一像素单元包括：主区像素电极、次区像素电极、用于连接所述主区像素电极与所述像素单元对应的第一扫描线的第一薄膜晶体管、用于连接所述次区像素电极与所述第一扫描线的第二薄膜晶体管；
所述主区像素电极以及所述次区像素电极中的一者与所述像素单元的相邻像素单元对应的第二扫描线存在重叠区域，所述重叠区域用于形成辅助电容，所述辅助电容用于在所述相邻像素单元存在信号变化时，对所述重叠区域对应的像素电极进行电位变化处理。
2.根据权利要求1所述的阵列基板，其特征在于，包括以下至少一项：
所述主区像素电极以及所述次区像素电极中的一者在所述第二扫描线上的第一正投影图案，与所述第二扫描线存在重叠区域；
所述主区像素电极以及所述次区像素电极中的一者与导电结构连接，所述导电结构在所述第二扫描线上的第二正投影图案，与所述第二扫描线存在重叠区域。
3.根据权利要求1-2任一项所述的阵列基板，其特征在于，所述主区像素电极为明像素电极；
所述主区像素电极与所述第二扫描线存在重叠区域，所述重叠区域形成的辅助电容用于在所述主区像素电极以及所述次区像素电极充电之前，基于所述相邻像素单元的下拉信号变化对所述主区像素电极进行电位下拉处理，以及，在所述主区像素电极以及所述次区像素电极充电之后，基于所述相邻像素单元的上拉信号变化对所述主区像素电极进行电位上拉处理。
4.根据权利要求1-2任一项所述的阵列基板，其特征在于，所述次区像素电极为暗像素电极；
所述次区像素电极与所述第二扫描线存在重叠区域，所述重叠区域形成的辅助电容用于在所述主区像素电极以及所述次区像素电极充电之前，基于所述相邻像素单元的上拉信号变化对所述次区像素电极进行电位上拉处理，以及，在所述主区像素电极以及所述次区像素电极充电之后，基于所述相邻像素单元的下拉信号变化对所述次区像素电极进行电位下拉处理。
5.根据权利要求1-2任一项所述的阵列基板，其特征在于，所述第一薄膜晶体管的栅极与所述第一扫描线连接，所述第一薄膜晶体管的漏极与所述主区像素电极连接，所述第一薄膜晶体管的源极与所述当前像素单元对应的数据线连接；
所述第二薄膜晶体管的栅极与所述第一扫描线连接，所述第二薄膜晶体管的漏极与所述次区像素电极连接，所述第二薄膜晶体管的源极与所述当前像素单元对应的数据线连接。
6.根据权利要求1-2任一项所述的阵列基板，其特征在于，所述主区像素电极以及所述次区像素电极分别包括四畴电极结构；
所述四畴电极结构包括主干电极、边框电极以及多个分支电极。
7.一种应用于权利要求1-6任一项所述的阵列基板的驱动方法，其特征在于，所述方法包括：
T1阶段：在像素单元的主区像素电极以及次区像素电极充电之前，基于所述像素单元的相邻像素单元的第一信号变化，通过辅助电容对目标像素电极进行所述第一信号变化对应的第一电位变化处理；所述目标像素电极为与所述相邻像素单元对应的第二扫描线存在重叠区域的像素电极，所述辅助电容由所述重叠区域形成，所述目标像素电极为所述主区像素电极以及所述次区像素电极中的一者；
T2阶段：通过所述像素单元对应的第一扫描线，对所述主区像素电极以及所述次区像素电极进行充电，充电后的所述主区像素电极与充电后的所述次区像素电极的电位相同；
T3阶段：在像素单元的主区像素电极以及次区像素电极充电之后，基于所述相邻像素单元的第二信号变化，通过所述辅助电容对所述目标像素电极进行所述第二信号变化对应的第二电位变化处理，进行电位变化处理后的目标像素电极与未进行电位变化处理的另一像素电极的电位不同。
8.根据权利要求7所述的驱动方法，其特征在于，所述目标像素电极为主区像素电极，所述另一像素电极为次区像素电极，所述第一信号变化为信号下拉变化，所述第一电位变化处理为电位下拉处理；所述第二信号变化为信号上拉变化，所述第二电位变化处理为电位上拉处理。
9.根据权利要求7所述的驱动方法，其特征在于，所述目标像素电极为次区像素电极，所述另一像素电极为主区像素电极，所述第一信号变化为信号上拉变化，所述第一电位变化处理为电位上拉处理；所述第二信号变化为信号下拉变化，所述第二电位变化处理为电位下拉处理。
10.一种液晶显示面板，其特征在于，包括权利要求1-6任一项所述的阵列基板。
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