CN114157123A - 自适应关闭时间产生电路及降压转换器 - Google Patents

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Abstract

本发明揭示了一种自适应关闭时间产生电路及降压转换器，所述自适应关闭时间产生电路包括：电流产生电路单元，包括第一电流产生电路及第二电流产生电路，第一电流产生电路用于产生正比输入电源的第一电流IC，第二电流产生电路用于产生正比输入输出电源差的第二电流IB；自适应关闭时间产生单元，用于根据第一电流IC及第二电流IB产生自适应关闭时间。本发明能够产生自适应关闭时间，且该时间仅与电路中无源器件的大小(RC)和输出/输入电源电压比例(VO/VI)相关；第一电流产生电路避免运算放大器的使用，既降低了电路的设计难度，又减少了电流的消耗；第二电流产生电路完美解决了输出最小电压受限的问题，使得输出电压可以从0V一直工作至输入电压。

Description

自适应关闭时间产生电路及降压转换器
技术领域
本发明属于降压转换器技术领域，具体涉及一种自适应关闭时间产生电路及降压转换器。
背景技术
随着电子技术的不断发展，电源类集成电路逐渐成为电子产品中一个成熟且重要的分支。其中，开关电源由于其高效的特性一直占据着电源产品中的主导位置，从而衍生出不同的功能拓扑与控制架构。自适应关断时间与电压(电流)模相结合的控制模式由于其良好的稳定性以及近似稳定的开关频率等优异特性受到了很多公司和研究机构的青睐与采用。
现有技术(公开号为CN111245233A的中国专利申请)中公开了一种用于降压型开关电源(降压转换器)的自适应关断时间产生电路。
图1为现有技术中自适应关断时间与电压模相结合的控制模式原理图。当反馈电压Vfb高于参考电压Vref时，逻辑电路关闭功率管MHS，打开整流管MLS，同时自适应关断时间产生电路根据输入输出电压的大小进行计时；计时完毕后，自适应关断时间产生电路产生信号控制功率管MHS导通并关闭整流管MLS，如此循环往复。
图2为现有技术中自适应关断时间产生电路的原理图，由正比输入电压的电流产生电路1以及自适应关断时间产生核心电路2组成。电路1产生正比于Vin且反比于(R1+R2)的电流，电路2在电阻R3上产生参考电压(Vin-Vout)*R3/R5，另外通过电流Vin/(R1+R2)对电容C1充电并与参考电压进行比较的方式产生只与电阻电容和Vout/Vin有关的时间信号。
上述现有技术为一种较为简洁的自适应关断时间产生方案，但是仍然存在以下不足：
(1)正比输入电压的电流产生电路1采用运算放大器的方案，运算放大器的引入一方面给设计增加了一定的复杂度，另一方面增加了功率损耗；
(2)自适应关断时间产生核心电路2采用的电流镜方案使得最低的输出电压大小为VR3+VDS11+VSG9，该方案对输出电源电压的要求过高。
因此，针对上述技术问题，有必要提供一种自适应关闭时间产生电路及降压转换器。
发明内容
有鉴于此，本发明的目的在于提供一种自适应关闭时间产生电路及降压转换器。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种自适应关闭时间产生电路，应用于降压转换器，所述自适应关闭时间产生电路包括：
电流产生电路单元，包括第一电流产生电路及第二电流产生电路，第一电流产生电路用于产生正比输入电源的第一电流IC，第二电流产生电路用于产生正比输入输出电源差的第二电流IB；
自适应关闭时间产生单元，用于根据第一电流IC及第二电流IB产生自适应关闭时间。
一实施例中，所述第一电流产生电路包括第一使能开关S0、第一电阻R1、第二电阻R2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7，其中：
第三晶体管M3、第四晶体管M4、第五晶体管M5为NMOS管，第六晶体管M6及第七晶体管M7为PMOS管；
第一使能开关S0的第一端与输入电源VI相连，第二端与第一电阻R1的第一端相连；
第三晶体管M3的漏极与第一电阻R1的第二端相连，源极与基准电位相连；
第六晶体管M6的源极与电源电压Vdd相连，栅极与漏极短接，漏极与第五晶体管M5的漏极相连，第五晶体管M5的源极与基准电位相连，栅极与第三晶体管M3的栅极相连；
第四晶体管M4的栅极与第三晶体管M3的漏极相连，源极与第三晶体管M3的栅极及第五晶体管M5的栅极相连，漏极与第六晶体管M6的漏极及第五晶体管M5的漏极相连；
第二电阻R2的第一端与第四晶体管M4的源极相连，第二端与基准电位相连；
第七晶体管M7的源极与电源电压Vdd相连，栅极与第六晶体管M6的栅极相连，漏极输出第一电流IC。
一实施例中，所述第一电流产生电路中，第一电阻R1的阻值为2R，第二电阻R2的阻值为R，第六晶体管M6与第七晶体管M7构成电流比为1：1的电流镜；
第一使能开关S0闭合后，流经第三晶体管M3及第四晶体管M4的电流为
Figure BDA0003415951160000031
VGS为第三晶体管M3及第四晶体管M4的栅源电压；
流经第三晶体管M3的电流I3与流经第五晶体管M5的电流I5相等，流经第四晶体管M4的电流
Figure BDA0003415951160000032
流经第六晶体管的电流I6与流经第七晶体管M7的第一电流IC相等；
第一电流为
Figure BDA0003415951160000033
一实施例中，所述第二电流产生电路包括第三电阻R3、第一晶体管M1、第二晶体管M2、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21，其中：
第一晶体管M1、第二晶体管M2、第八晶体管M8、第九晶体管M9、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21为PMOS管，第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16为NMOS管；
第八晶体管M8的源极与电源电压Vdd相连，栅极与第六晶体管M16的栅极相连，漏极与第一晶体管M1的源极相连，第一晶体管M1的栅极驱动电压为VI_D，漏极与第十晶体管M10的漏极相连，第十晶体管M10的栅极与漏极短接，源极与基准电位相连；
第三电阻R3的第一端与第一晶体管M1的源极相连，第二端与第二晶体管M2的源极相连，第二晶体管M2的栅极驱动电压为VO_D，漏极与第十一晶体管M11的漏极相连，第十一晶体管M11的栅极与漏极短接，源极与基准电位相连；
第九晶体管M9的源极与电源电压Vdd相连，栅极与第六晶体管M6的栅极相连，漏极与第十二晶体管M12的漏极相连，第十二晶体管M12的栅极与第十一晶体管M11的栅极相连，源极与基准电位相连；
第十七晶体管M17的源极与电源电压Vdd相连，漏极与第八晶体管M8的漏极相连，栅极与第十八晶体管M18的栅极相连，第十八晶体管M18的源极与电源电压Vdd相连，漏极与第十三晶体管M13的漏极相连，第十三晶体管M13的栅极与第十一晶体管M11的栅极相连，源极与基准电位相连；
第十九晶体管M19的源极与电源电压Vdd相连，漏极与第三电阻R3的第二端相连，栅极与第二十晶体管M20的栅极相连，第二十晶体管M20的源极与电源电压Vdd相连，栅极与漏极短接，漏极与第十五晶体管M15的漏极相连，第十五晶体管M15的栅极与第十四晶体管M14的栅极相连，源极与基准电位相连，第十四晶体管M14的栅极与漏极短接，漏极与第十二晶体管M12的漏极相连，源极与基准电位相连；
第十六晶体管M16的栅极与第十四晶体管M14的栅极相连，漏极与第二晶体管M2的漏极相连，源极与基准电位相连；
第二十一晶体管M21的栅极与第十八晶体管M18的漏极相连，源极与电源电压Vdd相连，漏极输出第二电流IB。
一实施例中，所述第二电流产生电路中，第一晶体管M1的栅极驱动电压为VI_D为VI/2，第二晶体管M2的栅极驱动电压为VO_D为VO/2，VI为输入电源，VO为输出电源；第三电阻R3的阻值为R，第十一晶体管M11与第十二晶体管M12、第十一晶体管M11与第十三晶体管M13、第十四晶体管M14与第十五晶体管M15、第十一晶体管M11与第十六晶体管M16、第十七晶体管M17与第十八晶体管M18、第十九晶体管M19与第二十晶体管M20、第二十一晶体管M21与第十八晶体管M18均构成电流比为1：1的电流镜；
流经第三电阻R3的电流为
Figure BDA0003415951160000051
流经第十一晶体管M11的电流为
Figure BDA0003415951160000052
流经第十四晶体管M14、第十六晶体管M16、第十九晶体管M19的电流为
Figure BDA0003415951160000053
第二电流为
Figure BDA0003415951160000054
一实施例中，所述第二电流产生电路还包括：
输入分压电路，用于将输入电源VI分压并输出第一分压VI_D；和/或，
输出分压电路，用于将输出电源VO或降压转换器中的SW电压分压并输出第二分压VO_D。
一实施例中，所述输入分压电路包括依次连接于输入电源VI与基准电位之间的第二使能开关S1、第四电阻R4及第五电阻R5，第四电阻R4和第五电阻R5的阻值相等，第四电阻R4与第五电阻R5之间节点的电压为第一分压VI_D；
所述输出分压电路为输出直接分压电路或SW滤波间接分压电路，其中：
所述输出直接分压电路包括依次连接于输出电源VO与基准电位之间的第六电阻R6及第七电阻R7，第六电阻R6和第七电阻R7的阻值相等，第六电阻R6与第七电阻R7之间节点的电压为第二分压VO_D；
所述SW滤波间接分压电路包括运算放大器、第一电容C1、第八电阻R8、第九电阻R9及第十电阻R10，第八电阻R8连接于SW电压与运算放大器的第一输入端之间，第一电容C1连接于运算放大器的第一输入端与基准电位之间，运算放大器的第二输入端与输出端相连，第九电阻R9与第十电阻R10连接于运算放大器的输出端与基准电位之间，第九电阻R9和第十电阻R10的阻值相等，第九电阻R9与第十电阻R10之间节点的电压为第二分压VO_D。
一实施例中，所述自适应关闭时间产生单元包括比较器、第二十二晶体管M22、第十一电阻R11、第二电容C2、第三电容C3及D触发器，其中：
比较器的第一输入端与第二输入端分别与第二节点和第一节点相连，第一节点输入的电流为第一电流IC，第二节点输入的电流为第二电流IB；
第十一电阻R11连接于第二节点与基准电位之间；
第三电容C3连接于第二节点与基准电位之间；
第二电容C2连接于第一节点与基准电位之间；
第二十二晶体管M22为NMOS管，漏极与第一节点相连，源极与基准电位相连；
D触发器的清零端与比较器的输出端相连，输入D端与电源电压Vdd相连，输入CP端接收HS_OFF信号，输出Q端输出TOFF信号，输出QN端与第二十二晶体管M22的栅极相连。
一实施例中，所述第十一电阻R11的阻值为R，第二电容C2的阻值为C，第一电流为
Figure BDA0003415951160000061
第二电流为
Figure BDA0003415951160000062
自适应关闭时间为TOFF信号处于高电平状态的时间，且自适应关闭时间为
Figure BDA0003415951160000063
本发明另一实施例提供的技术方案如下：
一种降压转换器，所述降压转换器包括上述的自适应关闭时间产生电路。
本发明具有以下有益效果：
本发明能够产生自适应关闭时间，且该时间仅与电路中无源器件的大小(RC)和输出/输入电源电压比例(VO/VI)相关；
第一电流产生电路能够产生正比输入电源的第一电流，避免运算放大器的使用，既降低了电路的设计难度，又减少了电流的消耗；第二电流产生电路能够产生正比输入输出电源差的第二电流，完美解决了输出最小电压受限的问题，使得输出电压可以从0V一直工作至输入电压。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中自适应关断时间与电压模相结合的控制模式原理图；
图2为现有技术中自适应关断时间产生电路的原理图；
图3为本发明自适应关闭时间产生电路的原理图；
图4为本发明一具体实施例中电流产生电路单元的电路图；
图5a、5b、5c分别为本发明一具体实施例中输入分压电路、输出直接分压电路、SW滤波间接分压电路的电路图；
图6为本发明一具体实施例中自适应关闭时间产生单元的电路图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
参图3所示，本发明公开了一种自适应关闭时间产生电路，应用于降压转换器，其包括：
电流产生电路单元10，包括第一电流产生电路11及第二电流产生电路12，第一电流产生电路11用于产生正比输入电源的第一电流IC，第二电流产生电路12用于产生正比输入输出电源差的第二电流IB；
自适应关闭时间产生单元20，用于根据第一电流IC及第二电流IB产生自适应关闭时间。
以下结合具体实施例对本发明作进一步说明，在下述实施例中，基准电位均以地电位(GND)为例进行说明。
参图4所示，本发明一具体实施例中的第一电流产生电路11包括第一使能开关S0、第一电阻R1、第二电阻R2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7，其中：
第三晶体管M3、第四晶体管M4、第五晶体管M5为NMOS管，第六晶体管M6及第七晶体管M7为PMOS管；
第一使能开关S0的第一端与输入电源VI相连，第二端与第一电阻R1的第一端相连；
第三晶体管M3的漏极与第一电阻R1的第二端相连，源极与基准电位相连；
第六晶体管M6的源极与电源电压Vdd相连，栅极与漏极短接，漏极与第五晶体管M5的漏极相连，第五晶体管M5的源极与基准电位相连，栅极与第三晶体管M3的栅极相连；
第四晶体管M4的栅极与第三晶体管M3的漏极相连，源极与第三晶体管M3的栅极及第五晶体管M5的栅极相连，漏极与第六晶体管M6的漏极及第五晶体管M5的漏极相连；
第二电阻R2的第一端与第四晶体管M4的源极相连，第二端与基准电位相连；
第七晶体管M7的源极与电源电压Vdd相连，栅极与第六晶体管M6的栅极相连，漏极输出第一电流IC。
本实施例中，第一电阻R1的阻值为2R，第二电阻R2的阻值为R，第六晶体管M6与第七晶体管M7构成电流比为1：1的电流镜。
第一使能开关S0闭合后，流经第三晶体管M3及第四晶体管M4的电流为
Figure BDA0003415951160000091
流经第三晶体管M3及第四晶体管M4的电流相等，故第三晶体管M3及第四晶体管M4的栅源电压相等，即VGS3＝VGS4＝VGS。
流经第三晶体管M3的电流I3与流经第五晶体管M5的电流I5相等，流经第四晶体管M4的电流
Figure BDA0003415951160000092
流经第六晶体管的电流I6与流经第七晶体管M7的第一电流IC相等。
则第一电流为：
Figure BDA0003415951160000093
参图4所示，本发明一具体实施例中的第二电流产生电路12包括第三电阻R3、第一晶体管M1、第二晶体管M2、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21，其中：
第一晶体管M1、第二晶体管M2、第八晶体管M8、第九晶体管M9、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21为PMOS管，第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16为NMOS管；
第八晶体管M8的源极与电源电压Vdd相连，栅极与第六晶体管M16的栅极相连，漏极与第一晶体管M1的源极相连，第一晶体管M1的栅极驱动电压为VI_D，漏极与第十晶体管M10的漏极相连，第十晶体管M10的栅极与漏极短接，源极与基准电位相连；
第三电阻R3的第一端与第一晶体管M1的源极相连，第二端与第二晶体管M2的源极相连，第二晶体管M2的栅极驱动电压为VO_D，漏极与第十一晶体管M11的漏极相连，第十一晶体管M11的栅极与漏极短接，源极与基准电位相连；
第九晶体管M9的源极与电源电压Vdd相连，栅极与第六晶体管M6的栅极相连，漏极与第十二晶体管M12的漏极相连，第十二晶体管M12的栅极与第十一晶体管M11的栅极相连，源极与基准电位相连；
第十七晶体管M17的源极与电源电压Vdd相连，漏极与第八晶体管M8的漏极相连，栅极与第十八晶体管M18的栅极相连，第十八晶体管M18的源极与电源电压Vdd相连，漏极与第十三晶体管M13的漏极相连，第十三晶体管M13的栅极与第十一晶体管M11的栅极相连，源极与基准电位相连；
第十九晶体管M19的源极与电源电压Vdd相连，漏极与第三电阻R3的第二端相连，栅极与第二十晶体管M20的栅极相连，第二十晶体管M20的源极与电源电压Vdd相连，栅极与漏极短接，漏极与第十五晶体管M15的漏极相连，第十五晶体管M15的栅极与第十四晶体管M14的栅极相连，源极与基准电位相连，第十四晶体管M14的栅极与漏极短接，漏极与第十二晶体管M12的漏极相连，源极与基准电位相连；
第十六晶体管M16的栅极与第十四晶体管M14的栅极相连，漏极与第二晶体管M2的漏极相连，源极与基准电位相连；
第二十一晶体管M21的栅极与第十八晶体管M18的漏极相连，源极与电源电压Vdd相连，漏极输出第二电流IB。
本实施例中，第一晶体管M1的栅极驱动电压为VI_D为VI/2，第二晶体管M2的栅极驱动电压为VO_D为VO/2，VI为输入电源，VO为输出电源。
第三电阻R3的阻值为R，第十一晶体管M11与第十二晶体管M12、第十一晶体管M11与第十三晶体管M13、第十四晶体管M14与第十五晶体管M15、第十一晶体管M11与第十六晶体管M16、第十七晶体管M17与第十八晶体管M18、第十九晶体管M19与第二十晶体管M20、第二十一晶体管M21与第十八晶体管M18均构成电流比为1：1的电流镜。
流经第三电阻R3的电流为
Figure BDA0003415951160000101
流经第十四晶体管M14、第十六晶体管M16、第十九晶体管M19的电流相等，即I14＝I16＝I19，对第二晶体管M2根据KCL(基尔霍夫电流定律)有：I11+I16＝IR3+I19。
则有I11＝IR3，此外，
Figure BDA0003415951160000111
则流经第十一晶体管M11的电流为
Figure BDA0003415951160000112
且
Figure BDA0003415951160000113
第二电流产生电路使得流过第一晶体管M1和第二晶体管M2的电流大小均为VI/2R，这样能够有效的保证M1和M2的电流匹配度，从而使得电阻R3两端的压降精确的等于(VI-VO)/2。最终使用第二十一晶体管M21将所需要的电流引出。进一步地，在其他实施例中还可以采用cascode结构提高电流镜的匹配度。
本实施例中的第二电流为：
Figure BDA0003415951160000114
进一步地，本实施例的第二电流产生电路还包括：
输入分压电路，用于将输入电源VI分压并输出第一分压VI_D；和/或，
输出分压电路，用于将输出电源VO或降压转换器中的SW电压分压并输出第二分压VO_D。
输入分压电路及输出分压电路的作用是对输入输出电压进行比例分压，由于在降压型电源转换器中最高电源电压一般为输入电压，所以对电源电压进行降低方便电路的处理。
参图5a所示为对输入直接进行分压的情况，可将输入电压降低一半。
具体地，输入分压电路包括依次连接于输入电源VI与基准电位之间的第二使能开关S1、第四电阻R4及第五电阻R5，第四电阻R4和第五电阻R5的阻值相等，第四电阻R4与第五电阻R5之间节点的电压为第一分压VI_D。
输出分压电路为输出直接分压电路或SW滤波间接分压电路，其均可将输出电压降低一半。
参图5b所示为对输出直接进行分压的情况，降压转换器关闭后VO会降低到0V，一般可以不使用开关。
具体地，输出直接分压电路包括依次连接于输出电源VO与基准电位之间的第六电阻R6及第七电阻R7，第六电阻R6和第七电阻R7的阻值相等，第六电阻R6与第七电阻R7之间节点的电压为第二分压VO_D。
参图5c所示，很多降压转换器并没有输出电源端口，此时可以通过图5c中的电路得到输出电压。
具体地，SW滤波间接分压电路包括运算放大器(OTA)、第一电容C1、第八电阻R8、第九电阻R9及第十电阻R10，第八电阻R8连接于SW电压与运算放大器的第一输入端之间，第一电容C1连接于运算放大器的第一输入端与基准电位之间，运算放大器的第二输入端与输出端相连，第九电阻R9与第十电阻R10连接于运算放大器的输出端与基准电位之间，第九电阻R9和第十电阻R10的阻值相等，第九电阻R9与第十电阻R10之间节点的电压为第二分压VO_D。
参图6所示，本实施例的自适应关闭时间产生单元20包括比较器、第二十二晶体管M22、第十一电阻R11、第二电容C2、第三电容C3及D触发器，其中：
比较器的第一输入端与第二输入端分别与第二节点(VB节点)和第一节点(VC节点)相连，第一节点(VC节点)输入的电流为第一电流IC，第二节点(VB节点)输入的电流为第二电流IB；
第十一电阻R11连接于第二节点与基准电位之间；
第三电容C3连接于第二节点与基准电位之间；
第二电容C2连接于第一节点与基准电位之间；
第二十二晶体管M22为NMOS管，漏极与第一节点相连，源极与基准电位相连；
D触发器的清零端与比较器的输出端相连，输入D端与电源电压Vdd相连，输入CP端接收HS_OFF信号，输出Q端输出TOFF信号，输出QN端与第二十二晶体管M22的栅极相连。
本实施例中，第十一电阻R11的阻值为R，第二电容C2的阻值为C。
将图4中产生的第一电流
Figure BDA0003415951160000121
第二电流
Figure BDA0003415951160000122
输入到自适应关闭时间产生单元中，即可产生所需要的自适应关闭时间。
IB在第十一电阻R11上产生的参考电压VB为：
Figure BDA0003415951160000132
当降压转换器中的主功率管(例如图1中的功率管MHS)关闭后，HS_OFF信号翻高将TOFF信号置为高电平并将第二十二晶体管M22关闭，电流IC给第二电容C2充电。当第二电容C2上极板电压VC大于VB时，比较器输出信号翻低将TOFF信号置为低电平，并打开第二十二晶体管M22将第一节点(VC节点)电压置为零。自适应关闭时间即是TOFF信号处于高电平状态的时间。
分析第二电容C2充电的过程可以得到TOFF信号持续为高电平的时间Δt，
IC2*Δt＝C*ΔV＝C*VB；
Figure BDA0003415951160000131
可见，本实施例产生的关闭时间仅与设计参数RC和电源电压比例VO/VI有关。其中，RC参数是电路中无源器件的大小，而输入输出电压分别是实际电路中使用和要求的大小。
本发明还公开了一种降压转换器，包括上述实施例中的自适应关闭时间产生电路。例如，将上述实施例中的自适应关闭时间产生电路应用于图1的降压转换器中。
由以上技术方案可以看出，本发明具有以下优点：
本发明能够产生自适应关闭时间，且该时间仅与电路中无源器件的大小(RC)和输出/输入电源电压比例(VO/VI)相关；
第一电流产生电路能够产生正比输入电源的第一电流，避免运算放大器的使用，既降低了电路的设计难度，又减少了电流的消耗；第二电流产生电路能够产生正比输入输出电源差的第二电流，完美解决了输出最小电压受限的问题，使得输出电压可以从0V一直工作至输入电压。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种自适应关闭时间产生电路，应用于降压转换器，其特征在于，所述自适应关闭时间产生电路包括：
电流产生电路单元，包括第一电流产生电路及第二电流产生电路，第一电流产生电路用于产生正比输入电源的第一电流IC，第二电流产生电路用于产生正比输入输出电源差的第二电流IB；
自适应关闭时间产生单元，用于根据第一电流IC及第二电流IB产生自适应关闭时间。
2.根据权利要求1所述的自适应关闭时间产生电路，其特征在于，所述第一电流产生电路包括第一使能开关S0、第一电阻R1、第二电阻R2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7，其中：
第三晶体管M3、第四晶体管M4、第五晶体管M5为NMOS管，第六晶体管M6及第七晶体管M7为PMOS管；
第一使能开关S0的第一端与输入电源VI相连，第二端与第一电阻R1的第一端相连；
第三晶体管M3的漏极与第一电阻R1的第二端相连，源极与基准电位相连；
第六晶体管M6的源极与电源电压Vdd相连，栅极与漏极短接，漏极与第五晶体管M5的漏极相连，第五晶体管M5的源极与基准电位相连，栅极与第三晶体管M3的栅极相连；
第四晶体管M4的栅极与第三晶体管M3的漏极相连，源极与第三晶体管M3的栅极及第五晶体管M5的栅极相连，漏极与第六晶体管M6的漏极及第五晶体管M5的漏极相连；
第二电阻R2的第一端与第四晶体管M4的源极相连，第二端与基准电位相连；
第七晶体管M7的源极与电源电压Vdd相连，栅极与第六晶体管M6的栅极相连，漏极输出第一电流IC。
3.根据权利要求2所述的自适应关闭时间产生电路，其特征在于，所述第一电流产生电路中，第一电阻R1的阻值为2R，第二电阻R2的阻值为R，第六晶体管M6与第七晶体管M7构成电流比为1：1的电流镜；
第一使能开关S0闭合后，流经第三晶体管M3及第四晶体管M4的电流为
Figure FDA0003415951150000021
VGS为第三晶体管M3及第四晶体管M4的栅源电压；
流经第三晶体管M3的电流I3与流经第五晶体管M5的电流I5相等，流经第四晶体管M4的电流
Figure FDA0003415951150000022
流经第六晶体管的电流I6与流经第七晶体管M7的第一电流IC相等；
第一电流为
Figure FDA0003415951150000023
4.根据权利要求2所述的自适应关闭时间产生电路，其特征在于，所述第二电流产生电路包括第三电阻R3、第一晶体管M1、第二晶体管M2、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21，其中：
第一晶体管M1、第二晶体管M2、第八晶体管M8、第九晶体管M9、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21为PMOS管，第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16为NMOS管；
第八晶体管M8的源极与电源电压Vdd相连，栅极与第六晶体管M16的栅极相连，漏极与第一晶体管M1的源极相连，第一晶体管M1的栅极驱动电压为VI_D，漏极与第十晶体管M10的漏极相连，第十晶体管M10的栅极与漏极短接，源极与基准电位相连；
第三电阻R3的第一端与第一晶体管M1的源极相连，第二端与第二晶体管M2的源极相连，第二晶体管M2的栅极驱动电压为VO_D，漏极与第十一晶体管M11的漏极相连，第十一晶体管M11的栅极与漏极短接，源极与基准电位相连；
第九晶体管M9的源极与电源电压Vdd相连，栅极与第六晶体管M6的栅极相连，漏极与第十二晶体管M12的漏极相连，第十二晶体管M12的栅极与第十一晶体管M11的栅极相连，源极与基准电位相连；
第十七晶体管M17的源极与电源电压Vdd相连，漏极与第八晶体管M8的漏极相连，栅极与第十八晶体管M18的栅极相连，第十八晶体管M18的源极与电源电压Vdd相连，漏极与第十三晶体管M13的漏极相连，第十三晶体管M13的栅极与第十一晶体管M11的栅极相连，源极与基准电位相连；
第十九晶体管M19的源极与电源电压Vdd相连，漏极与第三电阻R3的第二端相连，栅极与第二十晶体管M20的栅极相连，第二十晶体管M20的源极与电源电压Vdd相连，栅极与漏极短接，漏极与第十五晶体管M15的漏极相连，第十五晶体管M15的栅极与第十四晶体管M14的栅极相连，源极与基准电位相连，第十四晶体管M14的栅极与漏极短接，漏极与第十二晶体管M12的漏极相连，源极与基准电位相连；
第十六晶体管M16的栅极与第十四晶体管M14的栅极相连，漏极与第二晶体管M2的漏极相连，源极与基准电位相连；
第二十一晶体管M21的栅极与第十八晶体管M18的漏极相连，源极与电源电压Vdd相连，漏极输出第二电流IB。
5.根据权利要求4所述的自适应关闭时间产生电路，其特征在于，所述第二电流产生电路中，第一晶体管M1的栅极驱动电压为VI_D为VI/2，第二晶体管M2的栅极驱动电压为VO_D为VO/2，VI为输入电源，VO为输出电源；第三电阻R3的阻值为R，第十一晶体管M11与第十二晶体管M12、第十一晶体管M11与第十三晶体管M13、第十四晶体管M14与第十五晶体管M15、第十一晶体管M11与第十六晶体管M16、第十七晶体管M17与第十八晶体管M18、第十九晶体管M19与第二十晶体管M20、第二十一晶体管M21与第十八晶体管M18均构成电流比为1：1的电流镜；
流经第三电阻R3的电流为
Figure FDA0003415951150000041
流经第十一晶体管M11的电流为
Figure FDA0003415951150000042
流经第十四晶体管M14、第十六晶体管M16、第十九晶体管M19的电流为
Figure FDA0003415951150000043
第二电流为
Figure FDA0003415951150000044
6.根据权利要求4所述的自适应关闭时间产生电路，其特征在于，所述第二电流产生电路还包括：
输入分压电路，用于将输入电源VI分压并输出第一分压VI_D；和/或，
输出分压电路，用于将输出电源VO或降压转换器中的SW电压分压并输出第二分压VO_D。
7.根据权利要求6所述的自适应关闭时间产生电路，其特征在于，所述输入分压电路包括依次连接于输入电源VI与基准电位之间的第二使能开关S1、第四电阻R4及第五电阻R5，第四电阻R4和第五电阻R5的阻值相等，第四电阻R4与第五电阻R5之间节点的电压为第一分压VI_D；
所述输出分压电路为输出直接分压电路或SW滤波间接分压电路，其中：
所述输出直接分压电路包括依次连接于输出电源VO与基准电位之间的第六电阻R6及第七电阻R7，第六电阻R6和第七电阻R7的阻值相等，第六电阻R6与第七电阻R7之间节点的电压为第二分压VO_D；
所述SW滤波间接分压电路包括运算放大器、第一电容C1、第八电阻R8、第九电阻R9及第十电阻R10，第八电阻R8连接于SW电压与运算放大器的第一输入端之间，第一电容C1连接于运算放大器的第一输入端与基准电位之间，运算放大器的第二输入端与输出端相连，第九电阻R9与第十电阻R10连接于运算放大器的输出端与基准电位之间，第九电阻R9和第十电阻R10的阻值相等，第九电阻R9与第十电阻R10之间节点的电压为第二分压VO_D。
8.根据权利要求1所述的自适应关闭时间产生电路，其特征在于，所述自适应关闭时间产生单元包括比较器、第二十二晶体管M22、第十一电阻R11、第二电容C2、第三电容C3及D触发器，其中：
比较器的第一输入端与第二输入端分别与第二节点和第一节点相连，第一节点输入的电流为第一电流IC，第二节点输入的电流为第二电流IB；
第十一电阻R11连接于第二节点与基准电位之间；
第三电容C3连接于第二节点与基准电位之间；
第二电容C2连接于第一节点与基准电位之间；
第二十二晶体管M22为NMOS管，漏极与第一节点相连，源极与基准电位相连；
D触发器的清零端与比较器的输出端相连，输入D端与电源电压Vdd相连，输入CP端接收HS_OFF信号，输出Q端输出TOFF信号，输出QN端与第二十二晶体管M22的栅极相连。
9.根据权利要求8所述的自适应关闭时间产生电路，其特征在于，所述第十一电阻R11的阻值为R，第二电容C2的阻值为C，第一电流为
Figure FDA0003415951150000051
第二电流为
Figure FDA0003415951150000052
自适应关闭时间为TOFF信号处于高电平状态的时间，且自适应关闭时间为
Figure FDA0003415951150000053
10.一种降压转换器，其特征在于，所述降压转换器包括权利要求1～9中任一项所述的自适应关闭时间产生电路。
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