CN114156235A - 存储器的制造方法 - Google Patents

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Abstract

本发明实施例提供一种存储器的制造方法,包括:提供衬底,衬底内具有沟槽;在沟槽表面形成栅极绝缘层;在栅极绝缘层上形成金属层,金属层至少填充满沟槽;对金属层进行表面处理,以提高金属层表面的平坦度;刻蚀去除部分厚度的金属层,形成栅极,栅极顶部低于衬底表面。本发明实施例有利于解决栅极顶部表面不平坦的问题。

Description

存储器的制造方法
技术领域
本发明实施例涉及半导体制造工艺领域,特别涉及一种存储器的制造方法。
背景技术
动态随机存储器是一种广泛应用于多计算机系统的半导体存储器。随着半导体集成电路器件特征尺寸的不断缩小,制成工艺难度也越来越大,栅极与位元线接触孔的特征窗口会越来越小。
现有技术中栅极顶部表面不平整,导致栅极容易与位元线接触孔发生短路,会造成整个电路的损坏,所以改善栅极顶部表面的平坦度显得尤为重要。
发明内容
本发明实施例提供一种存储器的制造方法,有利于解决半导体栅极顶部表面不平坦的问题。
为解决上述问题,本发明实施例提供一种存储器的制造方法,包括:提供衬底,衬底内具有沟槽;在沟槽表面形成栅极绝缘层;在栅极绝缘层上形成金属层,金属层至少填充满沟槽;对金属层进行表面处理,以提高金属层表面的平坦度;刻蚀去除部分厚度的金属层,形成栅极,栅极顶部低于衬底表面。
另外,表面处理为采用反应源气体对金属层表面进行预处理。
另外,反应源气体包括含氯气体,采用含氯气体对金属层进行预处理,形成填充金属层表面晶粒间隙中的副产物。
另外,金属层包括钨金属层,含氯气体包括三氯化硼和/或氯气,副产物包括钨氯产物。
另外,预处理的工艺参数包括:三氯化硼的流量为30~250sccm(standard cubiccentimeter per minute:标准毫升每分钟),氯气的流量为5~80sccm,工艺时长为3~20秒。
另外,形成钨金属层采用的气体包括硅烷和六氟化钨。
另外,硅烷的流量为100~600sccm,六氟化钨的流量为50~500sccm,形成钨金属层的温度为200~600摄氏度、压力为10~70托。
另外,经过表面处理后,金属层表面的峰谷间高度差小于等于3nm。
另外,在形成金属层前,在栅极绝缘层表面形成扩散阻挡层。
另外,在进行表面处理之前,形成的金属层还位于衬底表面,且对衬底表面的金属层进行初步平坦化。
另外,经过初步平坦化处后,位于衬底表面的金属层的厚度为10~20纳米。
另外,初步平坦化包括:对金属层进行化学机械抛光。
另外,在形成栅极后,还包括:在相邻栅极之间形成位元线接触层,位元线接触层的底部宽度大于位元线接触层的顶部宽度。
另外,形成位元线接触层的工艺步骤包括:在栅极上形成绝缘层,绝缘层还覆盖衬底表面;图形化相邻栅极之间的绝缘层及衬底以形成位元线接触孔,位元线接触孔的底部宽度大于位元线接触孔的顶部宽度;填充满位元线接触孔以形成位元线接触层。
另外,采用干法刻蚀工艺刻蚀相邻栅极之间的绝缘层及衬底,刻蚀气体包括CF4和/或Ar,Ar的流量为50~300sccm,CF4的流量为50~200sccm。
与现有技术相比,本发明实施例提供的技术方案具有以下优点:
本发明实施例先形成衬底,衬底内有沟槽,在沟槽表面形成栅极绝缘层,然后在栅极绝缘层上形成金属层,在形成金属层后,对金属层进行表面处理,提高了金属层表面的平坦度,改善了金属层由于沉积的金属晶粒大小不同导致粗糙度较大的问题,在刻蚀金属层后,金属晶界处栅极表面粗糙度较小,提高了栅极顶部表面的平坦度,所以栅极表面不会与位元线接触孔短路,从而有利于解决半导体栅极顶部表面不平坦的问题。
表面处理为采用反应源气体对金属层表面进行预处理。反应源气体包括含氯气体,采用含氯气体对金属层进行预处理,形成填充金属层表面晶粒间隙中的副产物。本发明实施例采用含氯气体对金属层进行预处理,形成的副产物会填平原本金属层表面的凹凸不平处,提高了金属层顶部表面的平坦度,所以在预处理后,所述金属层表面峰谷的差值比较小,后续刻蚀后,栅极表面峰谷的差值也比较小,栅极顶部表面的平坦度更好,所以栅极表面不容易与位元线接触孔短路,从而有利于解决半导体栅极顶部表面不平坦的问题。
金属层为钨金属层,形成钨金属层采用的气体包括硅烷和六氟化钨。硅烷的流量为100~600sccm,六氟化钨的流量为50~500sccm,形成钨金属层的温度为200~600摄氏度、压力为10~70托。在形成钨金属层的时候,采用硅烷和六氟化钨比采用六氢化二硼和六氟化钨制得的钨金属层晶粒更小,减小了金属层表面的粗糙度,在刻蚀后,栅极顶部表面的平坦度更好,所以栅极表面不容易与位元线接触孔短路,从而有利于解决半导体栅极顶部表面不平坦的问题。
在进行表面处理之前,形成的金属层还位于衬底表面,且对衬底表面的金属层进行初步平坦化。初步平坦化包括:对金属层进行化学机械抛光。对金属层进行化学机械抛光,进一步使得金属层表面更平坦。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明,附图中具有相同参考数字标号的元件表示为类似的元件,除非有特别申明,附图中的图不构成比例限制。
图1为一种存储器的部分结构示意图;
图2~图12为本发明实施例提供的存储器制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知,现有技术的存储器的安全性有待提高。
半导体集成电路发展的过程中,当工艺所能得到的最小元件逐渐缩小的同时,每单位晶片面积中的内连线元件随之逐渐增加,同时留给每个通道的特征窗口会更小。
参考图1,一种存储器结构中,形成衬底100和金属层;刻蚀金属层形成栅极106;形成位元线接触层109。
由于沉积的金属晶粒大小不同,从而导致金属层粗糙度较大;金属层顶部表面不平坦,进而导致刻蚀金属层形成栅极106使得这种高低起伏的差异被放大;所以金属晶界处栅极106表面粗糙度较大,栅极106顶部表面平坦度差,不平坦的栅极106表面容易与位元线接触层109接触短路。
为解决上述问题,本发明实施提供一种存储器的制造方法,在形成金属层后,对金属层进行表面处理,减小了金属层金属晶粒间的高度差,提高金属层表面的平坦度,在刻蚀金属层后,金属晶界处栅极106表面粗糙度较小,提高了栅极106顶部表面的平坦度,所以栅极106表面不会与位元线接触层109短路。
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合附图对本发明的各实施例进行详细的阐述。然而,本领域的普通技术人员可以理解,在本发明各实施例中,为了使读者更好地理解本申请而提出了许多技术细节。但是,即使没有这些技术细节和基于以下各实施例的种种变化和修改,也可以实现本申请所要求保护的技术方案。
图2~图12为本发明实施例提供的存储器制造方法中各步骤对应的结构示意图。
参考图2,提供衬底100,衬底100内具有沟槽101;在沟槽101表面形成栅极绝缘层102。
栅极绝缘层102可以采用化学气相沉积的方法形成。采用化学气相沉积的方法可以在形状复杂的衬底100上形成厚度均匀的栅极绝缘层102。
栅极绝缘层102的材料可以为氧化硅或高介电材料,高介电材料具体为:铁电陶瓷材料、钛酸钡系材料或钛酸铅系材料。
参考图3,在一个例子中,在栅极绝缘层102表面形成扩散阻挡层103。扩散阻挡层103可以防止金属层104中的金属粒子的扩散。
扩散阻挡层103可以采用化学气相沉积的方法形成。采用化学气相沉积的方法可以在形状复杂的栅极绝缘层102上形成厚度均匀的扩散阻挡层103。
扩散阻挡层103的材料可以为钽化物,具体可以为氮化钽。
参考图4,在栅极绝缘层102上形成金属层104,金属层104至少填充满沟槽101。
金属层104为后续形成栅极106提供工艺基础。本实施例中,金属层104采用钨金属层形成。在其他实施例中,金属层104也可以采用铜金属层、铝金属层、金金属层或者银金属层等形成。
具体地,金属层104顶部表面平坦度越好,后续刻蚀金属层104形成的栅极106顶部表面平坦度越好。为此,本实施例中,形成钨金属层采用的气体包括硅烷和六氟化钨。如此,在形成钨金属层104的时候,采用硅烷和六氟化钨比采用六氢化二硼和六氟化钨制得的钨金属层晶粒小,减小了金属层104表面的粗糙度,提高了金属层104顶部表面的平坦度。
硅烷的流量可以为100~600sccm,例如:200sccm、300sccm或500sccm;六氟化钨的流量可以为50~500sccm,例如:200sccm、300sccm或400sccm;形成钨金属层的温度可以为200~600摄氏度,例如:300摄氏度、400摄氏度或500摄氏度;压力可以为10~70托,例如:30托、40托或50托。采用如此的工艺参数制得的钨金属层具有更小的晶粒,进一步提升了金属层104顶部表面的平坦度。
参考图5和图6,在本实施例中,在进行表面处理之前,对衬底100表面的金属层104进行初步平坦化。
初步平坦化包括对金属层104进行化学机械抛光。如此,可以进一步使得金属层104表面更平整。
参考图5,在一个例子中,经过初步平坦化后,金属层104仅用于填满沟槽101。
导致栅极106表面粗糙度较大的原因之一是金属层104晶粒大小不一,金属层104表面呈现不平坦,在后续的刻蚀过程中,由于散射作用,刻蚀物的自由基会更多的聚集在金属层104表面的谷处,使得谷处的刻蚀速率更大,导致金属层104表面峰处与谷处的差异会越来越大,峰处为金属层104表面最高点,谷处为金属层104表面最低点,所以刻蚀的距离越长,形成的栅极106的峰谷处间距也越大。经过化学机械抛光后,金属层104只填充满沟槽101,刻蚀距离较短,所以相对有利于改善栅极106的顶部表面平坦度。
参考图6,本实施例中,经过初步平坦化后,位于衬底100表面的金属层104的厚度为10~20纳米,例如:12纳米、15纳米或18纳米;初步平坦化可以对金属层104表面进行整理,使处于峰处的晶粒先被研磨,使处于谷处的晶粒后被研磨,进一步缩小峰处和谷处的差异;在后续的刻蚀过程中,自由基不会聚集或者很少聚集在谷处。因此位于衬底100表面具有特定厚度的金属层104在刻蚀后,形成的栅极106顶部表面具有更好的平坦度。
上述结构可以化学机械抛光形成,具体的抛光时间为10~50秒,例如20秒、30秒或40秒。
在化学机械抛光后对所述金属层104进行清洗处理。清洗处理采用的清洗液可以采用氨水和纯水以4:1~1:1配比制成,具体可为2:1。
参考图7,对金属层104进行表面处理,以提高金属层104表面的平坦度。对金属层104进行表面处理后,提高了金属层104顶部表面的平坦度,在后续刻蚀后,提高了形成的栅极106表面平坦度。
对金属层104进行表面处理,具体包括:采用反应源气体对金属层104表面进行预处理。
反应源气体包括含氯气体,采用含氯气体对金属层104进行预处理,形成填充金属层104表面晶粒间隙中的副产物105。
参考图8,A为进行表面处理前的金属层104表面,B为进行表面处理后的金属层104表面,副产物105填充金属层104表面晶粒间隙,经过表面处理后,金属层104表面的峰谷间高度差减小。
本实施例采用反应源气体对金属层104进行预处理,形成的副产物105会填平原本金属层104表面的凹凸不平处,所以在刻蚀后,栅极106表面峰谷的差值比较小,所以栅极106表面不会与位元线接触孔接触造成短路,从而有利于解决栅极顶部表面不平坦的问题。
在本实施例中,含氯气体包括三氯化硼和/或氯气,副产物105包括钨氯产物。
在一个例子中,预处理的工艺参数包括:三氯化硼的流量可以为30~250sccm,例如:50sccm、100sccm或200sccm;氯气的流量可以为5~80sccm,例如:20sccm、40sccm或60sccm;工艺时长为3~20秒,例如:5秒、10秒或15秒。采用如此的工艺参数制得的钨金属层104表面峰谷间高度差更小,进一步提升了金属层104顶部表面的平坦度。
参考图9,刻蚀去除部分厚度的金属层104,形成栅极106,栅极106顶部低于衬底100表面。
具体地,采用氧气、四氟化硅和四氟化硫为主要气体对金属层104进行刻蚀。
采用氧气、四氟化硅和四氟化硫为主要刻蚀气体,由于氧气、四氟化硅和四氟化硫为主的刻蚀气体具有刻蚀选择比,对钨金属层的刻蚀度很高,对栅极绝缘层102基本不刻蚀,可以在得到较为理想的栅极106形貌的同时,不会对存储器的其他结构产生影响。
参考图10,在栅极106上形成绝缘层107,绝缘层107还覆盖于衬底100表面。
绝缘层107的材料可以为硅化物,具体可以为氮化硅。
参考图11,图形化相邻栅极106之间的绝缘层107及衬底100以形成位元线接触孔108。
在本实施例中,位元线接触孔108的底部宽度大于位元线接触孔108的顶部宽度,形成的位元线接触层109的底部宽度也大于位元线接触层109的顶部宽度,使得位元线接触层109与衬底100的接触面积变大,减小位元线接触层109与衬底100的接触电阻。
在其他实施例中,位元线接触孔108的底部和位元线接触孔108的顶部宽度相同。
可以采用干法刻蚀工艺刻蚀相邻栅极106之间的绝缘层107及衬底100,形成位元线接触孔108。干法刻蚀工艺具有较好的各向异性,可以得到形状更符合要求的位元线接触孔108。
刻蚀气体包括CF4和/或Ar。在一个例子中,Ar的流量可以为50~300sccm,例如:100sccm、150sccm或200sccm;CF4的流量可以为50~200sccm,例如:80sccm、130sccm或180sccm。
参考图12,在相邻栅极106之间形成位元线接触层109,填充满位元线接触孔108以形成位元线接触层109。
在本实施例中,位元线接触层109的底部宽度大于位元线接触层109的顶部宽度,使得位元线接触层109与衬底100的接触面积变大,减小位元线接触层109与衬底100的接触电阻。
在其他实施例中,位元线接触层109的底部宽度与位元线接触层109的顶部宽度相同。
本发明实施提供一种存储器制造方法,在形成金属层后,对金属层进行表面处理,减小了金属层金属晶粒间的高度差,提高金属层表面的平坦度,在刻蚀金属层后,金属晶界处栅极表面粗糙度较小,提高了栅极顶部表面的平坦度,所以栅极表面不会与位元线接触孔短路,从而有利于解决半导体栅极顶部表面不平坦的问题。
本领域的普通技术人员可以理解,上述各实施方式是实现本发明的具体实施例,而在实际应用中,可以在形式上和细节上对其作各种改变,而不偏离本发明的精神和范围。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各自更动与修改,因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种存储器的制造方法,其特征在于,包括:
提供衬底,所述衬底内具有沟槽;
在所述沟槽表面形成栅极绝缘层;
在所述栅极绝缘层上形成金属层,所述金属层至少填充满所述沟槽;
对所述金属层进行表面处理,以提高所述金属层表面的平坦度;
刻蚀去除部分厚度的所述金属层,形成栅极,所述栅极顶部低于所述衬底表面。
2.根据权利要求1所述的存储器的制造方法,其特征在于,所述表面处理为采用反应源气体对所述金属层表面进行预处理。
3.根据权利要求2所述的存储器的制造方法,其特征在于,所述反应源气体包括含氯气体,采用含氯气体对所述金属层进行预处理,形成填充所述金属层表面晶粒间隙中的副产物。
4.根据权利要求3所述的存储器的制造方法,其特征在于,所述金属层包括钨金属层,所述含氯气体包括三氯化硼和/或氯气,所述副产物包括钨氯产物。
5.根据权利要求4所述的存储器的制造方法,其特征在于,所述预处理的工艺参数包括:所述三氯化硼的流量为30~250sccm,所述氯气的流量为
5~80sccm,工艺时长为3~20秒。
6.根据权利要求4所述的存储器的制造方法,其特征在于,形成所述钨金属层采用的气体包括硅烷和六氟化钨。
7.根据权利要求6所述的存储器的制造方法,其特征在于,所述硅烷的流量为100~600sccm,所述六氟化钨的流量为50~500sccm,所述形成钨金属层的温度为200~600摄氏度、压力为10~70托。
8.根据权利要求1所述的存储器的制造方法,其特征在于,经过所述表面处理后,所述金属层表面的峰谷间高度差小于等于3nm。
9.根据权利要求1所述的存储器的制造方法,其特征在于,在形成所述金属层前,在所述栅极绝缘层表面形成扩散阻挡层。
10.根据权利要求1所述的存储器的制造方法,其特征在于,在进行所述表面处理之前,形成的所述金属层还位于所述衬底表面,且对所述衬底表面的所述金属层进行初步平坦化。
11.根据权利要求10所述的存储器的制造方法,其特征在于,经过所述初步平坦化处后,位于所述衬底表面的所述金属层的厚度为10~20纳米。
12.根据权利要求10所述的存储器的制造方法,其特征在于,所述初步平坦化包括:对所述金属层进行化学机械抛光。
13.根据权利要求1所述的存储器的制造方法,其特征在于,在形成所述栅极后,还包括:在相邻所述栅极之间形成位元线接触层,所述位元线接触层的底部宽度大于所述位元线接触层的顶部宽度。
14.根据权利要求13所述的存储器的制造方法,其特征在于,形成所述位元线接触层的工艺步骤包括:在所述栅极上形成绝缘层,所述绝缘层还覆盖所述衬底表面;图形化相邻所述栅极之间的所述绝缘层及所述衬底以形成位元线接触孔,所述位元线接触孔的底部宽度大于所述位元线接触孔的顶部宽度;填充满所述位元线接触孔以形成所述位元线接触层。
15.根据权利要求14所述的存储器的制造方法,其特征在于,采用干法刻蚀工艺刻蚀所述相邻所述栅极之间的绝缘层及所述衬底,刻蚀气体包括CF4和/或Ar,Ar的流量为50~300sccm,CF4的流量为50~200sccm。
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* Cited by examiner, † Cited by third party
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US20080061340A1 (en) * 2006-09-07 2008-03-13 Qimonda Ag Memory cell array and method of forming the memory cell array
US9984858B2 (en) * 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
CN111540738B (zh) * 2020-05-08 2022-06-17 福建省晋华集成电路有限公司 存储器及其形成方法

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