CN114128144A - 弹性波装置以及弹性波装置的制造方法 - Google Patents

Abstract

在弹性波装置中，基板在面向其法线方向的一侧的第1主面具有压电性的规定区域。激励电极位于规定区域。盖从所述一侧覆盖激励电极和第1主面。包围部覆盖基板的侧面以及罩的侧面，且具有绝缘性。配线层包括在上述一侧露出的外部端子，从上述一侧与罩以及包围部重叠。连接导体连接激励电极和外部端子。连接导体包含从比盖的所述一侧的上表面更靠近基板侧的位置至外部端子的第一部分。第1部分的熔点为450℃以上。

Description

弹性波装置以及弹性波装置的制造方法

技术领域

本公开涉及弹性波装置及其制造方法。弹性波是例如弹性表面波(SAW，SurfaceAcoustic Wave，声表面波)。

背景技术

已知所谓的WLP(Wafer Level Package，晶圆级封装)型的弹性波芯片(例如专利文献1～3)。WLP型的弹性波芯片例如具有：压电基板，位于该压电基板的上表面上的激励电极，从激励电极的上方覆盖压电基板的上表面的罩部，和位于罩部的上表面、与激励电极电连接的端子。

上述的这种WLP型的弹性波芯片，通过罩部等进行封装，有时进一步被封装为弹性波装置(例如专利文献1～3)。具体而言，如下所述。另外，在以下的说明中，主表面是指例如板状的部件的最宽的表面。即，主面是指板状的部件的表面或背面。以下相同。

弹性波芯片首先被安装在刚性的内插器(电路基板)上。具体而言，弹性波芯片以罩部的上表面和内插器的一边的主表面相对的方式被配置，位于罩部的上表面的端子和位于内插器的一边的主表面的焊盘通过焊料被接合。另外，内插器在另一边的主表面具有与一边的主表面的焊盘电连接的外部端子。接着，在内插器的一边的主表面(从其他观点来看，弹性波芯片的周围)配置未固化状态的树脂，并且该树脂被固化。由此，制作进一步对WLP型的弹性波芯片进行封装的弹性波装置。

现有技术文献

专利文献

专利文献1：国际公开第2008/069567号

专利文献2：日本特开第2010-278972号公报

专利文献3：日本特开第2018-74566号公报

发明内容

本公开的一种方式的弹性波装置具有：基板、激励电极、绝缘性的罩部、包围部、配线层和连接导体。所述基板在面向该基板的法线方向的一侧的第1主面具有压电性的规定区域。所述激励电极位于所述规定区域。所述罩部从所述一侧覆盖所述激励电极以及所述第1主面。所述包围部覆盖所述基板的侧面以及所述罩部的侧面。所述配线层具有在所述一侧露出的外部端子，所述配线层从所述一侧和所述罩部以及所述包围部重叠。所述连接导体电连接所述激励电极和所述外部端子。此外，连接导体包含从比所述罩部的所述一侧的表面更靠近所述基板侧的位置至所述外部端子的第1部分，该第1部分的熔点为450℃以上。

在本公开的一种方式的弹性波装置的制造方法中，所述弹性波装置具有芯片、包围部以及配线层。所述芯片具有基板、激励电极和绝缘性的罩部。所述基板在面向该基板的法线方向的一侧的第1主面具有压电性的规定区域。所述激励电极位于所述规定区域。所述罩部从所述一侧覆盖所述激励电极以及所述第1主面。所述包围部覆盖所述基板的侧面以及所述罩部的侧面并且具有绝缘性。所述配线层具有和所述激励电极电连接的外部端子。该外部端子在所述一侧露出。所述配线层从所述一侧和所述罩部以及所述包围部重叠。所述制造方法具有：芯片制作步骤，制作所述芯片；包围部制作步骤，在所述芯片制作步骤之后，将未固化状态的绝缘性材料配置在所述芯片的周围并使所述绝缘性材料固化，从而制作所述包围部；和配线层配置步骤，在所述包围部制作步骤之后，在所述罩部以及所述包围部的所述一侧设置所述配线层。

附图说明

图1是表示实施方式涉及的SAW装置的结构的剖视图。

图2是图1的SAW装置所具有的SAW芯片的剖视图。

图3是用于说明图2的SAW芯片所具有的激励电极的俯视图。

图4是示意性地表示图2的SAW芯片的一部分的剖视图。

图5是表示图1的SAW装置的制造方法的顺序的一个例子的流程图。

图6(a)、图6(b)、图6(c)、图6(d)以及图6(e)是对图5的流程图进行补充的剖视图。

图7是示意性地表示包含SAW装置的分波器的结构的电路图。

图8是表示作为SAW装置的应用例的通信装置的主要部分的框图。

图9(a)是表示第1变形例涉及的SAW芯片的剖视图，图9(b)是表示第2变形例涉及的SAW装置的剖视图。

图10(a)和图10(b)是表示第3变形例以及第4变形例涉及的SAW装置的一部分的剖视图。

具体实施方式

以下参照附图对本公开涉及的实施方式进行说明。另外，以下的说明中使用的图是示意性的附图，附图上的尺寸比例等和现实的情况未必一致。

本公开所涉及的SAW装置可以将任意的方向设为上方或者下方，但是为了方便，定义由D1轴、D2轴以及D3轴构成的正交坐标系，并且有时将D3轴的正侧作为上方而使用上表面或者下表面等的用语。另外，D1轴被定义为和沿着后述的压电体的上表面传播的SAW的传播方向平行，D2轴被定义为和压电体的上表面平行且和D1轴正交，D3轴被定义为和压电体的上表面正交。另外，只要没有特别说明，俯视或俯视透视是指在D3方向观察。

＜SAW装置＞

(整体结构)

图1是实施方式的SAW装置1(弹性波装置的一例)的剖视图。

SAW装置1例如大致形成为以D3方向为厚度方向的薄型的长方体状。图1例如表示与该长方体的四个侧面(平行于D3方向的面)中的任意一个平行的剖面。SAW装置1的大小可以适当设定。若举一个例子，则俯视时的1条边的长度为1mm以上且5mm以下，厚度为0.3mm以上且1mm以下。

SAW装置1例如作为在未图示的电路基板等表面安装的电子部件而构成。具体而言，例如，SAW装置1具有从面向+D3侧的上表面1a露出的多个外部端子5。SAW装置1例如使上表面1a相对于未图示的电路基板对置地配置，通过设置在电路基板的焊盘与外部端子5与焊料等形成的突起物接合，从而安装在电路基板。并且，SAW装置1例如经由多个外部端子5中的任意一个被输入电信号，对所输入的电信号实施规定的处理并从多个外部端子5中的其他的任意一个输出。

图2是SAW装置1所包含的SAW芯片3(以下，有时仅称为“芯片3”。)的剖视图，相当于图1的一部分。

如图1以及图2所示，SAW装置1例如具有芯片3，和对芯片3进行封装的封装体7。芯片3例如直接地和/或主要地负责信号的处理。封装体7有助于芯片3的保护，和/或在芯片3和外部(上述未图示的电路基板)的电中介。

封装体7具有包围部9和配线层11，其中，包围部9覆盖芯片3的表面的大部分，配线层11相对于芯片3以及包围部9在+D3侧重叠。包围部9例如主要有助于芯片3的保护。配线层11包括上述的外部端子5，例如负责芯片3与外部的电中介。当然，配线层11也可以有助于芯片3的保护。

在图示的例子中，SAW装置1仅具有1个芯片3。虽然未特别图示，但是SAW装置1既可以具有通过封装体7一起被封装的多个SAW芯片3，也可以具有1个以上的SAW芯片3，和其他种类的芯片(例如IC(集成电路))。多个芯片例如沿着配线层11(D1-D2平面)排列。

(芯片的整体结构)

芯片3例如基本上可以是与WLP型的SAW芯片相同的结构，该WLP型的SAW芯片即使不被封装体7封装，也能够在未图示的电路基板等进行表面安装。但是，芯片3由于被封装体7封装，因此也可以具有和以单体被安装的WLP型的SAW芯片不同的构成(构造、尺寸和/或材料)。例如，也可以将用于确保强度的部件减薄，或者将用于和外部接合的导体减小。

芯片3例如大致形成为以D3方向为厚度方向的薄型的长方体状。图1以及图2例如表示与该长方体的四个侧面(平行于D3方向的面)的任意一个平行的剖面。芯片3具有例如从面向+D3侧的上表面19a露出的多个芯片端子13。芯片3例如经由多个芯片端子13中的任意一个输入电信号，对输入的电信号实施规定的处理并从多个芯片端子13中的其他的任意一个输出。

芯片3具有基板15，位于基板15的第1主面15a上的激励电极17，和从激励电极17之上覆盖第1主面15a的罩部19。通过利用激励电极17对基板15施加电压，从而第1主面15a振动，进而SAW被激励。利用该SAW，例如对输入到芯片3的信号进行处理。罩部19例如通过在激励电极17上构成空间SP，有助于使第1主面15a的振动容易化。

此外，芯片3例如具有：位于第1主面15a上的第1导体层21，在D3方向上贯通罩部19的多个第1贯通导体23，和位于罩部19的上表面19a上的第2导体层25。第1导体层21例如包含激励电极17。第2导体层25例如包含芯片端子13。多个第1贯通导体23例如有助于第1导体层21和第2导体层25的导通。虽然没有特别图示，但除此之外，芯片3也可以具有位于罩部19内(埋设在罩部19)、与第1主面15a平行的导体层。

除了上述之外，芯片3也可以具备未图示的各种结构。例如，芯片3也可以具有覆盖第1导体层21的大部分(例如激励电极17)的绝缘性的保护膜(例如SiO₂膜)。保护膜可以比较薄，目的仅在于保护第1导体层21不受腐蚀等，保护膜也可以比较厚，有助于芯片3的温度补偿。此外，例如，可以设置覆盖基板15的-D3侧的表面(第二主表面15b)的背面电极，或者可以设置覆盖该背面电极的绝缘膜。此外，例如，也可以设置覆盖基板15的侧面(沿着D3轴的表面)和/或罩部19的侧面(沿着D3轴的表面)的绝缘膜。此外，例如，也可以设置覆盖第2导体层25的一部分区域的绝缘膜。

(基板)

基板15的形状可以适当地设定。例如，基板15的形状大致为以D3方向为厚度方向的薄型的长方体状。图1以及图2例如表示与该长方体的四个侧面(平行于D3方向的面)的任意一个平行的剖面。基板15至少在第1主面15a中的配置有激励电极17的规定区域15aa中具有压电性。

作为在规定区域15aa具有压电性的基板15，可以举出例如：基板整体通过压电体来构成的基板(即压电基板)。此外，例如，可以举出：所谓的贴合基板。贴合基板具有：基板(压电基板)和支撑基板，其中，基板(压电基板)包含具有第一主面15a的压电体，支撑基板通过粘合剂或者不通过粘合剂直接接合到该压电基板的与第1主面15a的相反的一侧的表面。此外，作为在规定区域15aa具有压电性的基板15，可以列举例如：支撑基板，和在支撑基板的+D3侧的主面的一部分区域或主面的整个面，形成有包含压电体的膜(压电膜)或者包含压电膜的多层膜的基板。

基板15中的构成至少规定区域15aa的压电体例如通过具有压电性的单晶构成。作为构成这种单晶的材料，可以列举例如：钽酸锂(LiTaO₃)、铌酸锂(LiNbO₃)以及水晶(SiO₂)。切角、平面形状以及各种尺寸可以适当地设定。

与图示的例子不同，基板15也可以在第一主面15a具有台阶。例如，在如上所述地在支撑基板的主面形成压电膜的方式中，第1主面15a中的通过压电膜来构成的区域，可以比第1主面15a中的通过支撑基板的主面来构成的区域高。此外，与图示的例子不同，基板15可以在侧面上具有突出部，或者可以越靠近-D3的一侧基板15越宽、或者侧面在变窄的方向上倾斜。

(激励电极以及其周边的导体)

图3是用于说明激励电极17的示意性的俯视图。该图是从激励电极17的上方观察基板15的规定区域15aa的一部分的俯视图。

在图示的例子中，激励电极17通过所谓的IDT(叉指换能器)电极构成。此外，在图示的例子中，激励电极17通过和一对反射器29组合，从而构成所谓的单端口SAW谐振器27。SAW谐振器27例如在从示意性地示出的2个芯片端子13中的一者输入规定的频率的电信号时产生谐振，并从2个芯片端子13中的另一者输出产生了该谐振的信号。在图3中，也图示了连接到激励电极17的配线31。

激励电极17、反射器29以及配线31构成第1主面15a上的已述的第1导体层21。关于第1导体层21的材料将后述。激励电极17以及反射器29等的厚度可以根据SAW芯片3所要求的电特性等而适当设定。虽然没有特别图示，但是为了提高SAW的反射系数，也可以在激励电极17和/或反射器29的上表面或者下表面设置由绝缘体或金属构成的附加膜。

激励电极17具有一对梳齿电极33。另外，在图3中，为了便于提高可视性，对一对梳齿电极33的一者以及与连接到该一者的配线31标注了剖面线。各梳齿电极33例如具有：汇流条35，从汇流条35相互并列地延伸的多个电极指37，和在多个电极指37之间从汇流条35突出的多个虚设电极39。而且，一对梳齿电极33被配置成使得多个电极指37相互啮合(交叉)。在图1以及图2的剖视图中，示意性地表示激励电极17中的电极指37。

若对一对梳齿电极33施加电压时，则电压通过电极指37被施加到规定区域15aa，在D1轴方向传播的规定的模式的SAW被激励。被激励的SAW被电极指37机械地反射。其结果是，形成以电极指37的间距为半波长的驻波。反射器29减少构成该驻波的SAW的泄漏。驻波被转换为和该驻波相同频率的电信号，被电极指37提取。如此地，SAW谐振器27起到谐振器的作用。其谐振频率和以电极指间距作为半波长而在规定区域15aa传播的SAW的频率为大致相同的频率。

图3仅是示意性地表示激励电极17的结构的一个例子，激励电极17的具体结构可以适当设定和/或变形。例如，电极指37的数量以及各种尺寸等可以适当地设定。电极指37的间距既可以恒定，也可以以微小的量变化，也可以在一部分存在特别的间距(例如窄间距部)。连接多个电极指37的汇流条(省略附图标记)可以如图示的例子地平行于D1方向，也可以和图示的例子不同，而在D1方向倾斜。激励电极17也可以不具有虚设电极39。相邻的2根电极指的前端彼此在D2方向的距离(所谓的交叉宽度)既可以如图示的例子地恒定，也可以和图示的例子不同，而可以根据D1方向的位置而不同(也可以实施所谓的切趾)。也可以存在少数电极指37实质上被间隔拔出的部分。

如后所述，芯片3可以具有通过相互连接的多个SAW谐振器27而构成的梯型滤波器。此外，激励电极17也可以不构成SAW谐振器27，而是通过在一对反射器29之间沿D1轴方向排列多个，从而构成多模式型(在本发明中包含双模式型)谐振滤波器。

(罩部)

返回图1及图2，罩部19的外形(忽略空间SP等的形状)可以适当地设定。例如，罩部19的外形大致为以D3方向为厚度方向的薄型的长方体状。图1以及图2例如表示与该长方体的四个侧面(平行于D3方向的面)的任意一个平行的剖面。此外，例如，在俯视视角下，罩部19比基板15的第1主面15a小一圈，且沿罩部19的整周使第1主面15a的外边缘部露出。

罩部19例如具有在俯视视角下呈框状的框部41，和堵塞框部41的开口的盖部43。通过用盖部43堵塞框部41的开口，从而构成密闭的空间SP。空间SP的内部既可以是例如真空状态(严格地说是减压的状态)，或者可以填充有适当的气体(例如，氮气)。在填充有气体的情况下，其气压可以低于大气压，也可以为相同程度，还可以高于大气压。

框部41例如通过在大致一定厚度的层形成一个以上的成为空间SP的开口从而构成。框部41的D3方向的厚度(空间SP的高度)例如为5μm以上且30μm以下。盖部43例如通过层叠在框部41上的大致一定厚度的层从而构成。盖部43的厚度(D3方向)例如为5μm以上且30μm以下。框部41的厚度和盖部43的厚度既可以相互相同也可以相互不同。俯视视角下的框部41的厚度(D1方向或D3方向。壁的厚度)可以任意地设定。

框部41以及盖部43既可以通过相同的材料形成，也可以通过相互不同的材料形成。在图1以及图2中，虽然为了便于说明，明示了框部41与盖部43的边界线，但是在现实的产品中，框部41和盖部43也可以通过相同的材料一体地形成。此外，框部41以及盖部43也可以分别由多层构成。

罩部19(框部41以及盖部43)基本上通过绝缘材料来构成。绝缘材料例如是光敏性的树脂。光敏性的树脂例如是丙烯酸基团、甲基丙烯酸基团等通过自由基聚合而固化的树脂。作为这种树脂，可以举出：聚氨酯丙烯酸酯类、聚酯丙烯酸酯类、环氧丙烯酸酯类的树脂。

(芯片中的各种导体)

第1导体层21例如如上所述，具有激励电极17、反射器29以及配线31。此外，第1导体层21例如具有经由配线31和激励电极17连接的内部端子45。内部端子45例如是直接和第1贯通导体23连接的部分。除此之外，第1导体层21例如也可以具有构成电感器和/或电容器等电子元件的图案。

第1导体层21所包含的各种部位的材料以及厚度既可以相互相同，也可以相互不同。此外，第1导体层21的各种部位既可以通过1层金属层构成，也可以通过相互不同的材料构成的多个金属层构成。例如，可以是激励电极17、反射器29以及配线31通过相互相同的材料以及相同的厚度的第1层构成，内部端子45则可以通过所述第1层，和重叠在其上的包含与第1层不同的材料的第2层构成。第1层及第2层也可以分别由两种以上的金属层构成。作为第1层的全部、占据第1层的厚度的八成以上或占据第1层的厚度的五成以上的材料，可以举出例如：Al或者以Al为主要成分的合金。作为这种合金，可以举出例如：Al-Cu合金。主成分为例如是占据50质量％以上或者80质量％以上的成分(以下同样)。

内部端子45的数量可以根据通过激励电极17构成的电路的结构等而适当地设定。内部端子45的形状以及尺寸也可以适当设定。例如，内部端子45的平面形状可设为圆形。此外，内部端子45和配线31的边界也可以不明确。内部端子45的位置也可以适当地设定。例如，内部端子45既可以设置在与基板15的第1主面15a的外周边缘相邻的位置(例如与外周边缘的最短距离小于或者等于内部端子45的直径的位置)，也可以设置在距离上述位置更远的位置。

第1贯通导体23例如形成为贯通罩部19的厚度的至少一部分的柱状，和内部端子45以及第2导体层25的至少一者直接连接，有助于两者的电连接。在图示的例子中，第1贯通导体23贯通罩部19的实质上整个厚度(框部41以及盖部43)，和内部端子45以及第2导体层25双方直接连接。作为图示的例子以外的方式，虽然没有特别图示，但是可以举出例如如下方式：设置贯通框部41并与内部端子45连接的第1贯通导体23，和贯通盖部43并与第2导体层25连接的第1贯通导体23，两者通过框部41和盖部43之间的导体层而连接。

第1贯通导体23的具体的形状以及尺寸可以适当地设定。例如，第1贯通导体23的与第1主面15a平行的剖面的形状可以是圆形或者椭圆形。此外，例如，第1贯通导体23在贯通方向上的直径既可以是恒定的，也可以不是恒定的。作为后者，可以举出例如：锥形状、倒锥形状、和/或在贯通框部41的部分和贯通盖部43的部分直径不同的形状。此外，多个第1贯通导体23的形状、尺寸以和/或者材料，既可以相互相同也可以相互不同。

第1贯通导体23的材料可以是适当的金属。此外，第1贯通导体23既可以是其整体通过相同的材料构成，也可以是一部分相互通过相互不同的材料构成。作为后者，可以列举例如：第1贯通导体23具有在罩部19的孔的内表面成膜的基底层，和在基底层的内侧通过电镀等形成的主体部的结构。另外，在该情况下，也可以仅将主体部用作第1贯通导体23。第1贯通导体23的材料既可以与第1导体层21的材料相同也可以不同。作为后者的情况下的材料，可以列举例如：与基于声学的观点而选择的第1导体层21的主要部分(例如激励电极17)的材料相比，导电性高(电阻率低)的材料。例如，在如上述地第1导体层21的材料是Al或者以Al为主成分的合金的情况下，第1贯通导体23的材料可以是Cu或者以Cu为主成分的合金。

第2导体层25例如如上所述具有芯片端子13。此外，第2导体层25例如具有：连接第1贯通导体23和芯片端子13的配线(省略符号)，以及适当的导体图案47。

芯片端子13例如经由第1贯通导体23以及内部端子45而与激励电极17电连接。芯片端子13的数量可以根据芯片3中的电路的结构等而适当地设定。芯片端子13的数量既可以和内部端子45的数量相同也可以不同。芯片端子13的形状以及尺寸也可以适当设定。例如，芯片端子13的平面形状可以设为圆形。此外，芯片端子13和第2导体层25所包含的配线的边界也可以不明确。

芯片端子13在罩部19的上表面19a内的位置可以适当设定。例如，在俯视透视下，芯片端子13既可以和内部端子45和/或第1贯通导体23的全部重叠，也可以不和内部端子45和/或第1贯通导体23的一部分或者全部重叠。此外，例如，在俯视视角下，芯片端子13既可以是一部分或全部和空间SP的一部分重叠，也可以是全部与空间SP不重叠。

芯片端子13和内部端子45的具体连接方式可以适当设定。例如，芯片端子13可以通过直接连接于位于正下方的第1贯通导体23而电连接于正下方的内部端子45。此外，芯片端子13也可以通过第2导体层25所包含的未图示的配线等与不在正下方的第1贯通导体23电连接，从而与不在正下方的内部端子45电连接。此外，芯片端子13也可以经由埋设在罩部19内的未图示的导体层，而与不在正下方的内部端子45电连接。

作为导体图案47，可以列举例如：有助于加强盖部43的加强层。加强层的俯视视角下的形状以及尺寸可以适当设定。例如，在俯视透视下，加强层既可以覆盖空间SP的整体，也可以覆盖空间SP的一部分，还可以跨越空间SP的内外。此外，加强层例如可以设为电浮置状态(未被赋予电位的状态)，也可以被赋予基准电位。另外，加强层既可以和第1贯通导体23连接也可以不连接。在前者的情况下，加强层经由第1贯通导体23而被第1主面15a支撑。

此外，作为导体图案47，可以列举例如：电感器和/或电容器等构成电子元件的图案。这种电子元件例如可以经由第1贯通导体23和内部端子45连接，和/或经由第2导体层25所包含的未图示的配线和芯片端子13连接。进而，电子元件可以和激励电极17电连接。

第2导体层25所包含的各种部位的材料以及厚度可以相互相同，材料和/或厚度也可以相互不同。此外，第2导体层25的各种部位既可以通过1层金属层构成，也可以通过相互不同的材料构成的多个金属层构成。例如，虽然没有特别图示，但是第2导体层25可以包含位于罩部19的上表面19a上(第1贯通导体23的正上方除外)的基底层，和在该基底层上通过电镀等形成的主体部。第2导体层25(全部或者主体部)的材料例如可以和第1贯通导体23一样地，设为与第1导体层21的主要部分(例如激励电极17)的材料相比，导电性高(电阻率低)的材料，具体而言，可以设为Cu或者以Cu为主成分的合金。

第2导体层25的材料既可以和第1贯通导体23的材料相同也可以不同。作为前者，可以列举例如：通过从罩部19的配置有第1贯通导体23的孔的内表面扩展至上表面19a的基底层，和在基底层上析出的金属材料(主体部)，来同时形成第1贯通导体23以及第2导体层25的方式。

第2导体层25在厚度方向(D3方向)上不具有扩宽部。换言之，第2导体层25的宽度在厚度方向的中央附近没有成为最大值的宽度变化。由此，能够抑制俯视视角下相邻的第2导体层25之间的短路。另外，和包围部9的接合性也提高，能够减少剥离并提高可靠性。而且，能够抑制厚度方向上的由于宽度变化而引起的电特性的变动。

此外，第2导体层25的厚度比框部、盖部，后述的第1及第2绝缘层的厚度薄。由此，能够使芯片和配线层的距离接近。

(包围部)

图1所示的包围部9例如覆盖芯片3的除了第2导体层25的上表面以外的芯片3的整体。具体而言，包围部9覆盖芯片3的全部(在此为4个)侧面的整体。即，包围部9覆盖基板15的所有侧面，并且覆盖罩部19的所有侧面。此外，包围部9例如覆盖芯片3的下表面(-D3侧的面。基板15的第2主面15b)的整体。此外，包围部9例如覆盖罩部19的上表面19a中的未配置第2导体层25的区域。此外，包围部9覆盖基板15的第1主面15a中的比罩部19靠外边缘侧的部分。

如上所述，1个SAW装置1也可以具有沿着配线层11排列的多个芯片(例如芯片3)。在这种情况下，包围部9以多个芯片不露出到外部的方式覆盖多个芯片整体。但是，包围部9既可以无间隙地填充在相互相邻的芯片3彼此之间，也可以在芯片3彼此之间构成真空状态的、或者填充有气体的空间。

包围部9既可以与基板15的侧面以及第2主面15b和罩部19的侧面等各种表面直接紧贴并覆盖该各种表面，也可以与紧贴于各种表面的其他部件(层)紧贴而间接地覆盖各种表面。例如，如上述地，芯片3可以设置有与第2主面15b重叠的背面电极以及覆盖该背面电极的绝缘层，包围部9则可以通过与该绝缘层紧贴而覆盖第2主面15b。另外，同样地，在本公开中，在对其他部件以及表面进行覆盖(或者重叠等)的情况下，不仅包括直接覆盖的方式，还包括间接覆盖的方式。

包围部9和配线层11构成SAW装置1的外形，构成SAW装置1的外形中的-D3侧的大部分。成为SAW装置1的外形的包围部9的外形可以适当地设定。在图示的例子中，从SAW装置1整体的说明可以理解，包围部9的外形大致是以D3方向为厚度方向的薄型的长方体状。但是，和图示的例子不同，例如，包围部9也可以在侧面具有突部，或者以越靠近-D3侧SAW装置1越宽或者越窄的方式使侧面倾斜。此外，例如，包围部9的侧面既可以与基板15和/或罩部19的侧面平行(图示的例子)，也可以不平行。

包围部9的各种尺寸可以适当地设定。例如，覆盖基板15以及罩部19的侧面的部分的厚度(D1方向或者D2方向)，以及包围部9的覆盖第2主面15b的部分的厚度(D3方向)既可以相等，也可以相互大不相同。此外，覆盖基板15以及罩部19的四个侧面的部分的厚度在侧面彼此之间既可以相同也可以不同。

包围部9例如其整体通过相同的材料一体地形成。包围部9的材料例如为绝缘材料。绝缘材料既可以是有机材料也可以是无机材料。例如，包围部9的全部或母材通过树脂构成。树脂例如可以是热固性树脂。作为热固性树脂，能够列举例如：环氧树脂和酚醛树脂。树脂中也可以混入包含绝缘性粒子的填料。绝缘性粒子例如可以通过热膨胀系数比树脂低的材料构成。绝缘性粒子的材料例如为二氧化硅、氧化铝、酚醛、聚乙烯、玻璃纤维、石墨。

(配线层)

图1所示的配线层11覆盖罩部19的上表面19a、第2导体层25的上表面、以及包围部9的上表面。在俯视视角下，配线层11具有例如恰如其分地覆盖上述的三种表面的整体的形状以及尺寸。换言之，在俯视视角下，配线层11的外边缘与包围部9的外边缘一致。但是，与图示的例子不同，配线层11可以使上述的三种表面的一部分露出。例如，配线层11的外边缘的一部分或全部也可以位于包围部9的外边缘的内侧。此外，相反地，配线层11的外缘的一部分或全部也可以位于包围部9的外边缘的外侧。

配线层11例如具有绝缘基材49和配置于绝缘基材49的各种导体。各种导体例如包括已述的外部端子5，并且包括连接外部端子5和芯片端子13的第2贯通导体51。除此之外，虽然未特别图示，但是配线层11的导体例如也可以具有：位于绝缘基材49内的与D1-D2平面平行的导体层和/或重叠于绝缘基材49的上表面的导体层。

配线层11等的厚度可以适当设定。例如，若列举比较薄的情况的例子，则从罩部19的上表面19a到配线层11的上表面(在图示的例子中为外部端子5的上表面)或者到绝缘基材49的上表面的距离，可以相对于罩部19的厚度(框部41以及盖部43的合计厚度。在本段落中，以下相同)设为2倍以下、1.5倍以下或者1倍以下。或者，配线层11的厚度(在图示的例子中，从绝缘基材49的下表面到外部端子5的上表面的距离)或绝缘基材49的厚度也可以设为罩部19的厚度的2倍以下、1.5倍以下或1倍以下。另外，在如上所述的D3方向的距离或厚度根据俯视视角下的位置而不同的情况下，例如，也可以将最大值作为比较对象而利用。

(绝缘基材)

绝缘基材49既可以通过多层构成(图示的例子)，也可以通过一层构成。在绝缘基材49具有多层的情况下，可以在该层之间设置未图示的导体层。绝缘基材49所具有的多层既可以通过相互相同的材料构成，也可以通过相互不同的材料构成。绝缘基材49的厚度以及构成绝缘基材49的多层的各自的厚度，可从芯片3的保护和/或绝缘等观点来看而适当设定。绝缘基材49的材料既可以是树脂等有机材料，也可以是SiO₂等无机材料，还可以是如混入有包含无机材料构成的填料的树脂那样，混合了有机材料和无机材料的材料。

在图示的例子中，绝缘基材49具有第1绝缘层53和第2绝缘层55，第1绝缘层53和芯片3以及包围部9的上表面重叠，第2绝缘层55和第1绝缘层53重叠。第1绝缘层53及第2绝缘层55可以通过互不相同的材料构成。例如，第1绝缘层53的材料可以是环氧类树脂，第2绝缘层55的材料可以是聚酰亚胺类树脂。在此情况下，例如，第1绝缘层53的加工较容易，而另一方面，能够通过第2绝缘层55来提高绝缘基材49的耐热性。

此外，第1绝缘层53、第2绝缘层55的厚度比第2导体层25的厚度厚。即，可以使第2导体层25变薄，缩短厚度方向的距离从而减小电损失。

(外部端子)

外部端子5具有在+D3侧露出的上表面。这种外部端子5既可以通过形成于绝缘基材49的上表面的导体层构成，也可以通过形成于绝缘基材49的内部、并从形成于绝缘基材49的孔朝向+D3侧露出的导体层和/或贯通导体构成。在图示的例子中，外部端子5通过形成于第1绝缘层53的上表面的导体层构成，并从形成于第2绝缘层55的孔(省略附图标记)朝向+D3侧露出。更详细而言，外部端子5的-D3侧的一部分(后述的第3导体层57的外周部)被第2绝缘层55覆盖。

外部端子5既可以整体通过单一的材料构成，也可以通过由相互不同的材料构成的多个部位的组合而构成。在图示的例子中，外部端子5具有重叠于第1绝缘层53的上表面的第3导体层57、和重叠于第3导体层57的第4导体层59。第3导体层57以及第4导体层59例如通过互不相同的材料构成。

第3导体层57既可以通过一层金属层构成，也可以通过多层金属层构成。作为后者，例如，虽然未特别图示，但是可以列举：具有位于第1绝缘层53的上表面上(第2贯通导体51的正上方除外)的基底层，和在该基底层上通过电镀等形成的主体部的结构。第3导体层57(全部或者主体部)的材料例如可以和第2导体层25一样地，设为与第1导体层21的主要部分(例如激励电极17)的材料相比，导电性高(电阻率低)的材料，具体而言，可以设为Cu或者以Cu为主成分的合金。

第4导体层59既可以通过一层金属层构成，也可以通过多层金属层构成。第4导体层59的材料例如可以使用所谓的用于势垒金属的材料。例如，可以使用Cr、Au、Ti和/或Ni。通过使用这种材料，例如，可实现提高接合强度和/或减少非预期的金属间化合物的生成。

俯视视角下的外部端子5的位置可以适当设定。例如，在俯视透视下，外部端子5既可以收纳在芯片3内，也可以一部分或全部位于芯片3的外部。换言之，在俯视透视下，外部端子5既可以不与包围部9重叠，也可以是一部分或者全部与包围部9重叠。此外，例如，多个外部端子5也可以包括沿着上表面1a的外周边缘排列的端子。在这种情况下，外部端子5和上表面1a的外周缘的最短距离例如可以设为小于或者等于外部端子5的直径。此外，也可以设置有比这样的位置更远离外周边缘的外部端子5。此外，例如，在俯视透视下，外部端子5既可以和第2贯通导体51和/或芯片端子13的全部重叠，也可以不和它们的一部分或者全部重叠。此外，例如，在俯视透视下，外部端子5既可以是一部分或全部与空间SP的一部分重叠，也可以是全部与空间SP不重叠。

外部端子5的数量可以根据SAW装置1所具有的电路结构而适当地设定。外部端子5的数量既可以与芯片端子13的数量相同也可以不同。外部端子5的平面形状以及尺寸也可以适当地设定。例如，芯片端子13的平面形状可以设为圆形。

(第2贯通导体)

第2贯通导体51例如形成为贯通绝缘基材49的厚度的至少一部分的柱状，和芯片端子13以及外部端子5的至少一者直接连接，有助于两者的电连接。在图示的例子中，第2贯通导体51贯通第1绝缘层53，和芯片端子13与外部端子5的两者直接连接。关于图示的例子以外的方式，在后面进行例示(图10(b))。

第2贯通导体51的具体的形状以及尺寸可以适当地设定。例如，第2贯通导体51的与上表面1a平行的剖面的形状可以是圆形或者椭圆形。此外，例如，第2贯通导体51在贯通方向上的直径既可以是恒定的，也可以不是恒定的。作为后者，可以举出例如：锥形状、倒锥形状、和/或贯通多个绝缘层的多个部位彼此的直径不同的形状。此外，多个第2贯通导体51的形状、尺寸和/或材料，既可以相互相同也可以相互不同。

第2贯通导体51的材料可以是适当的金属。此外，第2贯通导体51既可以是其整体由相同的材料构成，也可以是一部分彼此通过相互不同的材料构成。作为后者，可以列举例如：第2贯通导体51具有在第1绝缘层53的孔的内表面成膜的基底层，和在基底层的内侧通过电镀等形成的主体部的结构。另外，在该情况下，也可以仅将主体部用作第2贯通导体51。第2贯通导体51的材料既可以与第2导体层25和/或第3导体层57的材料相同也可以不同。此外，第2贯通层51的材料例如可以和第3导体层57等一样地，设为与第1导体层21的主要部分(例如激励电极17)的材料相比，导电性高(电阻率低)的材料，具体而言，可以设为Cu或者以Cu为主成分的合金。

(从罩部上表面到外部端子的导体的材料)

从以上的说明可知，芯片端子13和配线层11的导体(更详细而言是第2贯通导体51)直接连接。因此，在两者之间没有夹设包含焊料等的低熔点金属的接合部件。另外，直接连接可以是两者接合的状态，也可以是仅抵接的状态。低熔点金属例如是熔点小于450℃的金属。在JIS(日本工业标准)Z 3001-3中，焊料被定义为熔点不足450℃的材料。

对上述进行其他表示。将连接激励电极17与外部端子5的导体(例如，配线31、内部端子45、第1贯通导体23、芯片端子13以及第2贯通导体51)称为连接导体61。将连接导体61中的、从比罩部19的上表面19a更靠近基板15侧的位置至外部端子5的部分(例如第1贯通导体23的至少+D3侧的部分、芯片端子13以及第2贯通导体51)称为第1部分61a。此时，第1部分61a通过熔点为450℃以上的材料构成。即，熔点为450℃以上的材料从罩部19的上表面19a的下方连续到外部端子5。

在此，为了确认材料的熔点，例如能够通过分解、或者在树脂包埋后进行剖切，使该部分露出从而进行组成分析，并根据相图进行判定。此外，可以在分解后通过加热进行目视确认。进而，也可以取出该部分，用熔点测定装置进行分析。

第1部分61a其整体(如上所述可以忽略基底层)既可以通过相同的材料形成，也可以通过互不相同的材料形成。无论如何，该材料例如如上所述，可以是与基于声学的观点而选择的激励电极17的材料相比导电性高(电阻率低)的材料，具体而言，可以是Cu或以Cu为主要成分的合金。

(第2导体层的厚度的详细情况)

图4是示意性地表示芯片3的一部分的剖视图。

盖部43例如至少在空间SP上向空间SP的相反侧(+D3侧)挠曲(弯曲)。在其他观点中，空间SP具有距离基板15的高度相互不同的部分。此外，随着盖部43的弯曲，位于盖部43上的第2导体层25的下表面朝向+D3侧弯曲。另一方面，如直线LP所示，第2导体层25的上表面成为平面状。在其他观点中，第2导体层25具有厚度相互不同的区域。这里所说的平面状例如既可以是与第2导体层25的下表面的弯曲相比相对的平面状，也可以不是严格的平面。

另外，在图4中，夸张地表示盖部43的弯曲、第2导体层25的弯曲以及第2导体层25的厚度的差异等。此外，在图4中，用虚线表示假定第2导体层25的厚度为恒定时的第2导体层25的上表面侧的部分。

关于上述盖部43的弯曲等，进行其他表示。在沿基板15的法线方向(D3方向)观察时，空间SP具有作为空间SP1的一部分的第1空间部SP1，和作为另一部分的第2空间部SP2。第2空间部SP2的从基板15到罩部19(盖部43)的高度(D3方向)高于第1空间部SP1的该高度。另一方面，在D3方向进行透视的时候，第2导体层25具有：与第1空间部SP1重叠的第1区域部25a，和与第2空间部SP2重叠的第2区域部25b。第2区域部25b比第1区域部25a薄。

第一区域部25a和第二区域部25b之间的厚度差可以适当地设定。例如，在第2导体层25中，最厚部分的厚度和最薄部分的厚度之差，为最厚部分的厚度的1/10以上、1/5以上或者1/3以上，另外，为2/3以下或1/3以下，只要不矛盾，上述下限与上限可以适当地组合。

(尺寸的一个例子)

以下，列举各种部件的尺寸的一个例子。在此例示的尺寸不过是一个例子，实际的尺寸可以比以下所示的范围大或小。

如上所述，框部41的D3方向的厚度(在其他观点中为空间SP的最小高度)以及盖部43的厚度(D3方向)分别可以为5μm以上30μm以下，此外，可以为20μm以下。框部41的俯视视角下的厚度(D1方向或D2方向等)在最薄的部分可以为5μm以上且30μm以下，此外，可以为20μm以下。第2导体层25的厚度，在其他观点中为从罩部19到配线层11(第1绝缘层53)的距离的最小值和/或最大值可以设为10μm以上且20μm以下。绝缘基材49或者第1绝缘层53的厚度可以设为10μm以上且30μm以下。第2贯通导体51的直径(非圆形的情况下为最大直径)可以设为15μm以上且20μm以下。从罩部19的上表面19a到绝缘基材49的上表面的距离可以设为20μm以上，此外，可以设为50μm以下或者40μm以下。

(SAW装置的制造方法)

图5是表示SAW装置1的制造方法的顺序的一个例子的流程图。图6(a)～图6(e)是补充图5的剖视图。制造工序从图6(a)向图6(e)依次进行。

在步骤ST1中，制作芯片3。芯片3的制作方法例如除了一部分(后述的步骤ST1a)以外，可以大致与公知的SAW芯片的制作方法相同。

例如，虽然没有特别图示，但是首先准备去除多个基板15的晶片。通过金属材料的成膜及图案形成，对该晶片形成第1导体层21。通过在其上进行包含热固性树脂的树脂层的形成以及图案形成，从而形成框部41。通过在其上重叠包含热固性树脂的薄膜并进行图案形成，从而形成盖部43。然后，通过进行基底层的形成、基于电镀的金属材料的析出以及图案形成，从而形成第1贯通导体23以及第2导体层25。然后，通过对晶片进行切片，制作单片化的芯片3。

盖部43(以及框部41)通过在适当的时期被加热而固化。此时，空间SP内的气体膨胀，进而，如图4所示，盖部43有时会向上方弯曲。另一方面，第2导体层25例如以一定的厚度形成在罩部19上。其结果，如图4中虚线所示，第2导体层25也朝向上方弯曲。因此，在步骤ST1内的步骤ST1a中，如图4中线L1所示，使第2导体层25的上表面平坦化。平坦化例如可以通过研磨来进行。更详细地说，例如，可以通过在半导体制造装置中用于晶片研磨的CMP(Chemical Mechanical Polishing，化学机械抛光)装置，对切片前的芯片3的上表面进行研磨。第二导体层25可以在研磨前形成得比较厚，以使得通过研磨而接近设计值。

在步骤ST2中，制作包围部9。

具体地说，首先，如图6(a)所示，准备支撑体71。支撑体71例如是具有平坦的上表面的部件，例如是基板状。虽然未特别图示，但是支撑体71例如在树脂片上涂布粘接剂而构成，被未图示的支撑件支撑。或者，支撑体71也可以在未图示的支撑件的平坦的上表面涂布粘接材料或粘合材料而形成。

接着，在支撑体71上配置多个芯片3。芯片3例如以罩部19侧为支撑体71侧(下侧)而配置。虽然在图6(a)中未图示，但是第2导体层25的上表面(+D3侧的面)紧贴在支撑体71上。

接着，如图6(b)所示，将成为包围部9的未固化状态的材料73供给到支撑体71上并使其固化。由此，制作侧面形成前的状态的包围部9。在其他观点中，构成包含多个芯片3和材料73的晶片75。

材料73的供给方法可以适当选择。例如，既可以通过分配器、丝网印刷供给液状的材料73，也可以配置通过加热而成为液状的材料73的片状的成形体。此外，材料73的供给也可以如真空印刷那样在真空状态(严格地说是减压的状态)下进行。在该情况下，例如，降低了形成气泡的可能性。此外，例如，材料73容易地流入第2导体层25的非配置区域中的支撑体71和罩部19之间的间隙。

材料73的固化例如通过在进行加压的同时对材料73进行加热来进行。其具体方法可以适当设定。例如，可以通过对支撑体71进行支撑的未图示的支撑件的加热器进行加热，和/或通过具有加热器的模具从上方按压材料73。

之后，如图6(c)所示，从晶片75去除支撑体71。支撑体71的去除可以是通过剥离进行的去除，也可以是通过使支撑体71熔融，或者溶解于药液中进行的去除。此外，除去了支撑体71的表面也可以适当地进行清洗和/或磨削或者研磨。

在步骤ST3中，设置配线层11。具体地，如图6(d)所示，在晶片75的去除支撑体71的表面上设置配线层11。在配线层11的形成中，例如，与半导体装置中的再配线同样地，可以使用加成法或半加成法等公知的方法。此外，配线层11也可以通过将柔性基板贴合在晶片75上而设置。例如，可以在使位于柔性基板的主面的焊盘与芯片端子13抵接的状态下，将柔性基板朝向晶片75加压并加热，使柔性基板的主面的绝缘体(粘接层)与罩部19的上表面19a粘接。

在步骤ST4中，如图6(e)所示，晶片75被切割成单独的片。由此，制作单片化的SAW装置1。切片可以通过公知的方法进行，例如，可以通过切割刀进行，也可以通过激光进行。严格地说，配线层11和包围部9是在该步骤中形成侧面而完成的。

如上所述，在本实施方式中，弹性波装置(SAW装置1)具有基板15、激励电极17、罩部19、包围部9、配线层11和连接导体61。基板15在面向该基板15的法线方向(D3方向)的一侧(+D3侧)的第1主面15a具有压电性的规定区域15aa。激励电极17位于规定区域15aa。罩部19从+D3侧覆盖激励电极17以及第1主面15a。包围部9覆盖基板15的侧面以及罩部19的侧面，具有绝缘性。配线层11包含在+D3侧露出的外部端子5，从+D3侧和罩部19以及包围部9重叠。连接导体61连接激励电极17和外部端子5。连接导体61包含从比罩部19的+D侧的表面(上表面19a)更靠近基板15侧(-D3侧)的位置至外部端子5的第1部分61a(第1贯通导体23、芯片端子13以及第2贯通导体51)。第1部分61a的熔点为450℃以上。

因此，例如，若与在将芯片3安装于刚性的电路基板之后对芯片3进行树脂密封的SAW装置进行比较，则可以不在芯片3与电路基板(在本实施方式中为配线层11)之间设置用于安装的焊料(低熔点金属)。结果，例如，由温度变化引起的应力减小，并且芯片3和配线层11之间的连接可靠性提高。此外，例如，与焊料介于芯片3和配线层11之间的方式相比，能够减少信号的损失。此外，例如，由于不需要焊料的厚度，因此有利于低高度化。为了提高与焊料的接合性，在芯片端子13确保较大的面积或者在芯片端子13设置势垒金属的必要性降低，有利于小型化和简单化。

在其他观点中，在本实施方式中，弹性波装置(SAW装置1)的制造方法具有芯片制作步骤(ST1)、包围部制作步骤(ST2)和配线层配置步骤(ST3)。SAW装置1具有芯片3、包围部9以及配线层11。芯片3具有基板15、激励电极17和罩部19。基板15在面向该基板15的法线方向(D3方向)的一侧(+D3侧)的第1主面15a具有压电性的规定区域15aa。激励电极17位于规定区域15aa。罩部19从+D3侧覆盖激励电极17以及第1主面15a。包围部9覆盖基板15的侧面以及罩部19的侧面并且具有绝缘性。配线层11具有外部端子5。外部端子5和激励电极17电连接，并在+D3侧露出。此外，配线层11从+D3侧与罩部19及包围部9重叠。在芯片制作步骤中，制作芯片3。在包围部制作步骤中，在芯片制作步骤之后，将未固化状态的绝缘性材料73配置在芯片3的周围并使材料73固化，从而制作包围部9。在配线层配置步骤中，在包围部制作步骤之后，在罩部19以及包围部9的+D3侧设置配线层11。

因此，例如，能够实现本实施方式的SAW装置1，能够起到上述的各种效果。

此外，例如，在将芯片3安装在刚性电路基板上之后，对芯片3进行树脂密封的情况下，在芯片3的安装中对第1贯通导体23施加负荷。该负荷传递到罩部19，并影响空间SP的密闭性。第1贯通导体23的直径以及罩部19的厚度考虑这种情况而设定。在本实施方式中，在设置配线层11之前通过包围部9来包围罩部19，从而加强芯片3并且提高罩部19的密闭性。因此，例如，使第1贯通导体23的直径变小，或者使盖部43的厚度(D3方向)以及框部41的俯视视角下的厚度(D1方向或者D2方向等)变薄变得容易。在包围部9的形成不使用传递模而使用真空印刷的情况下，由于施加于罩部19的压力降低，因此更加容易使盖部43的厚度以及框部41的俯视视角下的厚度更薄。若能够减小第1贯通导体23的直径，则例如也能够减小内部端子45的直径。其结果是，与第1主面15a上的导体的配置相关的设计的自由度提高。

此外，例如，在将芯片3安装在电路基板上后并进行树脂密封的方式中，电路基板限定于预先准备的刚性的电路基板。在本实施方式中，由于在设置配线层11之前利用包围部9密封芯片3，因此，设置配线层11的工艺的自由度提高。例如，如已经提及的那样，既可以进行与半导体装置中的再配线同样的工艺，也可以进行贴合柔性基板的工艺。此外，在着眼于本公开的制造方法(在包围部制作步骤之后进行配线层配置步骤的特征)的情况下，也可以通过利用焊料将芯片3载置并安装于刚性的电路基板来设置配线层11。

由于上述工艺的多样化，例如，设计的自由度提高。例如，在刚性电路基板上不安装芯片3时，芯片端子13的位置也可以不是能够在电路基板上稳定地支撑芯片3的位置。其结果是，例如，多个芯片端子13(进而第1贯通导体23及内部端子45)的位置的对称性可以不高(也可以是非对称)，也可以不设置位于芯片3的四角的芯片端子13。此外，芯片端子13的位置的自由度的提高以及已述的芯片端子13的小型化，导致导体图案47的设计自由度的提高。进而，也容易利用导体图案47形成电子元件(电感器和/或电容器)。因此，例如，可以通过导体图案47实现具有精细图案的电子元件，并且可以通过配线层11内的导体实现其它的电子元件。

在本实施方式中，罩部19隔着位于激励电极17上的空间SP覆盖激励电极17。

在构成有空间SP的方式中，与罩部19不隔着空间SP而覆盖激励电极17的方式(该方式也可以被包括在本公开所涉及的技术中)相比，盖部43容易变形。进而，加厚盖部43的必要性提高。因此，在其他观点中，能够有效地发挥上述的本实施方式的容易使盖部43变薄的效果。

此外，在本实施方式中，SAW装置1还具有与罩部19的上表面19a重叠的第2导体层25。空间SP具有第1空间部SP1和第2空间部SP2，第1空间部SP1是在D3方向观察时的空间SP的一部分，第2空间部SP2是在D3方向观察时的空间SP的另一部分，且从基板15到罩部19的高度高于第1空间部SP1的该高度。第2导体层25具有第1区域部25a和第2区域部25b，第1区域部25a在沿D3方向进行透视时与第1空间部SP1重叠，第2区域部25b在沿D3方向进行透视时与第2空间部SP2重叠且比第1区域部25a薄。

在此情况下，和例如第2导体层25的整体厚度为第2区域部25b的厚度的情况(这种情况也可以被包含在本公开涉及的技术中)进行比较，能够在第1区域部25a确保第2导体层25的质量和/或体积。其结果是，例如，能够提高作为加强层的效果，或者降低配线的电阻值从而降低损失。即，能够利用空间SP的高低来提高强度，或者提高电气特性。

此外，在本实施方式中，第1部分61a(第1贯通导体23、芯片端子13以及第2贯通导体51)通过相同的金属材料来构成。

在此情况下，例如，芯片端子13与第2贯通导体51的接合强度提高。此外，也降低了因温度变化而在第一部分61a内产生应力的可能性。此外，在金属材料为铜或以铜为主要成分的合金的情况下，由于第一部分61a的导电性提高，因此信号的损失降低。

此外，在本实施方式中，包围部9也覆盖基板15的面向-D3侧的第2主面15b。

在此情况下，例如，加强了基板15的保护。此外，例如，在温度上升而罩部19以及绝缘基材49在D1-D2平面膨胀而对基板15施加了应力时，通过包围部9的-D3侧的部分在D1-D2平面中的膨胀，可消除上述应力的一部分。进而，降低了由于非预期应力而SAW的传播特性改变的可能性。

此外，在本实施方式中，包围部9具有位于配线层11与罩部19之间的部分。

在此情况下，例如，盖部43被加强，此外，空间SP内的密闭性提高。和在罩部19与基板15之间构成有空间(存在气体或者真空状态)的方式(该方式也可以被包含在本公开所涉及的技术中)相比，可抑制配线层11的挠曲变形。

＜分波器＞

图7是示意性地表示作为SAW装置1的一个例子或SAW装置1的应用例的分波器101(例如双工器)的结构的电路图。从该图的纸面左上所示的符号可知，在该图中，梳齿电极33通过双叉的叉形状而示意性地表示，反射器29用两端弯曲的一根线表示。

分波器101例如具有：发送滤波器109，对来自发送端子105的发送信号进行滤波，并输出至天线端子103；和接收滤波器111，对来自天线端子103的接收信号进行滤波，并输出至1对接收端子107。

发送滤波器109例如通过所谓的梯型SAW滤波器而构成。即，发送滤波器109包括：在发送端子105和天线端子103之间相互串联的多个串联谐振器27S(也可设为一个)，和将其串联的线与基准电位部115连接的一个以上的并联谐振器27P。串联谐振器27S以及并联谐振器27P分别是和例如参照图3而说明的SAW谐振器27相同的结构。

接收滤波器111例如包括SAW谐振器27，和与该SAW谐振器27串联连接的多模式型的SAW滤波器113。SAW滤波器113具有在弹性波的传播方向排列的多个(在图示的例子中为3个)激励电极17、和被配置在其两侧的一对反射器29。

一个SAW装置1例如可以构成分波器101的整体。在此情况下，天线端子103、发送端子105、接收端子107以及基准电位部115例如通过外部端子5构成。例如，发送滤波器109和接收滤波器111可以一起设置在一个芯片3上。如上所述，一个SAW装置1可以包括多个SAW芯片3。因此，在1个SAW装置1中，发送滤波器109和接收滤波器111既可以设置在不同的2个芯片3上，也可以分散到3个以上的芯片3上。一个SAW装置1也可以仅构成分波器101的一部分。在此情况下的分波器101的一部分例如是发送滤波器109、接收滤波器111或者它们的各部分。

图7不过是分波器101的结构的一个例子，例如，接收滤波器111也可以与发送滤波器109同样地通过的梯型的滤波器构成等。分波器101(多路复用器)不限于双工器，也可以包括三个以上滤波器(例如，三路复用器或四路复用器)。

＜通信装置＞

图8是表示作为SAW装置1的应用例的通信装置151的主要部分的框图。通信装置151进行利用电波的无线通信，包括分波器101。

在通信装置151中，包含要发送的信息的发送信息信号TIS通过RF-IC(RadioFrequency Integrated Circuit：射频集成电路)153进行调制以及频率的提升(向载波频率的高频信号的转换)而形成为发送信号TS。发送信号TS通过带通滤波器155除去发送用的通带以外的不必要分量，由放大器157进行放大并输入至分波器101(发送端子105)。然后，分波器101(发送滤波器109)从被输入的发送信号TS除去发送用的通带以外的不必要分量，将该除去后的发送信号TS从天线端子103输出至天线159。天线159将被输入的电信号(发送信号TS)转换为无线信号(电波)进行发送。

此外，在通信装置151中，由天线159接收到的无线信号(电波)被天线159转换为电信号(接收信号RS)并输入至分波器101(天线端子103)。分波器101(接收滤波器111)从被输入的接收信号RS除去接收用的通带以外的不必要分量，从接收端子107输出至放大器161。被输出的接收信号RS由放大器161进行放大，由带通滤器163除去接收用的通带以外的不必要分量。然后，接收信号RS由RF-IC153进行频率的降低以及解调从而形成为接收信息信号RIS。

另外，发送信息信号TIS以及接收信息信号RIS可以是包含适当的信息的低频信号(基带信号)，例如是模拟的声音信号或者被数字化的声音信号。无线信号的通带可以适当地设定，根据公知的各种规格即可。调制方式可以是相位调制、振幅调制、频率调制或者这些的任意2个以上的组合中的任意一种。虽然例示了直接转换方式，但是电路方式也可以设为其他的适当的方式，例如可以是双超外差方式。此外，图8是仅示意地表示主要部分的图，也可以在适当的位置追加低通滤波器、隔离器等，此外，也可以变更放大器等的位置。

＜变形例＞

以下，对SAW装置的变形例进行说明。在以下的说明中，基本上仅说明和实施方式的不同点。对于没有特别提及的事项，既可以和实施方式相同，或者也可以根据实施方式类推。对于与实施方式的部件对应的变形例的部件，即使存在与实施方式的部件的不同点，为了方便，有时也使用相同的符号。图9(a)～图10(b)是示意性地表示变形例涉及的SAW装置的全部或者一部分的剖视图。在这些图中，对于与实施方式的不同部分的说明而言，图示的必要性低的部分省略图示。

(第1变形例)

图9(a)表示第1变形例涉及的芯片203。和实施方式的芯片3同样地，芯片203和包围部9以及配线层11一起构成SAW装置。芯片203除了第1贯通导体23(在此未图示)以外，或者作为代替，还具有位于罩部19的侧面的导体层224。导体层224例如有助于连接第1导体层21和第2导体层25。

在实施方式涉及的SAW装置中，如上所述，由于降低了确保第1贯通导体23的强度的必要性等，所以能够减小第1贯通导体23的直径，或者提高内部端子45的位置的自由度。根据同样的理由，如本变形例那样，能够代替第1贯通导体23，通过导体层224连接第1导体层21和第2导体层25。在此情况下，例如，更容易小型化，并且进一步提高设计的自由度。

(第2变形例)

图9(b)表示第2变形例涉及的SAW装置301。在该变形例中，包围部209没有覆盖基板15的第2主面15b。这种SAW装置301的制造方法例如如下所述。

在图6(a)中，将罩部19侧设为下侧(面朝下)并将芯片3配置在支撑体71上。另一方面，在SAW装置301的制造方法中，将罩19侧设为上侧(面朝上)并将芯片3配置在支撑体71上。换言之，使第2主面15b(或者覆盖第2主面15b的未图示的层)和支撑体71紧贴。

接着，如从图6(b)类推那样，将成为包围部209的未固化的材料73供给到支撑体71上并使其固化。此时，材料73例如其上表面比芯片端子13的上表面高。然后，对固化后的材料73进行研磨直至芯片端子13的上表面露出。或者，也可以控制未固化的材料73的供给以使未固化的材料73的上表面位于芯片端子13的上表面附近。

然后，可以执行与实施方式同样的步骤。

(第3变形例)

图10(a)表示第2变形例涉及的SAW装置401的一部分。在该变形例中，配线层411不具有绝缘基材49。而且，外部端子5直接设置在芯片端子13及包围部9的上表面。

(第4变形例)

图10(b)表示第4变形例涉及的SAW装置501的一部分。在该变形例中，配线层511具有位于绝缘基材49内的导体层552。在其他的观点中，配线层511具有介于芯片端子13和外部端子5之间的层状的配线(导体层552)。具体而言，配线层511具有：第2贯通导体51A、导体层552和第2贯通导体51B，其中，第2贯通导体51A在芯片端子13的正上方贯通第1绝缘层53，导体层552位于第1绝缘层53和第2绝缘层55，第2贯通导体51B在外部端子5的正下方贯通第2绝缘层55。而且，芯片端子13和外部端子5通过第2贯通导体51A、导体层552以及第2贯通导体51B而连接。

本公开的技术不限于以上的实施方式，可以以各种方式实施。

上述实施方式以及变形例可以适当地组合。例如，第1变形例涉及的导体层224可以和第2～第4变形例进行组合，第2变形例的包围部209可以和第3以及第4变形例进行组合。

弹性波不限于SAW。换言之，弹性波装置不限于SAW装置。例如，弹性波装置可以是利用体声波(BAW：Bulk Acoustic Wave)的BAW装置，也可以是利用弹性边界波(可以作为SAW的一种)的弹性边界波装置，也可以是将压电膜的两面作为自由边界的压电薄膜谐振器(FBAR：Film Bulk Acoustic Resonator)。从弹性波装置可以是压电薄膜谐振器可知，激励电极不限于IDT电极。

包围部也可以不覆盖罩部的与基板相反的一侧的表面(上表面19a)。在此情况下，例如，配线层可以直接重叠在罩部的上表面。包围部也可以不覆盖罩部的侧面以及基板的侧面的全部。包围部也可以不是其整体通过相同的材料一体地形成。例如，在包围部的上方侧和下方侧的材料也可以不同。但是，在此情况下，也可以仅将通过相同的材料一体形成的部分(仅上方侧部分及下方侧部分的一方)作为包围部。

在配线层中，构成绝缘基材的绝缘层的数量是任意的。同样地，贯通绝缘层的贯通导体的数量，以及位于绝缘层间的导体层的数量也是任意的。例如，如在实施方式中所提及的，绝缘层也可以是一层。此外，在实施方式以及变形例中，虽然示出了两层绝缘层，但也可以设置三层以上的绝缘层。配线层的导体可以构成电感器和/或电容器等适当的电子元件。

芯片也可以在罩部的上表面不具有导体层(第2导体层25)。在此情况下，芯片端子例如可以通过贯通罩部的贯通导体(第1贯通导体23)的上表面从而构成。此外，也可以不设置这种贯通导体，而使用在实施方式中使内部端子45从配置有第1贯通导体23的罩部19的孔朝向+D3侧露出的芯片。芯片的罩部不限于通过两层构成，也可以通过三层以上构成。此外，框部以及盖部也可以在制造工序中通过相同的材料一体地构成。

此外，第1贯通导体23的直径也可以小于第2贯通导体51的直径。在该情况下，由于能够将第1贯通导体23用作电感器成分，因此能够在接近激励电极17的一侧形成所需要的电感器。此外，由于能够减小基板15的第1主面15a的面积，因此能够实现小型化，并且能够在有限的面积内扩大可配置激励电极17的区域。

符号说明

1、SAW装置(弹性波装置)；3、SAW芯片(芯片)；9、包围部；11、配线层；15、基板；15a、第1主面；15aa、规定区域；17、激励电极；19、罩部；61、连接导体；61a、第1部分。

Claims (9)

1.弹性波装置，具有：

基板，作为基板，在面向该基板的法线方向的一侧的第1主面具有压电性的规定区域；

激励电极，位于所述规定区域；

罩部，从所述一侧覆盖所述激励电极以及所述第1主面；

绝缘性的包围部，覆盖所述基板的侧面以及所述罩部的侧面；

配线层，具有在所述一侧露出的外部端子，并从所述一侧和所述罩部以及所述包围部重叠；和

连接导体，作为将所述激励电极和所述外部端子电连接的连接导体，包含从比所述罩部的所述一侧的表面更靠近所述基板侧的位置到所述外部端子的第1部分，该第1部分的熔点为450℃以上。

2.根据权利要求1所述的弹性波装置，所述罩部隔着位于所述激励电极上的空间覆盖所述激励电极。

3.根据权利要求2所述的弹性波装置，还具有与所述罩部的所述一侧的表面重叠的导体层；

所述空间具有：

第1空间部，所述第1空间部是沿所述法线方向观察时的所述空间的一部分，

第2空间部，所述第2空间部是沿所述法线方向观察时的所述空间的另一部分，从所述基板到所述罩部的高度高于所述第1空间部的该高度；

所述导体层具有：

第1区域部，所述第1区域部在沿所述法线方向透视时与所述第1空间部重叠，

第2区域部，所述第2区域部在沿所述法线方向透视时与所述第2空间部重叠，且比所述第1区域部薄。

4.根据权利要求1～3中任一项所述的弹性波装置，所述第1部分通过相同的金属材料构成。

5.根据权利要求4所述的弹性波装置，所述金属材料是铜或者以铜为主要成分的合金。

6.根据权利要求1～5中任一项所述的弹性波装置，所述包围部还覆盖所述基板的、面向所述法线方向的另一侧的第2主面。

7.根据权利要求1～6中任一项所述的弹性波装置，所述包围部具有位于所述配线层和所述罩部之间的部分。

8.根据权利要求1～7中任一项所述的弹性波装置，所述连接导体包括与所述罩部的侧面重叠的导体层。

9.弹性波装置的制造方法，其中，所述弹性波装置具有芯片、包围部以及配线层；

所述芯片具有：

基板，作为基板，在面向该基板的法线方向的一侧的第1主面具有压电性的规定区域，

激励电极，位于所述规定区域，

罩部，从所述一侧覆盖所述激励电极以及所述第1主面，

所述包围部覆盖所述基板的侧面以及所述罩部的侧面，并且所述包围部具有绝缘性，

所述配线层具有与所述激励电极电连接的、在所述一侧露出的外部端子，并且所述配线层从所述一侧和所述罩部以及所述包围部重叠；

所述制造方法包括：

芯片制作步骤，制作所述芯片，

包围部制作步骤，在所述芯片制作步骤之后，将未固化状态的绝缘性材料配置在所述芯片的周围并使所述绝缘性材料固化，从而制作所述包围部，和

配线层配置步骤，在所述包围部制作步骤之后，在所述罩部以及所述包围部的所述一侧设置所述配线层。

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